JPH04168559A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH04168559A JPH04168559A JP2295867A JP29586790A JPH04168559A JP H04168559 A JPH04168559 A JP H04168559A JP 2295867 A JP2295867 A JP 2295867A JP 29586790 A JP29586790 A JP 29586790A JP H04168559 A JPH04168559 A JP H04168559A
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- 230000010365 information processing Effects 0.000 claims description 12
- 230000001174 ascending effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し２．特に中央処理装置が実
装されているＩ／Ｏボードの処理可能内容を認識する機
能を有する情報処理装置に関する。
装されているＩ／Ｏボードの処理可能内容を認識する機
能を有する情報処理装置に関する。
従来の情報処理装置では、実装されているＩ／Ｏボード
の処理可能内容は事前に登録されている情報を基に中央
処理装置がＩ／Ｏコマンドとその１／Ｏボードの持つデ
バイス情報を発行し、それに対して応答の有る無しで実
装されているＩ／Ｏボードの内容を判断していた。
の処理可能内容は事前に登録されている情報を基に中央
処理装置がＩ／Ｏコマンドとその１／Ｏボードの持つデ
バイス情報を発行し、それに対して応答の有る無しで実
装されているＩ／Ｏボードの内容を判断していた。
従来の方法では、中央処理装置が、実装されていない■
／ＯボードについてはＩ／Ｏコマンドに対する応答が無
いことをタイマによって監視し、バスタイムアウトにな
ることによって認識していた為、そのことを認識するま
での時間は中央処理装置がバスを占有してしまっていた
。つまりその間、ほかのＩ／Ｏボードはバスを使用でき
ず待たされるという欠点があった。
／ＯボードについてはＩ／Ｏコマンドに対する応答が無
いことをタイマによって監視し、バスタイムアウトにな
ることによって認識していた為、そのことを認識するま
での時間は中央処理装置がバスを占有してしまっていた
。つまりその間、ほかのＩ／Ｏボードはバスを使用でき
ず待たされるという欠点があった。
本発明の情報処理装置は、
割り込みレベルをｎ本（ｎ≧ｌ）持ち、おのおの割り込
みレベルの違うＩ／Ｏボードがｍ個（ｍ≦ｎ）接続され
る情報処理装置において、中央処理装置は電源投入後に
一定時間割り込み要求信号をＩ／Ｏバスインタフェース
制御部から該Ｉ／Ｏボードに対し発行する機能と、該Ｉ
／Ｏボードより送られてくる各割り込みレベルの信号を
受けとるｎビットのレジスタと、該レジスタ格納状態を
受け取り最下位ビット（ＬＳＢ）より昇順に０か１かを
比較し比較した結果“Ｏパならば比較したビットに対応
した割り込みレベルを有しているＩ／Ｏボードに対して
逆に割り込み信号をＩ／Ｏリードコマンドと一般のＩ／
Ｏ命令と区別するためにＩ／Ｏアドレス０を出力する為
の制御信号と共に出力する機能及び、ｎ回までカウント
できるカウンタと、 また比較した結果“１”ならば何もせずに前記カウンタ
をカウントし次のビットの比較に移る機能と、 前記Ｉ／Ｏリードコマンドに対する応答信号を受けると
前記カウンタをカウントし前記比較していたビットから
次のビットの比較に移る機能、さらに前記カウンタが０
回カウント後に本情報処理装置に実装されているＩ／Ｏ
ボードのデバイス情報を全て後述する比較制御回路のレ
ジスタに格納終了したことを中央処理装置に知らせる機
能を有した割り込み認識回路と、 ■／Ｏバスより受けたＩ／Ｏボードのデバイス情報を本
装置に実装されている■／Ｏボードの分だけ格納するた
めにｎ個のレジスタ群を有し、さらに前記レジスタ群に
前記デバイス情報を順次格納する為に前記応答信号を受
ける度にカウントするカウンタとそのカウンタの値によ
って前記レジスタ群をセレクトし、前記応答信号がアク
ティブの間にセレクトされたレジスタに格納する機能及
び、中央処理装置がＩ／Ｏボードにアクセスしようと■
／Ｏコマンドと共にそのＩ／Ｏボードに対するデバイス
情報をＩ／Ｏバスに出力する前に一度前記レジスタ群に
格納されているデバイス情報と比較する機能と、 比較した結果デバイス情報が合致しない場合側のレジス
タをセレクトしカウントする機能、３回カウントしても
合致するデバイス情報を格納したレジスタがない場合は
中央処理装置にそのＩ／Ｏボードは本情報処理装置には
実装されていないことを知らせる機能、また比較した結
果合致した場合はそのレジスタの中身をＩ／Ｏバスに出
力させ中央処理装置に対してもＩ／Ｏコマンドを出力を
許可する機能を持つレジスタ制御回路を有する比較制御
回路を有し、該Ｉ／ＯボードはＩ／Ｏバスインタフェー
ス部に電源投入後に中央処理装置のＩ／Ｏバスインタフ
ェース制御部から送られてきた前記割り込み要求信号を
受けた時間のみ一斉に前記中央処理装置に対し固有に有
している割り込み信号を転送する機能及び、実装されて
いる■／Ｏボードの処理可能内容を中央処理装置へ認識
させるデバイス情報と、 前記中央処理装置から割り込み信号が該Ｉ／Ｏボードに
対して出力されたもので゛あり、なおかつ■／Ｏバスよ
りＩ／ＯアドレスＯとＩ／Ｏリードコマンドとを受け取
ったとき応答信号と固有に持つ前記デバイス情報をＩ／
Ｏバスに出力する機能を有したデバイス情報センス回路
とを備えて構成される。
みレベルの違うＩ／Ｏボードがｍ個（ｍ≦ｎ）接続され
る情報処理装置において、中央処理装置は電源投入後に
一定時間割り込み要求信号をＩ／Ｏバスインタフェース
制御部から該Ｉ／Ｏボードに対し発行する機能と、該Ｉ
／Ｏボードより送られてくる各割り込みレベルの信号を
受けとるｎビットのレジスタと、該レジスタ格納状態を
受け取り最下位ビット（ＬＳＢ）より昇順に０か１かを
比較し比較した結果“Ｏパならば比較したビットに対応
した割り込みレベルを有しているＩ／Ｏボードに対して
逆に割り込み信号をＩ／Ｏリードコマンドと一般のＩ／
Ｏ命令と区別するためにＩ／Ｏアドレス０を出力する為
の制御信号と共に出力する機能及び、ｎ回までカウント
できるカウンタと、 また比較した結果“１”ならば何もせずに前記カウンタ
をカウントし次のビットの比較に移る機能と、 前記Ｉ／Ｏリードコマンドに対する応答信号を受けると
前記カウンタをカウントし前記比較していたビットから
次のビットの比較に移る機能、さらに前記カウンタが０
回カウント後に本情報処理装置に実装されているＩ／Ｏ
ボードのデバイス情報を全て後述する比較制御回路のレ
ジスタに格納終了したことを中央処理装置に知らせる機
能を有した割り込み認識回路と、 ■／Ｏバスより受けたＩ／Ｏボードのデバイス情報を本
装置に実装されている■／Ｏボードの分だけ格納するた
めにｎ個のレジスタ群を有し、さらに前記レジスタ群に
前記デバイス情報を順次格納する為に前記応答信号を受
ける度にカウントするカウンタとそのカウンタの値によ
って前記レジスタ群をセレクトし、前記応答信号がアク
ティブの間にセレクトされたレジスタに格納する機能及
び、中央処理装置がＩ／Ｏボードにアクセスしようと■
／Ｏコマンドと共にそのＩ／Ｏボードに対するデバイス
情報をＩ／Ｏバスに出力する前に一度前記レジスタ群に
格納されているデバイス情報と比較する機能と、 比較した結果デバイス情報が合致しない場合側のレジス
タをセレクトしカウントする機能、３回カウントしても
合致するデバイス情報を格納したレジスタがない場合は
中央処理装置にそのＩ／Ｏボードは本情報処理装置には
実装されていないことを知らせる機能、また比較した結
果合致した場合はそのレジスタの中身をＩ／Ｏバスに出
力させ中央処理装置に対してもＩ／Ｏコマンドを出力を
許可する機能を持つレジスタ制御回路を有する比較制御
回路を有し、該Ｉ／ＯボードはＩ／Ｏバスインタフェー
ス部に電源投入後に中央処理装置のＩ／Ｏバスインタフ
ェース制御部から送られてきた前記割り込み要求信号を
受けた時間のみ一斉に前記中央処理装置に対し固有に有
している割り込み信号を転送する機能及び、実装されて
いる■／Ｏボードの処理可能内容を中央処理装置へ認識
させるデバイス情報と、 前記中央処理装置から割り込み信号が該Ｉ／Ｏボードに
対して出力されたもので゛あり、なおかつ■／Ｏバスよ
りＩ／ＯアドレスＯとＩ／Ｏリードコマンドとを受け取
ったとき応答信号と固有に持つ前記デバイス情報をＩ／
Ｏバスに出力する機能を有したデバイス情報センス回路
とを備えて構成される。
第１図に本発明による情報処理装置の一実施例を示す。
Ｉ／Ｏボードは最大ｎ個（ｎ≧１）まで接続でき、各１
／Ｏボードはそれぞれ異なった割り込みレベルを有して
いる。
／Ｏボードはそれぞれ異なった割り込みレベルを有して
いる。
はじめに、装置電源投入後中央処理装置ｌは装置に実装
されているおのおの異なる割り込みレベルを持つ各Ｉ／
Ｏボード２〜５に対して、第２図の割り込み認識回路２
４より割り込み要求信号１３を内部のタイマにより１ｍ
Ｓの間出力し、各Ｉ／Ｏボードはこの信号を受けている
あいだ割り込み信号ライン（Ｉ ＮＴ Ｏ〜ｎ −１
） ６〜Ｉ Ｏに“０”を中央処理装置インタフェース
部１５へ出力する。
されているおのおの異なる割り込みレベルを持つ各Ｉ／
Ｏボード２〜５に対して、第２図の割り込み認識回路２
４より割り込み要求信号１３を内部のタイマにより１ｍ
Ｓの間出力し、各Ｉ／Ｏボードはこの信号を受けている
あいだ割り込み信号ライン（Ｉ ＮＴ Ｏ〜ｎ −１
） ６〜Ｉ Ｏに“０”を中央処理装置インタフェース
部１５へ出力する。
第３図はＩ／Ｏボード＃ｘ （ｎ≧Ｘ≧１）のインタフ
ェース部１６の構成を示したブロック図である。ここで
まずパワーオンの後、割り込み要求信号１３を受けて該
Ｉ／Ｏボード２〜５が持つ割り込みレベルｍ（０≦ｍ≦
ｎ−１）を中央処理装置１へ向けて出力する。
ェース部１６の構成を示したブロック図である。ここで
まずパワーオンの後、割り込み要求信号１３を受けて該
Ｉ／Ｏボード２〜５が持つ割り込みレベルｍ（０≦ｍ≦
ｎ−１）を中央処理装置１へ向けて出力する。
続いて第１図に示す中央処理装置１は送られてきた割り
込み信号を、第２図の中央処理装置のインタフェース部
に示すｎビットレジスタ２３に保持する。割り込みレベ
ルｍのＩ／Ｏボードが装置に実装されていれば′０°′
を、実装されていなければ“ｌ”をレジスタに格納する
。レジスタへの格納の仕方はＩＮＴＯが最下位ビット（
ＬＳＢ）−ＩＮＴｎ 〜１が最上位ビット（ＭＳＢ＞と
する。そして割り込み要求信号１３は１ｍＳｍＳフィン
アクティブるタイミングでレジスタの内容を割り込み認
識回路２４に送る。
込み信号を、第２図の中央処理装置のインタフェース部
に示すｎビットレジスタ２３に保持する。割り込みレベ
ルｍのＩ／Ｏボードが装置に実装されていれば′０°′
を、実装されていなければ“ｌ”をレジスタに格納する
。レジスタへの格納の仕方はＩＮＴＯが最下位ビット（
ＬＳＢ）−ＩＮＴｎ 〜１が最上位ビット（ＭＳＢ＞と
する。そして割り込み要求信号１３は１ｍＳｍＳフィン
アクティブるタイミングでレジスタの内容を割り込み認
識回路２４に送る。
ここからの割り込み認識回路２４の動作を第６図のフロ
ーチャートで説明する。
ーチャートで説明する。
まずａを変数として初期値を１とする（ステップ４２）
。レジスタ制御回路が“１”がどうが比較しくステップ
４３）”Ｏ”ならばＩ／Ｏボードが実装されているとみ
なし、ｌＮＴａ−１の割り込み信号逆ドライブイネーブ
ル信号２６を出力しくステップ４４）、Ｉ／Ｏリードコ
マンド信号１１と■／Ｏアドレス０イネーブル信号２２
を出力する〈ステップ４５）、そして、Ｉ／Ｏボード側
から応答信号１２を受け取ると（ステップ４６）、割り
込み信号逆ドライブイネーブル信号２６の出力をやめる
。Ｉ／Ｏリードコマンド信号１１の出力もやめるとａが
ｎビットまで達したか比較しくステップ４７）、ａ＝ｎ
でなかったらａに１を加え（ステップ５１）再びａビッ
トが“１”かどうか比較する（ステップ４３）。ここで
ａビットが１”ならばＩ Ｎ Ｔ ａ −１のＩ／Ｏボ
ードが実装されていないものとみなし、ａ＝ｎの比較を
したのち（ステップ４８）ａ＝ｎでなければａに１を加
え（ステップ４つ）次のビットの“１”の比較を行う。
。レジスタ制御回路が“１”がどうが比較しくステップ
４３）”Ｏ”ならばＩ／Ｏボードが実装されているとみ
なし、ｌＮＴａ−１の割り込み信号逆ドライブイネーブ
ル信号２６を出力しくステップ４４）、Ｉ／Ｏリードコ
マンド信号１１と■／Ｏアドレス０イネーブル信号２２
を出力する〈ステップ４５）、そして、Ｉ／Ｏボード側
から応答信号１２を受け取ると（ステップ４６）、割り
込み信号逆ドライブイネーブル信号２６の出力をやめる
。Ｉ／Ｏリードコマンド信号１１の出力もやめるとａが
ｎビットまで達したか比較しくステップ４７）、ａ＝ｎ
でなかったらａに１を加え（ステップ５１）再びａビッ
トが“１”かどうか比較する（ステップ４３）。ここで
ａビットが１”ならばＩ Ｎ Ｔ ａ −１のＩ／Ｏボ
ードが実装されていないものとみなし、ａ＝ｎの比較を
したのち（ステップ４８）ａ＝ｎでなければａに１を加
え（ステップ４つ）次のビットの“１”の比較を行う。
ａ＝ｎまで達したら（ステップ４７・４８）、実装され
ているＩ／Ｏボードのデバイス情報の受取を終了したも
のとして、中央処理装置へその終了信号を出力して（ス
テップ５０）動作を終了する。
ているＩ／Ｏボードのデバイス情報の受取を終了したも
のとして、中央処理装置へその終了信号を出力して（ス
テップ５０）動作を終了する。
次にＩ／Ｏバス１４へ実装されているＩ／Ｏボードのデ
バイス情報の出力制御を第５図のタイムチャートで説明
する。但し、ここではＩＮＴＯｌＩＮＴＩ、ＩＮＴｎ−
１のＩ／Ｏボードが実装されていた場合とする。
バイス情報の出力制御を第５図のタイムチャートで説明
する。但し、ここではＩＮＴＯｌＩＮＴＩ、ＩＮＴｎ−
１のＩ／Ｏボードが実装されていた場合とする。
まず、割り込み要求信号１３がインアクティブになると
、割り込み認識回路２４よりＩＮＴＯ逆ドライドライブ
イネーブル信号２６され、ＩＮＴＯ信号６を逆にＩ／Ｏ
ボード側にドライブする。
、割り込み認識回路２４よりＩＮＴＯ逆ドライドライブ
イネーブル信号２６され、ＩＮＴＯ信号６を逆にＩ／Ｏ
ボード側にドライブする。
それとクロック同期でＩ／Ｏリードコマンド１１とＩ／
Ｏアドレス０イネーブル信号２２を出力し、Ｉ／Ｏバス
１４にはＯｎが出力される。ＩＮＴＯの割り込みレベル
を持った＃２のＩ／Ｏボード３は、Ｉ／Ｏリードコマン
ド信号１１と■／Ｏアドレス“Ｏ”と割り込み信号Ｉ
ＮＴＯとを受け取るとデバイス情報センス回路より３４
のクロックに同期して応答信号１２を出力する。割り込
み認識回路２４は、この応答信号１２がアクティブにな
るタイミングを受けて、Ｉ／Ｏアドレス“０″を出力す
るためのイネーブル信号２２をインアクティブにする。
Ｏアドレス０イネーブル信号２２を出力し、Ｉ／Ｏバス
１４にはＯｎが出力される。ＩＮＴＯの割り込みレベル
を持った＃２のＩ／Ｏボード３は、Ｉ／Ｏリードコマン
ド信号１１と■／Ｏアドレス“Ｏ”と割り込み信号Ｉ
ＮＴＯとを受け取るとデバイス情報センス回路より３４
のクロックに同期して応答信号１２を出力する。割り込
み認識回路２４は、この応答信号１２がアクティブにな
るタイミングを受けて、Ｉ／Ｏアドレス“０″を出力す
るためのイネーブル信号２２をインアクティブにする。
これによりＩ／Ｏバス１４へＩ／Ｏアドレス“０”の出
力をやめる。Ｉ／Ｏボード側のデバイス情報センス回路
３０は、応答信号１２をアクティブにしたクロックより
も半クロック遅れてデバイス情報ドライブ許可信号を該
Ｉ／Ｏボードの処理可能内容を示すデバイス情報が格納
されているデバイス情報格納回路２つに出力する。この
信号を受けることにより、デバイス情報路°納回路２９
はＩ／Ｏボード固有のデバイス情報をＩ／Ｏバス１４に
出力する。
力をやめる。Ｉ／Ｏボード側のデバイス情報センス回路
３０は、応答信号１２をアクティブにしたクロックより
も半クロック遅れてデバイス情報ドライブ許可信号を該
Ｉ／Ｏボードの処理可能内容を示すデバイス情報が格納
されているデバイス情報格納回路２つに出力する。この
信号を受けることにより、デバイス情報路°納回路２９
はＩ／Ｏボード固有のデバイス情報をＩ／Ｏバス１４に
出力する。
次に■／Ｏリードコマンド信号１１は応答信号１２がア
クティブになっているのをみて、クロック同期でインア
クティブになる。このＩ／Ｏリードコマンド信号１１が
インアクティブになるのをみて応答信号１２、デバイス
情報許可信号３３、ＩＮＴＯ逆ドライドライブイネーブ
ル信号２６アクティブにし、次のｌＮＴｌＮＴｌイドラ
イブイネーブル信号２７ティブにする。以下同様にして
Ｉ／Ｏバスにデバイス情報を出力する。
クティブになっているのをみて、クロック同期でインア
クティブになる。このＩ／Ｏリードコマンド信号１１が
インアクティブになるのをみて応答信号１２、デバイス
情報許可信号３３、ＩＮＴＯ逆ドライドライブイネーブ
ル信号２６アクティブにし、次のｌＮＴｌＮＴｌイドラ
イブイネーブル信号２７ティブにする。以下同様にして
Ｉ／Ｏバスにデバイス情報を出力する。
第２図の中央処理装置Ｉ／Ｏバスインタフェース部では
、次にｎ個のレジスタ群３７とレジスタ制御回路３５と
比較器３６を持つ比較制御回路１７がＩ／Ｏバス１４よ
りデバイス情報を応答信号１２がアクティブの間に内部
の１番目のレジスタ＃１に取り込む、この比較制御回路
１７の構造を第４図に示す。
、次にｎ個のレジスタ群３７とレジスタ制御回路３５と
比較器３６を持つ比較制御回路１７がＩ／Ｏバス１４よ
りデバイス情報を応答信号１２がアクティブの間に内部
の１番目のレジスタ＃１に取り込む、この比較制御回路
１７の構造を第４図に示す。
第４図のレジスタ制御回ｇ３５は０回カウントできるカ
ウンタとｎ本選択できるセレクタを持ち電源投入後カウ
ンタとしてレジスタ群３７はイニシャライズされＩＮＴ
Ｏに対するＩ／Ｏボードからの応答信号１２をカウンタ
で受けてカウントし、セレクタはカウンタの値を見てレ
ジスタ例えば＃１をセレクトする。そしてデイレイライ
ン４１によるレジスタ＃１がセレクトされてから３ステ
ートがイネーブルになりデバイス情報をＩ／Ｏバス１４
からレジスタ＃１に取り込む。以下同様にして次の応答
信号１２を受けるとレジスタ制御回路３５はカウントし
レジスタ＃２をセレクトしてＩ／Ｏバス１４より次のＩ
／Ｏボードのデバイス情報を格納する。
ウンタとｎ本選択できるセレクタを持ち電源投入後カウ
ンタとしてレジスタ群３７はイニシャライズされＩＮＴ
Ｏに対するＩ／Ｏボードからの応答信号１２をカウンタ
で受けてカウントし、セレクタはカウンタの値を見てレ
ジスタ例えば＃１をセレクトする。そしてデイレイライ
ン４１によるレジスタ＃１がセレクトされてから３ステ
ートがイネーブルになりデバイス情報をＩ／Ｏバス１４
からレジスタ＃１に取り込む。以下同様にして次の応答
信号１２を受けるとレジスタ制御回路３５はカウントし
レジスタ＃２をセレクトしてＩ／Ｏバス１４より次のＩ
／Ｏボードのデバイス情報を格納する。
次に応答信号１２を受けた割り込み認識回路２４はここ
で内部のカウンタを１回カウントし、ｌＮＴｌのビット
に対して１か０かを比較し“０″ならば割り込みのとき
逆ドライブ制御信号２６を割り込み逆ドライブ制御信号
２６に切り替えて出力する。それに内部カウンタを特徴
とする特許して次のクロックのタイミングでＩ／Ｏリー
ドコマンド信号１１とＩ／Ｏアドレス０イネーブル信号
２２を出力する。これで次の割り込みレベルエＮＴＩを
持つ第１図で＃０のＩ／Ｏボード５に対してデバイス情
報を読みに行く動作に移る。以下同様な動作をする。
で内部のカウンタを１回カウントし、ｌＮＴｌのビット
に対して１か０かを比較し“０″ならば割り込みのとき
逆ドライブ制御信号２６を割り込み逆ドライブ制御信号
２６に切り替えて出力する。それに内部カウンタを特徴
とする特許して次のクロックのタイミングでＩ／Ｏリー
ドコマンド信号１１とＩ／Ｏアドレス０イネーブル信号
２２を出力する。これで次の割り込みレベルエＮＴＩを
持つ第１図で＃０のＩ／Ｏボード５に対してデバイス情
報を読みに行く動作に移る。以下同様な動作をする。
このようにして装置に実装されているＩ／Ｏボードに対
して中央処理装置のＩ／Ｏバスインタフェース部は順次
割り込み信号とＩ／ＯリードコマンドとＩ／Ｏアドレス
０とを出力することによりデバイス情報を比較制御回路
１７のレジスタに格納していく。
して中央処理装置のＩ／Ｏバスインタフェース部は順次
割り込み信号とＩ／ＯリードコマンドとＩ／Ｏアドレス
０とを出力することによりデバイス情報を比較制御回路
１７のレジスタに格納していく。
最後に割り込み認識回路２４の内部のカウンタが０回カ
ウントしたときにデバイス情報センス終了信号２５を内
部の中央処理装置１に知らせる。
ウントしたときにデバイス情報センス終了信号２５を内
部の中央処理装置１に知らせる。
このデバイス情報センス終了信号２５の信号を中央処理
装置は受けることにより通常動作になり、あるＩ／Ｏボ
ードへアクセスしようとＩ／Ｏコマンド信号とデバイス
情報をＩ／Ｏバスに出力しようとするとき、中央処理装
置内部のＩ／Ｏバス１８は比較制御回路１７に接続され
ているため一担Ｉ／Ｏコマンド２１とデバイス情報を入
力し、この中のレジスタ群にストアされているデバイス
情報と比較して合致するものがあればそのレジスタの中
身をＩ／Ｏバス１４に出力し、中央処理装置に対してＩ
／Ｏコマンド出力許可信号４０を出力する０合致するも
のがなければＩ／Ｏ未接続信号２０により中央処理装置
に対してそのことを知らせる。
装置は受けることにより通常動作になり、あるＩ／Ｏボ
ードへアクセスしようとＩ／Ｏコマンド信号とデバイス
情報をＩ／Ｏバスに出力しようとするとき、中央処理装
置内部のＩ／Ｏバス１８は比較制御回路１７に接続され
ているため一担Ｉ／Ｏコマンド２１とデバイス情報を入
力し、この中のレジスタ群にストアされているデバイス
情報と比較して合致するものがあればそのレジスタの中
身をＩ／Ｏバス１４に出力し、中央処理装置に対してＩ
／Ｏコマンド出力許可信号４０を出力する０合致するも
のがなければＩ／Ｏ未接続信号２０により中央処理装置
に対してそのことを知らせる。
本発明による情報処理装置によれば、どの割り込みレベ
ルのＩ／Ｏボードが実装されているかという情報が最初
にあらかじめ中央処理装置に送られてくるため、実装さ
れていない割り込みレベルのＩ／Ｏボードに対しては中
央処理装置がＩ／Ｏコマンドを発行することはない、し
たがって従来のような実装されていないＩ／Ｏボードに
対してまでＩ／Ｏコマンドを発行し、その応答が返って
こないのをタイマで監視してバスタイムアウトするまで
バスを占有していることはなくなるという効果がある。
ルのＩ／Ｏボードが実装されているかという情報が最初
にあらかじめ中央処理装置に送られてくるため、実装さ
れていない割り込みレベルのＩ／Ｏボードに対しては中
央処理装置がＩ／Ｏコマンドを発行することはない、し
たがって従来のような実装されていないＩ／Ｏボードに
対してまでＩ／Ｏコマンドを発行し、その応答が返って
こないのをタイマで監視してバスタイムアウトするまで
バスを占有していることはなくなるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本実施例の中央処理装置のインタフェースを示す
ブロック図、第３図は本実施例の■／Ｏボードのインタ
フェースを示すブロック図、第４図は第２図の比較制御
回路の構成を示すブロック図、第５図は第２図と第３図
との間の１／Ｏバスの信号のタイミングチャート、第６
図は第２図の割り込み認識回路の動作を示すフローチャ
ート。 １・・・中央処理装置、２〜５・・・Ｉ／Ｏボード、６
〜／Ｏ・・・割り込み信号、１１・・・Ｉ／Ｏリードコ
マンド信号、１２・・・応答信号、１３・・・割り込み
要求信号、１４・・・Ｉ／Ｏバス、１５・・・中央処理
装置インタフェース部、１６・・・Ｉ／Ｏボードインタ
フェース部、１７・・・比較制御回路、１８・・・中央
処理装置内部のＩ／Ｏバス、１９・・・Ｉ／Ｏアドレス
０．２０・・・Ｉ／Ｏ未接続信号、２１・・・Ｉ／Ｏコ
マンド信号、２２・・・Ｉ／Ｏアドレス０イネーブル信
号、２３・・・割り込み信号格納用レジスタ、２４・・
・割り込み認識回路、２５・・・デバイス情報センス終
了信号、２６〜２８・・・割り込み信号逆ドライブイネ
ーブル信号、２９・・・デバイス情報格納回路、３０・
・・デバイス情報センス回路、３１・・・割り込み信号
、３２・・・各Ｉ／Ｏボードが持つ割り込みレベル、３
３・・・デバイス情報ドライブ許可信号、３４・・・ク
ロック、３５・・・レジスタ制御回路、３６・・・比較
器、２７・・・レジスタ群、３８・・・比較結果信号、
３９・・・レジスタセレクト信号、４０・・・Ｉ／Ｏコ
マンド出力許可信号、４１・・・デイレイライン。
２図は本実施例の中央処理装置のインタフェースを示す
ブロック図、第３図は本実施例の■／Ｏボードのインタ
フェースを示すブロック図、第４図は第２図の比較制御
回路の構成を示すブロック図、第５図は第２図と第３図
との間の１／Ｏバスの信号のタイミングチャート、第６
図は第２図の割り込み認識回路の動作を示すフローチャ
ート。 １・・・中央処理装置、２〜５・・・Ｉ／Ｏボード、６
〜／Ｏ・・・割り込み信号、１１・・・Ｉ／Ｏリードコ
マンド信号、１２・・・応答信号、１３・・・割り込み
要求信号、１４・・・Ｉ／Ｏバス、１５・・・中央処理
装置インタフェース部、１６・・・Ｉ／Ｏボードインタ
フェース部、１７・・・比較制御回路、１８・・・中央
処理装置内部のＩ／Ｏバス、１９・・・Ｉ／Ｏアドレス
０．２０・・・Ｉ／Ｏ未接続信号、２１・・・Ｉ／Ｏコ
マンド信号、２２・・・Ｉ／Ｏアドレス０イネーブル信
号、２３・・・割り込み信号格納用レジスタ、２４・・
・割り込み認識回路、２５・・・デバイス情報センス終
了信号、２６〜２８・・・割り込み信号逆ドライブイネ
ーブル信号、２９・・・デバイス情報格納回路、３０・
・・デバイス情報センス回路、３１・・・割り込み信号
、３２・・・各Ｉ／Ｏボードが持つ割り込みレベル、３
３・・・デバイス情報ドライブ許可信号、３４・・・ク
ロック、３５・・・レジスタ制御回路、３６・・・比較
器、２７・・・レジスタ群、３８・・・比較結果信号、
３９・・・レジスタセレクト信号、４０・・・Ｉ／Ｏコ
マンド出力許可信号、４１・・・デイレイライン。
Claims (1)
- 【特許請求の範囲】 割り込みレベルをｎ本（ｎ≧１）持ち、おのおの割り込
みレベルの違うＩ／Ｏボードがｍ個（ｍ≦ｎ）接続され
る情報処理装置において、中央処理装置は電源投入後に
一定時間割り込み要求信号をＩ／Ｏバスインタフェース
制御部から該Ｉ／Ｏボードに対し発行する機能と、該Ｉ
／Ｏボードより送られてくる各割り込みレベルの信号を
受けとるｎビットのレジスタと、該レジスタ格納状態を
受け取り最下位ビット（ＬＳＢ）より昇順に０か１かを
比較し比較した結果“０”ならば比較したビットに対応
した割り込みレベルを有しているＩ／Ｏボードに対して
逆に割り込み信号をＩ／Ｏリードコマンドと一般のＩ／
Ｏ命令と区別するためにＩ／Ｏアドレス０を出力する為
の制御信号と共に出力する機能及び、ｎ回までカウント
できるカウンタと、 また比較した結果“１”ならば何もせずに前記カウンタ
をカウントし次のビットの比較に移る機能と、 前記Ｉ／Ｏリードコマンドに対する応答信号を受けると
前記カウンタをカウントし前記比較していたビットから
次のビットの比較に移る機能、さらに前記カウンタがｎ
回カウント後に本情報処理装置に実装されているＩ／Ｏ
ボードのデバイス情報を全て後述する比較制御回路のレ
ジスタに格納終了したことを中央処理装置に知らせる機
能を有した割り込み認識回路と、 Ｉ／Ｏバスより受けたＩ／Ｏボードのデバイス情報を本
装置に実装されているＩ／Ｏボードの分だけ格納するた
めにｎ個のレジスタ群を有し、さらに前記レジスタ群に
前記デバイス情報を順次格納する為に前記応答信号を受
ける度にカウントするカウンタとそのカウンタの値によ
って前記レジスタ群をセレクトし、前記応答信号がアク
ティブの間にセレクトされたレジスタに格納する機能及
び、中央処理装置がＩ／ＯボードにアクセスしようとＩ
／Ｏコマンドと共にそのＩ／Ｏボードに対するデバイス
情報をＩ／Ｏバスに出力する前に一度前記レジスタ群に
格納されているデバイス情報と比較する機能と、 比較した結果デバイス情報が合致しない場合別のレジス
タをセレクトしカウントする機能、ｎ回カウントしても
合致するデバイス情報を格納したレジスタがない場合は
中央処理装置にそのＩ／Ｏボードは本情報処理装置には
実装されていないことを知らせる機能、また比較した結
果合致した場合はそのレジスタの中身をＩ／Ｏバスに出
力させ中央処理装置に対してもＩ／Ｏコマンドの出力を
許可する機能を持つレジスタ制御回路を有した比較制御
回路を有し、該Ｉ／ＯボードはＩ／Ｏバスインタフェー
ス部に電源投入後に中央処理装置のＩ／Ｏバスインタフ
ェース制御部から送られてきた前記割り込み要求信号を
受けた時間のみ一斉に前記中央処理装置に対し固有に有
している割り込み信号を転送する機能及び、実装されて
いるＩ／Ｏボードの処理可能内容を中央処理装置へ認識
させるデバイス情報と、 前記中央処理装置から割り込み信号が該Ｉ／Ｏボードに
対して出力されたものであり、なおかつＩ／Ｏバスより
Ｉ／Ｏアドレス０とＩ／Ｏリードコマンドとを受け取っ
たとき応答信号と固有に持つ前記デバイス情報をＩ／Ｏ
バスに出力する機能を有したデバイス情報センス回路と
を備えて成ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295867A JPH04168559A (ja) | 1990-11-01 | 1990-11-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295867A JPH04168559A (ja) | 1990-11-01 | 1990-11-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04168559A true JPH04168559A (ja) | 1992-06-16 |
Family
ID=17826213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295867A Pending JPH04168559A (ja) | 1990-11-01 | 1990-11-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04168559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103914418A (zh) * | 2013-01-07 | 2014-07-09 | 三星电子株式会社 | 处理器模块、微型服务器以及使用处理器模块的方法 |
-
1990
- 1990-11-01 JP JP2295867A patent/JPH04168559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103914418A (zh) * | 2013-01-07 | 2014-07-09 | 三星电子株式会社 | 处理器模块、微型服务器以及使用处理器模块的方法 |
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