JPH01180663A - 主記憶アクセスデータ転送制御方式 - Google Patents
主記憶アクセスデータ転送制御方式Info
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- JPH01180663A JPH01180663A JP400588A JP400588A JPH01180663A JP H01180663 A JPH01180663 A JP H01180663A JP 400588 A JP400588 A JP 400588A JP 400588 A JP400588 A JP 400588A JP H01180663 A JPH01180663 A JP H01180663A
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- 230000007246 mechanism Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 6
- 230000007704 transition Effects 0.000 claims description 2
- 238000002864 sequence alignment Methods 0.000 abstract description 6
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- 108700012364 REG1 Proteins 0.000 description 1
- 108091058543 REG3 Proteins 0.000 description 1
- 102100027336 Regenerating islet-derived protein 3-alpha Human genes 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
署既要
産業上の利用分野
従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔擾既要〕 １つ乃至複数個の主記憶装置を有し、該主記憶装置に論
理的に接続される１つ乃至複数個のアクセス装置からの
アクセス要求の該主記憶装置に対する発信の可否を制御
する主記憶制御装置を有し、上記アクセス装置からの主
記憶装置に対するアクセス要求は、単位データ長、乃至
該単位データ長の複数倍に対応する大きさにて発信（ブ
ロックアクセス）し、該アクセス装置から主記憶制御装
置に対する上記ブロックアクセスを、該主記憶制御装置
で、上記単位データ長に相当するアクセス単位に分割し
、該単位データ長毎に、上記主記憶装置に対して、該ア
クセス要求を発信して、該ブロックアクセス内の発信順
序を任意に制御する計算機システムにおいて、主記憶装
置から送られてきたランダムなアクセスデータのアクセ
ス装置への転送制御方式に関し、 アクセス装置へのアクセスデータの転送制御を簡単な回
路で行うことを目的とし、 主記憶制御装置内に、各アクセス装置ごとに、主記憶装
置から送られてくる上記単位データのブロックアクセス
内の順序を整える順序整列回路と、該主記憶装置から送
られてくる上記単位データをブロックアクセスの大きさ
だけ一時的に保持する複数個のバッファとを設け、上記
複数個のバッファに、上記順序整列回路で整列されたブ
ロックアクセスの全ての単位データがセットされたこと
を認識することによって、各アクセス装置にアクセスデ
ータを転送するように構成する。
決するための手段 作用 実施例 発明の効果 〔擾既要〕 １つ乃至複数個の主記憶装置を有し、該主記憶装置に論
理的に接続される１つ乃至複数個のアクセス装置からの
アクセス要求の該主記憶装置に対する発信の可否を制御
する主記憶制御装置を有し、上記アクセス装置からの主
記憶装置に対するアクセス要求は、単位データ長、乃至
該単位データ長の複数倍に対応する大きさにて発信（ブ
ロックアクセス）し、該アクセス装置から主記憶制御装
置に対する上記ブロックアクセスを、該主記憶制御装置
で、上記単位データ長に相当するアクセス単位に分割し
、該単位データ長毎に、上記主記憶装置に対して、該ア
クセス要求を発信して、該ブロックアクセス内の発信順
序を任意に制御する計算機システムにおいて、主記憶装
置から送られてきたランダムなアクセスデータのアクセ
ス装置への転送制御方式に関し、 アクセス装置へのアクセスデータの転送制御を簡単な回
路で行うことを目的とし、 主記憶制御装置内に、各アクセス装置ごとに、主記憶装
置から送られてくる上記単位データのブロックアクセス
内の順序を整える順序整列回路と、該主記憶装置から送
られてくる上記単位データをブロックアクセスの大きさ
だけ一時的に保持する複数個のバッファとを設け、上記
複数個のバッファに、上記順序整列回路で整列されたブ
ロックアクセスの全ての単位データがセットされたこと
を認識することによって、各アクセス装置にアクセスデ
ータを転送するように構成する。
本発明は、１つ乃至複数個の主記憶装置を有し、該主記
憶装置に論理的に接続される１つ乃至複数個のアクセス
装置からのアクセス要求の該主記憶装置に対する発信の
可否を制御する主記憶制御装置を有し、上記アクセス装
置からの主記憶装置に対するアクセス要求は、単位デー
タ長、乃至該単位データ長の複数倍に対応する大きさに
て発信（ブロックアクセス）し、該アクセス装置から主
記憶制御装置に対する上記ブロックアクセスを、該主記
憶制御装置で、上記単位データ長に相当するアクセス単
位に分割し、該単位データ長毎に、上記主記憶装置に対
して、該アクセス要求を発信して、該ブロックアクセス
内の発信順序を任意に制御する計算機システムにおいて
、主記憶装置から送られてきたランダムなアクセスデー
タのアクセス装置への転送制御方式に関する。
憶装置に論理的に接続される１つ乃至複数個のアクセス
装置からのアクセス要求の該主記憶装置に対する発信の
可否を制御する主記憶制御装置を有し、上記アクセス装
置からの主記憶装置に対するアクセス要求は、単位デー
タ長、乃至該単位データ長の複数倍に対応する大きさに
て発信（ブロックアクセス）し、該アクセス装置から主
記憶制御装置に対する上記ブロックアクセスを、該主記
憶制御装置で、上記単位データ長に相当するアクセス単
位に分割し、該単位データ長毎に、上記主記憶装置に対
して、該アクセス要求を発信して、該ブロックアクセス
内の発信順序を任意に制御する計算機システムにおいて
、主記憶装置から送られてきたランダムなアクセスデー
タのアクセス装置への転送制御方式に関する。
一般に、上記のような計算機システムにおいては、主記
憶装置から送られてくる単位データは全くランダムであ
る為、これらのランダムなデーダを上記ブロックアクセ
スの単位で、予め、決められている順序に整列し、アク
セス装置に転送しようとすると、Ｊ亥アクセスデータを
アクセス装置に転送する為の制御回路が複雑、且つ大き
くなる問題があり、効果的な主記憶アクセスデータ転送
制御方式が必要とされる。
憶装置から送られてくる単位データは全くランダムであ
る為、これらのランダムなデーダを上記ブロックアクセ
スの単位で、予め、決められている順序に整列し、アク
セス装置に転送しようとすると、Ｊ亥アクセスデータを
アクセス装置に転送する為の制御回路が複雑、且つ大き
くなる問題があり、効果的な主記憶アクセスデータ転送
制御方式が必要とされる。
〔従来の技術と発明が解決しようとする問題点〕第５図
は従来の主記憶アクセスデータ転送制御方式を説明する
図であって、（ａ）は構成例を示し、（ｂ） 、 （Ｃ
）は動作タイムチャートを示している。
は従来の主記憶アクセスデータ転送制御方式を説明する
図であって、（ａ）は構成例を示し、（ｂ） 、 （Ｃ
）は動作タイムチャートを示している。
前述のように、１つ乃至複数個の主記憶装置（主記憶）
１を有し、該主記憶装置１に論理的に接続される１つ乃
至複数個のアクセス装置からのアクセス要求の該主記憶
装置１に対する発信の可否を制御する主記憶制御装置２
を有し、上記アクセス装置からの主記憶装置ｌに対する
アクセス要求は、単位データ長、乃至該単位データ長の
複数倍に対応する大きさにて発信（ブロックアクセス）
し、該アクセス装置から主記憶制御装置２に対する上記
ブロックアクセスを、該主記憶制御装置２で上記単位デ
ータ長に相当するアクセス単位に分割し、該単位データ
長毎に、上記主記憶装置１に対して、該アクセス要求を
発信して、該ブロックアクセス内の発信順序を任意に制
御する計算機システムにおける、゛上記アクセス要求の
発信制御方式については、本願出願者が先願している特
願昭６２−２５６７９４号に開示しているが、ブロック
アクセス内の発信の順序は任意である為、該主記憶装置
ｌから送られてくる単位データの順序は全くランダムと
なる。
１を有し、該主記憶装置１に論理的に接続される１つ乃
至複数個のアクセス装置からのアクセス要求の該主記憶
装置１に対する発信の可否を制御する主記憶制御装置２
を有し、上記アクセス装置からの主記憶装置ｌに対する
アクセス要求は、単位データ長、乃至該単位データ長の
複数倍に対応する大きさにて発信（ブロックアクセス）
し、該アクセス装置から主記憶制御装置２に対する上記
ブロックアクセスを、該主記憶制御装置２で上記単位デ
ータ長に相当するアクセス単位に分割し、該単位データ
長毎に、上記主記憶装置１に対して、該アクセス要求を
発信して、該ブロックアクセス内の発信順序を任意に制
御する計算機システムにおける、゛上記アクセス要求の
発信制御方式については、本願出願者が先願している特
願昭６２−２５６７９４号に開示しているが、ブロック
アクセス内の発信の順序は任意である為、該主記憶装置
ｌから送られてくる単位データの順序は全くランダムと
なる。
若し、主記憶装置１から、しかるべきタイミングで、全
ての読み出しデータ（例えば、ＤＡＴＡ Ａ、Ｂ。
ての読み出しデータ（例えば、ＤＡＴＡ Ａ、Ｂ。
Ｃ，Ｄ）が主記憶制御装置２に送られ、該主記憶制御装
置２内に設けられている順序整列回路（アライン回路）
２１でアラインされた時、選択／データ保持制御回路２
８はセレクタ（ＳＥＬ） ２６において、先ず、°０゛
の入力をセレクトし、出カバソファ（ＯＢ Ｏ） ２
７を介してアクセス装置に送出され、データ（ＤＡＴＡ
Ｂ、Ｃ，Ｄ）は、それぞれ、保持レジスタ（ＨＲ″′
０．１．２） ２５にセットされる。
置２内に設けられている順序整列回路（アライン回路）
２１でアラインされた時、選択／データ保持制御回路２
８はセレクタ（ＳＥＬ） ２６において、先ず、°０゛
の入力をセレクトし、出カバソファ（ＯＢ Ｏ） ２
７を介してアクセス装置に送出され、データ（ＤＡＴＡ
Ｂ、Ｃ，Ｄ）は、それぞれ、保持レジスタ（ＨＲ″′
０．１．２） ２５にセットされる。
次のタイミングではセレクタ（ＳＥＬ） ２６の“２゛
の入力をセレクトしてＤＡＴＡ Ｂが送出され、ＤＡＴ
Ａ Ｃ。
の入力をセレクトしてＤＡＴＡ Ｂが送出され、ＤＡＴ
Ａ Ｃ。
Ｄは保持された侭で、次のタイミングでセレクタ（ＳＥ
Ｌ） ２６の ４′の入力（ＤＡＴＡ Ｃ）をセレクト
し、次のタイミングでセレクタ（ＳＥＬ） ２６の“６
゛の入力（ＤＡＴＡ Ｄ）をセレクトしてアクセス装置
に単位データを送出する。（（ｂ）図のタイムチャート
参照）従って、上記選択／データ保持制御回路２８は、
上記セレクタ（Ｓｔ！Ｌ） ２６の入力“０，２．４．
６°をしかるべきタイミングにセレクトする制御と、保
持レジスタ（ＨＲＯ，１，２） ２５での保持制御をし
なければならない。
Ｌ） ２６の ４′の入力（ＤＡＴＡ Ｃ）をセレクト
し、次のタイミングでセレクタ（ＳＥＬ） ２６の“６
゛の入力（ＤＡＴＡ Ｄ）をセレクトしてアクセス装置
に単位データを送出する。（（ｂ）図のタイムチャート
参照）従って、上記選択／データ保持制御回路２８は、
上記セレクタ（Ｓｔ！Ｌ） ２６の入力“０，２．４．
６°をしかるべきタイミングにセレクトする制御と、保
持レジスタ（ＨＲＯ，１，２） ２５での保持制御をし
なければならない。
若し、主記憶制御装置１から送られてくる該単位データ
の順序がランダムであって、（ｃ）図に示すように、最
初にＤＡＴＡ ＡとＤＡＴＡ Ｃで示す単位データが送
られてきた時に−は、上記選択／データ保持制御回路２
８は、先ず、セレクタ（ＳＥＬ） ２６の１０１人力を
セレクトして、ＤＡＴＡ Ａをアクセス装置に送出する
が、次のＤＡＴＡ Ｃは保持レジスタ（ＨＲｌ）２５に
保持する。
の順序がランダムであって、（ｃ）図に示すように、最
初にＤＡＴＡ ＡとＤＡＴＡ Ｃで示す単位データが送
られてきた時に−は、上記選択／データ保持制御回路２
８は、先ず、セレクタ（ＳＥＬ） ２６の１０１人力を
セレクトして、ＤＡＴＡ Ａをアクセス装置に送出する
が、次のＤＡＴＡ Ｃは保持レジスタ（ＨＲｌ）２５に
保持する。
その後、ＤＡＴＡ Ｂ、Ｄが送られてくると、このＤＡ
ＴＡＨをセレクタ（ＳＥＬ） ２６のバイパス人力゛１
′をセレクトしてアクセス装置に送出するが、ＤＡＴＡ
Ｄは保持レジスタ（ＨＲ２） ２５に保持し、上記Ｄ
ＡＴＡ Ｃは保持レジスタ（ＨＲ１） ２５に保持した
侭とする。
ＴＡＨをセレクタ（ＳＥＬ） ２６のバイパス人力゛１
′をセレクトしてアクセス装置に送出するが、ＤＡＴＡ
Ｄは保持レジスタ（ＨＲ２） ２５に保持し、上記Ｄ
ＡＴＡ Ｃは保持レジスタ（ＨＲ１） ２５に保持した
侭とする。
そして、次のタイミングで上記保持レジスタ（ＨＲ１）
２５に保持されていたＤＡＴＡ Ｃをセレクトしてア
クセス装置に送出し、次のタイミングで保持レジスタ（
ＨＲ２） ２５に保持されていたＤＡＴＡ Ｄをセレク
トしてアクセス装置に送出するように機能する。ｃ本図
（ｃ）の動作タイムチャート参照）このように、従来の
主記憶アクセスデータ制御方式においては、主記憶装置
１から送られてくる単位データの順序に対応して、複雑
な選択制御と、保持制御を必要として、該選択／データ
保持制御回路２日の論理が複雑になると共に、ハードウ
ェア構成が大きくなると云う問題があった。
２５に保持されていたＤＡＴＡ Ｃをセレクトしてア
クセス装置に送出し、次のタイミングで保持レジスタ（
ＨＲ２） ２５に保持されていたＤＡＴＡ Ｄをセレク
トしてアクセス装置に送出するように機能する。ｃ本図
（ｃ）の動作タイムチャート参照）このように、従来の
主記憶アクセスデータ制御方式においては、主記憶装置
１から送られてくる単位データの順序に対応して、複雑
な選択制御と、保持制御を必要として、該選択／データ
保持制御回路２日の論理が複雑になると共に、ハードウ
ェア構成が大きくなると云う問題があった。
本発明は↓記従来の欠点に鑑み、１つ乃至複数個のアク
セス装置から１つ乃至複数個の主記憶装置に対して、複
数個の単位データからなるブロックアクセス要求を発信
したとき、主記憶制御装置内において該ブロックアクセ
スの該単位データの発信順序が任意に制御される計算機
システムにおいて、主記憶装置からランダムに送られて
くる該ブロックアクセスに対する単位データをアライン
して、予め、決められた順序でアクセス装置に送出する
為の制御を簡単な制御で行う主記憶アクセスデータ転送
制御方式を提供することを目的とするものである。
セス装置から１つ乃至複数個の主記憶装置に対して、複
数個の単位データからなるブロックアクセス要求を発信
したとき、主記憶制御装置内において該ブロックアクセ
スの該単位データの発信順序が任意に制御される計算機
システムにおいて、主記憶装置からランダムに送られて
くる該ブロックアクセスに対する単位データをアライン
して、予め、決められた順序でアクセス装置に送出する
為の制御を簡単な制御で行う主記憶アクセスデータ転送
制御方式を提供することを目的とするものである。
第１図は本発明の主記憶アクセスデータ転送制御方式の
原理構成図である。
原理構成図である。
上記の問題点は下記の如くに構成された主記憶アクセス
データ転送制御方式によって解決される。
データ転送制御方式によって解決される。
（１）１つ乃至複数個の主記憶装置１を有し、該主記憶
装置１に論理的に接続される１つ乃至複数個のアクセス
装置からのアクセス要求の該主記憶装置に対する発信の
可否を制御する主記憶制御装置２を有する計算機システ
ムであって、上記アクセス装置からの主記憶装置１に対
するアクセス要求は、単位データ長、乃至該単位データ
長の複数倍に対応する大きさにて発信（ブロックアクセ
ス）し、 該アクセス装置から主記憶制御装置２に対する上記ブロ
ックアクセスを、該主記憶制御装置２で、上記単位デー
タ長に相当するアクセス単位に分割し、該単位データ長
毎に、上記主記憶装置１に対して、該アクセス要求を発
信して、該ブロックアクセス内の発信順序を任意に制御
する計算機システムにおいて、 該主記憶制御装置２内に、各アクセス装置ごとに、主記
憶装置ｌから送られてくる上記単位データのブロックア
クセス内の順序を整える順序整列回路２１と、 該主記憶装置１から送られてくる上記単位データをブロ
ックアクセスの大きさだけ一時的に保持する複数個のバ
ッファ２２とを設け、 上記複数個のバッファ２２に、上記順序整列回路２１で
整列されたブロックアクセスの全ての単位データがセッ
トされたことを認識することによって、各アクセス装置
にアクセスデータを転送するように構成する。
装置１に論理的に接続される１つ乃至複数個のアクセス
装置からのアクセス要求の該主記憶装置に対する発信の
可否を制御する主記憶制御装置２を有する計算機システ
ムであって、上記アクセス装置からの主記憶装置１に対
するアクセス要求は、単位データ長、乃至該単位データ
長の複数倍に対応する大きさにて発信（ブロックアクセ
ス）し、 該アクセス装置から主記憶制御装置２に対する上記ブロ
ックアクセスを、該主記憶制御装置２で、上記単位デー
タ長に相当するアクセス単位に分割し、該単位データ長
毎に、上記主記憶装置１に対して、該アクセス要求を発
信して、該ブロックアクセス内の発信順序を任意に制御
する計算機システムにおいて、 該主記憶制御装置２内に、各アクセス装置ごとに、主記
憶装置ｌから送られてくる上記単位データのブロックア
クセス内の順序を整える順序整列回路２１と、 該主記憶装置１から送られてくる上記単位データをブロ
ックアクセスの大きさだけ一時的に保持する複数個のバ
ッファ２２とを設け、 上記複数個のバッファ２２に、上記順序整列回路２１で
整列されたブロックアクセスの全ての単位データがセッ
トされたことを認識することによって、各アクセス装置
にアクセスデータを転送するように構成する。
（２）上記複数個のバッファ２２は、該バッファ２２に
セットされた単位データをシフトする機構■と、上記順
序整列回路２１で整列された単位データを独立にパラレ
ルセントする機構■とを備え、上記複数個のバッファ２
２にブロックアクセスの全ての単位データがセットされ
たことを認識したとき、上記シフト機構■を有効にし、
各アクセス装置にアクセスデータを、予め、決められた
順序によって転送し、該データの転送が終了したことを
認識したとき、上記シフト機構■を、上記パラレルセッ
ト機構■に遷移するように制御する機構２３を設けるよ
うに構成する。
セットされた単位データをシフトする機構■と、上記順
序整列回路２１で整列された単位データを独立にパラレ
ルセントする機構■とを備え、上記複数個のバッファ２
２にブロックアクセスの全ての単位データがセットされ
たことを認識したとき、上記シフト機構■を有効にし、
各アクセス装置にアクセスデータを、予め、決められた
順序によって転送し、該データの転送が終了したことを
認識したとき、上記シフト機構■を、上記パラレルセッ
ト機構■に遷移するように制御する機構２３を設けるよ
うに構成する。
（３）上記バッファ２２には、上記単位データに対する
エラー検出回路２４−を備え、 該エラー検出回路２４において、エラーが検出されると
、該ブロックアクセスの終了時において、上記シフト機
構■によって上記複数個のバッファ２２に保持されてい
るブロックアクセスデータを検索して、該エラーの生起
した単位データを認識するように構成する。
エラー検出回路２４−を備え、 該エラー検出回路２４において、エラーが検出されると
、該ブロックアクセスの終了時において、上記シフト機
構■によって上記複数個のバッファ２２に保持されてい
るブロックアクセスデータを検索して、該エラーの生起
した単位データを認識するように構成する。
即ち、本発明によれば、１つ乃至複数個の主記憶装置を
有し、該主記憶装置に論理的に接続される１つ乃至複数
個のアクセス装置からのアクセス要求の該主記憶装置に
対する発信の可否を制御する主記憶制御装置を有し、上
記アクセス装置からの主記憶装置に対するアクセス要求
は、単位データ長、乃至該単位データ長の複数倍に対応
する大きさにて発信（ブロックアクセス）し、該アクセ
ス装置から主記憶制御装置に対する上記ブロックアクセ
スを、該主記憶制御装置で、上記単位データ長に相当す
るアクセス単位に分割し、該単位データ長毎に、上記主
記憶装置に対して、該アクセス要求を発信し、て、該ブ
ロックアクセス内の発信順序を任意に制御する計算機シ
ステムにおいて、主記憶装置から送られてきたランダム
な単位データをアクセス装置へ転送するのに、主記憶制
御装置内に、各アクセス装置ごとに、主記憶装置から送
られてくる上記単位データのブロックアクセス内の順序
を整える順序整列回路と、該主記憶装置から送られてく
る上記単位データをブロックアクセスの大きさだけ一時
的に保持する複数個のバッファとを設け、上記複数個の
バッファに、上記順序整列回路で整列されたブロックア
クセスの全ての単位データがセットされたことを認識す
ることによって、各アクセス装置にアクセスデータを転
送するようにしたものであるので、主記憶制御装置にお
けるアクセス装置に対するアクセスデータ転送制御回路
（バッファ制御回路等）において、主記憶装置から送ら
れてくる単位データの順序関係を意識する必要がなく、
該データ転送制御回路が簡単に構成できると云う効果が
ある。
有し、該主記憶装置に論理的に接続される１つ乃至複数
個のアクセス装置からのアクセス要求の該主記憶装置に
対する発信の可否を制御する主記憶制御装置を有し、上
記アクセス装置からの主記憶装置に対するアクセス要求
は、単位データ長、乃至該単位データ長の複数倍に対応
する大きさにて発信（ブロックアクセス）し、該アクセ
ス装置から主記憶制御装置に対する上記ブロックアクセ
スを、該主記憶制御装置で、上記単位データ長に相当す
るアクセス単位に分割し、該単位データ長毎に、上記主
記憶装置に対して、該アクセス要求を発信し、て、該ブ
ロックアクセス内の発信順序を任意に制御する計算機シ
ステムにおいて、主記憶装置から送られてきたランダム
な単位データをアクセス装置へ転送するのに、主記憶制
御装置内に、各アクセス装置ごとに、主記憶装置から送
られてくる上記単位データのブロックアクセス内の順序
を整える順序整列回路と、該主記憶装置から送られてく
る上記単位データをブロックアクセスの大きさだけ一時
的に保持する複数個のバッファとを設け、上記複数個の
バッファに、上記順序整列回路で整列されたブロックア
クセスの全ての単位データがセットされたことを認識す
ることによって、各アクセス装置にアクセスデータを転
送するようにしたものであるので、主記憶制御装置にお
けるアクセス装置に対するアクセスデータ転送制御回路
（バッファ制御回路等）において、主記憶装置から送ら
れてくる単位データの順序関係を意識する必要がなく、
該データ転送制御回路が簡単に構成できると云う効果が
ある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の主記憶アクセスデータ転送制御
方式の原理構成図であり、第２図は本発明の一実施例を
ブロック図で示した図であり、第３図は順序整列回路で
のデータセットの例を示した図であり、第４図は本発明
のバッファ制御回路の構成例を示した図であって、第１
図、第２図における順序制御回路（アライン回路）２１
．バッフ−ｔ （Ａ ＲＵＧ Ｏ〜３．Ｂ ＲＵＧ Ｏ
〜３） ２２．バッファ制御回路２３が本発明を実施す
るのに必要な手段である。
方式の原理構成図であり、第２図は本発明の一実施例を
ブロック図で示した図であり、第３図は順序整列回路で
のデータセットの例を示した図であり、第４図は本発明
のバッファ制御回路の構成例を示した図であって、第１
図、第２図における順序制御回路（アライン回路）２１
．バッフ−ｔ （Ａ ＲＵＧ Ｏ〜３．Ｂ ＲＵＧ Ｏ
〜３） ２２．バッファ制御回路２３が本発明を実施す
るのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。
以下、第１図を参照しながら、第２図〜第４図によって
、本発明の主記憶アクセスデータ転送制御方式を説明す
る。
、本発明の主記憶アクセスデータ転送制御方式を説明す
る。
先ず、主記憶制御装置２において、アクセス装置からの
ブロックアクセス要求を受信したとき、該アクセス装置
から受信した該ブロックアクセスの開始アドレス（ＳＴ
ＡＲＴ ＡＤＲＳ）の下位の２ビツトを用いて、主記憶
装置１から送られてくるランダムな単位データに対する
アラインが順序整列回路（アライン回路）２１において
行われる。
ブロックアクセス要求を受信したとき、該アクセス装置
から受信した該ブロックアクセスの開始アドレス（ＳＴ
ＡＲＴ ＡＤＲＳ）の下位の２ビツトを用いて、主記憶
装置１から送られてくるランダムな単位データに対する
アラインが順序整列回路（アライン回路）２１において
行われる。
具体的には、該アライン回路２１のデコーダ（ＤＥＣ）
２１８〜２１ｄにおいて、それぞれ、該開始アドレス
（ＳＴＡＲＴ ＡＤＲＳ）、該開始アドレス（ＳＴＡＲ
Ｔ ＡＤＲＳ）に°＋ｌ、＋２．＋３″したアドレスビ
ット０．１をデコードする。
２１８〜２１ｄにおいて、それぞれ、該開始アドレス
（ＳＴＡＲＴ ＡＤＲＳ）、該開始アドレス（ＳＴＡＲ
Ｔ ＡＤＲＳ）に°＋ｌ、＋２．＋３″したアドレスビ
ット０．１をデコードする。
各デコーダ（ＤＥＣ） ２１ａ 〜２１ｄおいては、“
００゛をデコードした時には、ＤＡＴＡ Ａを選択し、
°０１゛をデコードした時には、ＤＡＴＡ Ｂを、°１
０°をデコードした時には、ＤＡＴＡ Ｃを、’１１’
をデコードしたときには、ＤＡＴＡ Ｄを、それぞれ選
択して、実際に主記憶装置１から該当のデータを該アラ
イン回路２１で取り出したとき、データ出力通知信号（
ＤＯＷ Ｏ〜３）を出力するように機能する。
００゛をデコードした時には、ＤＡＴＡ Ａを選択し、
°０１゛をデコードした時には、ＤＡＴＡ Ｂを、°１
０°をデコードした時には、ＤＡＴＡ Ｃを、’１１’
をデコードしたときには、ＤＡＴＡ Ｄを、それぞれ選
択して、実際に主記憶装置１から該当のデータを該アラ
イン回路２１で取り出したとき、データ出力通知信号（
ＤＯＷ Ｏ〜３）を出力するように機能する。
そして、該データ出力通知信号（ＤＯＷ Ｏ〜３）を出
力した所の単位データが、セレクタ（ＳＥＬ） ２２ａ
を介して、それぞれ、パラレルに、バッファ２２（ＡＲ
ＥＧ Ｏ〜３）にセットされる。
力した所の単位データが、セレクタ（ＳＥＬ） ２２ａ
を介して、それぞれ、パラレルに、バッファ２２（ＡＲ
ＥＧ Ｏ〜３）にセットされる。
このときの開始アドレス（ＳＴＡＲＴ ＡＤＲＳ）の下
位２ビツト （ビット０，１）の値と、バッファ２２に
セットされ、アクセス装置に転送される単位データ（Ｄ
ＡＴＡ Ａ ＮＤ）との関係を、ブロックアクセスの大
きさ別に示したものが第３図であって、（ａ）は３２バ
イトアクセスの場合を示し、（ｂ）は１６バイトアクセ
スの場合を示している。
位２ビツト （ビット０，１）の値と、バッファ２２に
セットされ、アクセス装置に転送される単位データ（Ｄ
ＡＴＡ Ａ ＮＤ）との関係を、ブロックアクセスの大
きさ別に示したものが第３図であって、（ａ）は３２バ
イトアクセスの場合を示し、（ｂ）は１６バイトアクセ
スの場合を示している。
ここで示した単位データ（ＤＡＴＡ Ａ−Ｄ）は、例え
ば、８バイトの大きさであって、当該主記憶制御装置２
と主記憶装置１との間に張られているデータバス幅に対
応している。
ば、８バイトの大きさであって、当該主記憶制御装置２
と主記憶装置１との間に張られているデータバス幅に対
応している。
本図から明らかなように、各ブロックアクセスの単位デ
ータは、該ブロックアクセスの開始アドレス（ＳＴＡＲ
Ｔ ＡＤＲＳ）の違いによって、バッファ２２へのセッ
ト順序が異なり、従って、アクセス装置への転送順序も
異なるものとなる。
ータは、該ブロックアクセスの開始アドレス（ＳＴＡＲ
Ｔ ＡＤＲＳ）の違いによって、バッファ２２へのセッ
ト順序が異なり、従って、アクセス装置への転送順序も
異なるものとなる。
このように、アライン回路２１においては、ブロックア
クセスの開始アドレス（ＳＴＡＲＴ ＡＤＲＳ）により
、順序が整えられ、バッファ２２にセットされるが、該
バッファ２２へのデータセットは主記憶装置１から送ら
れ、主記憶制御装置２のアライン回路２１で単位データ
を受は取ったことを示すデ−タ出力通知信号（ＤＯＷ
Ｏ〜３）によって行われるので、該バッファ２２へのセ
ットタイミングはランダムとなる。
クセスの開始アドレス（ＳＴＡＲＴ ＡＤＲＳ）により
、順序が整えられ、バッファ２２にセットされるが、該
バッファ２２へのデータセットは主記憶装置１から送ら
れ、主記憶制御装置２のアライン回路２１で単位データ
を受は取ったことを示すデ−タ出力通知信号（ＤＯＷ
Ｏ〜３）によって行われるので、該バッファ２２へのセ
ットタイミングはランダムとなる。
次に、第４図に示した本発明のバッファ制御回路２３で
の動作を、３２バイトモードの場合を例にして説明する
。
の動作を、３２バイトモードの場合を例にして説明する
。
先ず、上記データ出力通知信号（ＤＯＷ Ｏ）が、アラ
イン回路２１から出力されると、第２図の論理和回路（
ＯＲ） ２２ｂの対応回路が付勢されて、各バッファ（
Ａ ＲＥＧｏ） ２２をゲートし、該当する単位データ
がバッファ（Ａ ＲＥＧＯ） ２２にセットされると同
時に、第４図に示した当該バッファ制御回路２３におい
て、該データ出力通知信号（ＤＯＷ Ｏ）が、ゲート回
路２３０ａを介してラッチ２３０に保持される。
イン回路２１から出力されると、第２図の論理和回路（
ＯＲ） ２２ｂの対応回路が付勢されて、各バッファ（
Ａ ＲＥＧｏ） ２２をゲートし、該当する単位データ
がバッファ（Ａ ＲＥＧＯ） ２２にセットされると同
時に、第４図に示した当該バッファ制御回路２３におい
て、該データ出力通知信号（ＤＯＷ Ｏ）が、ゲート回
路２３０ａを介してラッチ２３０に保持される。
同様にして、該アライン回路２１から他のデータ出力通
知信号（ＤＯＷ １〜３等がランダムに出力されると、
該当する単位データが、それぞれの対応するバッファ（
Ａ ＲＥＧＩ〜３）２２にセットされメと同時に、ゲー
ト回路２３１ａ〜２３３ａを介して、対応するラッチ２
３１〜２３３に保持される。
知信号（ＤＯＷ １〜３等がランダムに出力されると、
該当する単位データが、それぞれの対応するバッファ（
Ａ ＲＥＧＩ〜３）２２にセットされメと同時に、ゲー
ト回路２３１ａ〜２３３ａを介して、対応するラッチ２
３１〜２３３に保持される。
このようにして全てのデータがバッファ（Ａ ＲＥＧＯ
〜３）２２にセントされると、論理積回路２３４が付勢
され、論理和回路２３７を介してシフトモード信号（Ｓ
ＨＩＦＴ ＭＯＤＩＩりが出力される。
〜３）２２にセントされると、論理積回路２３４が付勢
され、論理和回路２３７を介してシフトモード信号（Ｓ
ＨＩＦＴ ＭＯＤＩＩりが出力される。
上記３２バイトモードの場合には、シフトラッチ２３６
が付勢される為、例えば、３τ間、上記シフトモード信
号（ＳＩＩＩＦＴ ＭＯＤＥ）が出力されるように機能
する。
が付勢される為、例えば、３τ間、上記シフトモード信
号（ＳＩＩＩＦＴ ＭＯＤＥ）が出力されるように機能
する。
ブロックアクセスが１６バイトの場合には、１６バイト
モードとなるので、論理積回路２３５が閉塞される結果
、上記シフトモード信号（ＳＨＩＦＴ ＭＯＤＥ）は１
τしか出力されないように制御される。
モードとなるので、論理積回路２３５が閉塞される結果
、上記シフトモード信号（ＳＨＩＦＴ ＭＯＤＥ）は１
τしか出力されないように制御される。
このようにして、当該バッファ制御回路２３においては
、主記憶装置１からのブロックアクセスの単位データが
全てバッファ（Ａ ＲＥＧＯ〜３）２２にセットされた
タイミングを検出して、上記シフトモード信号（Ｓ［Ｆ
Ｔ ＭＯＤＥ） （３τ）を出力するように機能し、第
２図に示されているセレクタ（ＳＥＬ）２２ａをシフト
モード（ＳＨＩＦＴ ＭＯＤＢ）で動作させ、各バッフ
ァ（Ａ ＲＨＧＯ〜３）２２に保持されている単位デー
タを、論理和回路２２ｂからのゲート信号に基づいて、
順次、各バッファ（Ａ ＲＥＧ３〜０）２２にシフトし
、上記アライン回路２１で整列した順序でアクセス装置
に出力する。このとき、該単位データは、上記シフト機
構により、再度バッファ（Ａ ＲＥＧ３〜０）２２に保
持されるように機能する。
、主記憶装置１からのブロックアクセスの単位データが
全てバッファ（Ａ ＲＥＧＯ〜３）２２にセットされた
タイミングを検出して、上記シフトモード信号（Ｓ［Ｆ
Ｔ ＭＯＤＥ） （３τ）を出力するように機能し、第
２図に示されているセレクタ（ＳＥＬ）２２ａをシフト
モード（ＳＨＩＦＴ ＭＯＤＢ）で動作させ、各バッフ
ァ（Ａ ＲＨＧＯ〜３）２２に保持されている単位デー
タを、論理和回路２２ｂからのゲート信号に基づいて、
順次、各バッファ（Ａ ＲＥＧ３〜０）２２にシフトし
、上記アライン回路２１で整列した順序でアクセス装置
に出力する。このとき、該単位データは、上記シフト機
構により、再度バッファ（Ａ ＲＥＧ３〜０）２２に保
持されるように機能する。
該単位データのアクセス装置への出力が終了すると、上
記シフトモード信号（ＳＨＩＦＴ ＭＯＤＥ） （３τ
）は自動的に消滅しく第４図参照）、上記セレクタ（Ｓ
ＥＬ） ２２ａは元のパラレルモードに戻る。
記シフトモード信号（ＳＨＩＦＴ ＭＯＤＥ） （３τ
）は自動的に消滅しく第４図参照）、上記セレクタ（Ｓ
ＥＬ） ２２ａは元のパラレルモードに戻る。
上記単位データがアクセス装置に出力されるとき、各単
位データに対応してパリティチエツク回路２４でパリテ
ィチエツクがとられ、エラーが検出されると、例えば、
その番号情報がエラー位置検出回路２５に保持されるよ
うに機能するので、データ転送終了後等において、上記
バッファ（Ａ ＲＢＧ３〜０）２２を該保持されている
番号情報に基づいて検索し、エラーデータを修正するこ
とができる。
位データに対応してパリティチエツク回路２４でパリテ
ィチエツクがとられ、エラーが検出されると、例えば、
その番号情報がエラー位置検出回路２５に保持されるよ
うに機能するので、データ転送終了後等において、上記
バッファ（Ａ ＲＢＧ３〜０）２２を該保持されている
番号情報に基づいて検索し、エラーデータを修正するこ
とができる。
又、第４図において、論理積回路２３０ｂ、２３１ｂ。
〜は、全ての単位データが対応するバッファ（Ａ ＲＥ
ＧＯ〜３）２２にセットされない内に、既に、データが
セットされているバッファ（Ａ ＲＥＧＯ〜３）２２に
新たなデータセット、即ち、データ出力通知信号（ＤＯ
Ｗ Ｏ〜３）が出力されたとき、エラーとして検出し、
該バッファ（Ａ ＲＥＧＯ〜３）２２へのデータセット
を抑止する（図示せず）ように機能させる回路である。
ＧＯ〜３）２２にセットされない内に、既に、データが
セットされているバッファ（Ａ ＲＥＧＯ〜３）２２に
新たなデータセット、即ち、データ出力通知信号（ＤＯ
Ｗ Ｏ〜３）が出力されたとき、エラーとして検出し、
該バッファ（Ａ ＲＥＧＯ〜３）２２へのデータセット
を抑止する（図示せず）ように機能させる回路である。
このように、本発明は、ブロックアクセス時の主記憶制
御装置から主記憶装置への単位データ転送の順位が任意
である計算機システムにおいて、主記憶装置から、ばら
ばらに送出されてくるブロックアクセスの単位データを
アライン回路で、順序を整えて、バッファ（Ａ ＲＥＧ
Ｏ〜３）にセットし、該ブロックアクセスの全ての単位
データが該バッファ（Ａ ＲＥＧＯ〜３）にセットされ
たことを検出して、該バッファ（Ａ ＲＥＧＯ〜３）に
保持されている単位データを順次シフトして取り出し、
アクセス装置に送出すると共に、該アクセス装置への転
送が終了すると、再度績バッファ（Ａ ＲＥＧＯ〜３）
に次のブロツクアクセスの単位データをセットするよう
にした所に特徴がある。
御装置から主記憶装置への単位データ転送の順位が任意
である計算機システムにおいて、主記憶装置から、ばら
ばらに送出されてくるブロックアクセスの単位データを
アライン回路で、順序を整えて、バッファ（Ａ ＲＥＧ
Ｏ〜３）にセットし、該ブロックアクセスの全ての単位
データが該バッファ（Ａ ＲＥＧＯ〜３）にセットされ
たことを検出して、該バッファ（Ａ ＲＥＧＯ〜３）に
保持されている単位データを順次シフトして取り出し、
アクセス装置に送出すると共に、該アクセス装置への転
送が終了すると、再度績バッファ（Ａ ＲＥＧＯ〜３）
に次のブロツクアクセスの単位データをセットするよう
にした所に特徴がある。
以上、詳細に説明したように、本発明の主記憶アクセス
データ転送制御方式は、１つ乃至複数個の主記憶装置を
有し、該主記憶装置に論理的に接続される１つ乃至複数
個のアクセス装置からのアクセス要求の該主記憶装置に
対する発信の可否を制御する主記憶制御装置を有し、上
記アクセス装置からの主記憶装置に対するアクセス要求
は、単位データ長、乃至該単位データ長の複数倍に対応
する大きさにて発信（ブロックアクセス）し、該アクセ
ス装置から主記憶制御装置に対する上記ブロックアクセ
スを、該主記憶制御装置で、上記単位データ長に相当す
るアクセス単位に分割し、該単位データ長毎に、上記主
記憶装置に対して、該アクセス要求を発信して１．該ブ
ロックアクセス内の発信順序を任意に制御する計算機シ
ステムにおいて、主記憶装置から送られてきたランダム
なアクセスデータのアクセス装置への転送制御方式にお
いて、主記憶制御装置内に、各アクセス装置ごとに、主
記憶装置から送られてくる上記単位データのブロックア
クセス内の順序を整える順序整列回路と、該主記憶装置
から送られてくる上記単位データをブロックアクセスの
大きさだけ一時的に保持する複数個のバッファとを設け
、上記複数個のバッファに、上記順序整列回路で整列さ
れたブロックアクセスの全ての単位データがセットされ
たことを認識することによって、各アクセス装置にアク
セスデータを転送するようにしたものであるので、主記
憶制御装置におけるアクセス装置に対するアクセスデー
タ転送制御回路（バッファ制御回路）において、主記憶
装置から送られてくる単位データの順序関係を意識する
必要がな（、該データ転送制御回路が簡単に構成できる
と云う効果がある。
データ転送制御方式は、１つ乃至複数個の主記憶装置を
有し、該主記憶装置に論理的に接続される１つ乃至複数
個のアクセス装置からのアクセス要求の該主記憶装置に
対する発信の可否を制御する主記憶制御装置を有し、上
記アクセス装置からの主記憶装置に対するアクセス要求
は、単位データ長、乃至該単位データ長の複数倍に対応
する大きさにて発信（ブロックアクセス）し、該アクセ
ス装置から主記憶制御装置に対する上記ブロックアクセ
スを、該主記憶制御装置で、上記単位データ長に相当す
るアクセス単位に分割し、該単位データ長毎に、上記主
記憶装置に対して、該アクセス要求を発信して１．該ブ
ロックアクセス内の発信順序を任意に制御する計算機シ
ステムにおいて、主記憶装置から送られてきたランダム
なアクセスデータのアクセス装置への転送制御方式にお
いて、主記憶制御装置内に、各アクセス装置ごとに、主
記憶装置から送られてくる上記単位データのブロックア
クセス内の順序を整える順序整列回路と、該主記憶装置
から送られてくる上記単位データをブロックアクセスの
大きさだけ一時的に保持する複数個のバッファとを設け
、上記複数個のバッファに、上記順序整列回路で整列さ
れたブロックアクセスの全ての単位データがセットされ
たことを認識することによって、各アクセス装置にアク
セスデータを転送するようにしたものであるので、主記
憶制御装置におけるアクセス装置に対するアクセスデー
タ転送制御回路（バッファ制御回路）において、主記憶
装置から送られてくる単位データの順序関係を意識する
必要がな（、該データ転送制御回路が簡単に構成できる
と云う効果がある。
第１図は本発明の主記憶アクセスデータ転送制御方式の
原理構成図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は順序整列回路でのデータセットの例を示した図
。 第４図は本発明のバッファ制御回路の構成例を示した図
。 第５図は従来の主記憶アクセスデータ転送制御方式を説
明する図。 である。 図面において、 １は主記憶、又は主記憶装置。 ２は主記憶制御装置。 ２１は順序整列回路、又はアライン回路。 ２１ａ〜はデコーダ（ＤＥＣ） 。 ２２はバッファ（Ａ ＲＥＧＯ〜３．Ｂ ＲＥＧＯ〜３
）。 ２２ａはセレクタ（ＳＥＬ）、 ２２ｂは論理和回路
（ＯＲ） 。 ２３はバッファ制御回路。 ２３０〜２３３はラッチ、 ２’３０ａ〜２３３ａは
ゲート回路。 ２３４は論理積回路、２３６はシフトラッチ。 ２３７は論理和回路。 ２４はパリティチエツク回路。 ＤＯＷ Ｏ〜３はデータ出力通知信号。 ５ＨＩＦＴ ＭＯＤＢはシフトモード信号。 をそれぞれ示す。
原理構成図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は順序整列回路でのデータセットの例を示した図
。 第４図は本発明のバッファ制御回路の構成例を示した図
。 第５図は従来の主記憶アクセスデータ転送制御方式を説
明する図。 である。 図面において、 １は主記憶、又は主記憶装置。 ２は主記憶制御装置。 ２１は順序整列回路、又はアライン回路。 ２１ａ〜はデコーダ（ＤＥＣ） 。 ２２はバッファ（Ａ ＲＥＧＯ〜３．Ｂ ＲＥＧＯ〜３
）。 ２２ａはセレクタ（ＳＥＬ）、 ２２ｂは論理和回路
（ＯＲ） 。 ２３はバッファ制御回路。 ２３０〜２３３はラッチ、 ２’３０ａ〜２３３ａは
ゲート回路。 ２３４は論理積回路、２３６はシフトラッチ。 ２３７は論理和回路。 ２４はパリティチエツク回路。 ＤＯＷ Ｏ〜３はデータ出力通知信号。 ５ＨＩＦＴ ＭＯＤＢはシフトモード信号。 をそれぞれ示す。
Claims (3)
- （１）１つ乃至複数個の主記憶装置（１）を有し、該主
記憶装置（１）に論理的に接続される１つ乃至複数個の
アクセス装置からのアクセス要求の該主記憶装置に対す
る発信の可否を制御する主記憶制御装置（２）を有する
計算機システムであって、上記アクセス装置からの主記
憶装置（１）に対するアクセス要求は、単位データ長、
乃至該単位データ長の複数倍に対応する大きさにて発信
（ブロックアクセス）し、 該アクセス装置から主記憶制御装置（２）に対する上記
ブロックアクセスを、該主記憶制御装置（２）で、上記
単位データ長に相当するアクセス単位に分割し、該単位
データ長毎に、上記主記憶装置（１）に対して、該アク
セス要求を発信して、該ブロックアクセス内の発信順序
を任意に制御する計算機システムにおいて、 該主記憶制御装置（２）内に、各アクセス装置ごとに、
主記憶装置（１）から送られてくる上記単位データのブ
ロックアクセス内の順序を整える順序整列回路（２１）
と、 該主記憶装置（１）から送られてくる上記単位データを
ブロックアクセスの大きさだけ一時的に保持する複数個
のバッファ（２２）とを設け、上記複数個のバッファ（
２２）に、上記順序整列回路（２１）で整列されたブロ
ックアクセスの全ての単位データがセットされたことを
認識することによって、各アクセス装置にアクセスデー
タを転送することを特徴とする主記憶アクセスデータ転
送制御方式。 - （２）上記複数個のバッファ（２２）は、該バッファ（
２２）にセットされた単位データをシフトする機構（［
１］）と、上記順序整列回路（２１）で整列された単位
データを独立にパラレルセットする機構（［２］）とを
備え、 上記複数個のバッファ（２２）にブロックアクセスの全
ての単位データがセットされたことを認識したとき、上
記シフト機構（［１］）を有効にし、各アクセス装置に
アクセスデータを、予め、決められた順序によって転送
し、該データの転送が終了したことを認識したとき、上
記シフト機構（［１］）を、上記パラレルセット機構（
［２］）に遷移するように制御することを特徴とする特
許請求の範囲第１項に記載の主記憶アクセスデータ転送
制御方式。 - （３）上記バッファ（２２）には、上記単位データに対
するエラー検出回路（２４）を備え、 該エラー検出回路（２４）において、エラーが検出され
ると、該ブロックアクセスの終了時において、上記シフ
ト機構（［１］）によって上記複数個のバッファ（２２
）に保持されているブロックアクセスデータを検索して
、該エラーの生起した単位データを認識するように制御
することを特徴とする特許請求の範囲第１項に記載の主
記憶アクセスデータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP400588A JPH01180663A (ja) | 1988-01-12 | 1988-01-12 | 主記憶アクセスデータ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP400588A JPH01180663A (ja) | 1988-01-12 | 1988-01-12 | 主記憶アクセスデータ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180663A true JPH01180663A (ja) | 1989-07-18 |
Family
ID=11572870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP400588A Pending JPH01180663A (ja) | 1988-01-12 | 1988-01-12 | 主記憶アクセスデータ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180663A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076084A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | フルパイプライン共起メモリ制御器 |
| US11797462B2 (en) | 2021-09-22 | 2023-10-24 | Fujitsu Limited | Arithmetic processing device and memory access method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113164A (en) * | 1980-12-31 | 1982-07-14 | Fujitsu Ltd | Information processor |
| JPS57176465A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Main storage control system |
| JPS6269336A (ja) * | 1985-09-20 | 1987-03-30 | Nec Corp | 読出しデ−タの転送方式 |
-
1988
- 1988-01-12 JP JP400588A patent/JPH01180663A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113164A (en) * | 1980-12-31 | 1982-07-14 | Fujitsu Ltd | Information processor |
| JPS57176465A (en) * | 1981-04-24 | 1982-10-29 | Hitachi Ltd | Main storage control system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US11797462B2 (en) | 2021-09-22 | 2023-10-24 | Fujitsu Limited | Arithmetic processing device and memory access method |
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