JPH076084A - フルパイプライン共起メモリ制御器 - Google Patents

フルパイプライン共起メモリ制御器

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JPH076084A
JPH076084A JP6075302A JP7530294A JPH076084A JP H076084 A JPH076084 A JP H076084A JP 6075302 A JP6075302 A JP 6075302A JP 7530294 A JP7530294 A JP 7530294A JP H076084 A JPH076084 A JP H076084A
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Abstract

(57)【要約】 （修正有） 【目的】複数のサイクルを同時に駆動する。 【構成】メモリ制御器の各ステートマシーンがその機能
を完了すると、その次のスタートのために待機し、又は
進行指示をする。サイクルの前半部分を分担するステー
トマシーンは、サイクルの後半部分を分担するステート
マシーンがタスクを完了する前に、次サイクルでタスク
を始める。メモリ制御器は、各々がその関連したバスと
構成要素のある相互作用を分担し、フロントエンドブロ
ック、メモリブロック及びホストブロックとして論理上
組織される。メモリ制御器は、異なった速度のメモリデ
バイスを個々の基準で用い、各メモリデバイスがその仕
様速度で操作される。メモリ速度は、メモリの各ブロッ
ク毎に記憶され、メモリサイクルが発生している時に、
ステートマシーンに呼び出して、メモリデバイスのタイ
ミングの変更を達成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータと共に使
われるメモリ制御器、特にアドレスをパイプライン化し
たプロセッサと共に動作し、多重同時発生（共起）サイ
クルを許容するメモリ制御器に関する。
【０００２】
【従来の技術】マイクロプロセッサ基準のコンピュータ
システムは、性能がものすごい比率で増加している。こ
の増加の殆どは、マイクロプロセッサ自身の改良に基づ
いている。例えば、クロック速度は、メインフレームに
よってのみ既に使用された値に到達している。しかしな
がら、汎用のメモリ装置（デバイス）の性能は、同じ割
合で増加していない。実際、ダイナミックランダム・ア
クセスメモリ（ＤＲＡＭ）は、性能が最近停滞して、努
力の大部分がメモリ容量の増加に集中している。それ
で、主メモリはボトルネックとなっている。
【０００３】非常に高速で高価なスタチックＲＡＭの少
量がデータのコピーを記憶するのに用いられるキャッシ
ュメモリシステムは、この問題を幾分軽減するが、設計
が非常に複雑で高価である。更に、貧弱なメモリ性能
は、主メモリにアクセスしなければならない時に帰って
くる。そこで、主メモリシステムの性能を改良する必要
性がまだある。
【０００４】ページモードメモリ装置は、メモリシステ
ム効率を増加させる１つの方法を提供する。もし、同じ
ページとして参照されて、同じローアドレスで連続して
アクセスされたならば、カラムアドレスのみが供給され
なければならない。これは、ページヒットとして参照さ
れるケース毎にサイクル時間を劇的に減少できる。これ
は、手短なゲインで、それ自身によってかなり容易にな
されるが、いっそうの性能が常に要望される。
【０００５】多くのプロセッサにおいては、各サイクル
のデータ部分の前にアドレスが供給される。これは、パ
イプラインとして参照され、メモリシステムの性能増加
を許容する。全部のアドレスデコードは、部分的に並列
動作が発生するように、データ部分が始まる前に始める
ことができる。
【０００６】
【発明が解決しようとする課題】殆どの場合において、
この重複は、関連したシステムがかなりの複雑さを扱え
ないので、幾分最小、１或いは２クロックサイクルであ
る。例えば、メモリ制御器は、イベントを制御し、プロ
セッサクロックのエッジで遷移（進展）する主要ステー
トマシーンに基づいた同期制御器として適宜確立され
る。マイクロプロセッサ及びコンピュータシステムの複
雑さが増加すると、従来のメモリ制御器の仕様が非常に
制限されたものとなる。あらゆる可能なケースを扱う主
要ステートマシーンを確立することは非常に困難であ
る。圧倒的でないならば複雑さが威圧している。この結
果、数々の潜在的性能の改良が制限されなければならな
い。通常、これは、どのパイプラインも制限され、極僅
かな並列動作があることを意味する。幾つかの仕様は後
書き込み動作を許容するが、これは、他の方法において
更に複雑さを増加させる。この結果、幾つかの他の特徴
が犠牲になり、潜在的利得がなくなる。
【０００７】勿論、メモリシステム性能はコスト及び速
度間に兼ね合い（トレードオフ）がある。８０ナノ秒の
ＤＲＡＭが適宜使用されたが、僅かに高いコストで６０
ナノ秒のＤＲＡＭが利用可能である。従来のメモリ制御
器は、使用者が速度対コストの兼ね合いを許容できる異
なった速度のＤＲＡＭを使用できるが、まぜこぜ速度の
システムはどんな利益も生まない。メモリ制御器は、異
なった得度のＤＲＡＭを使用できるが、システムには１
つのみの実動作速度が許容される。それで、メモリ制御
器は、取り付けられたＤＲＡＭの最も遅い速度で動作す
る。これは、標準メモリ領域のような高速メモリ領域を
使用者に持たせず、メモリ制御器によって制御される主
システムメモリにおける拡張メモリ配置のような低速メ
モリ領域を持たせることを許容しない。この制限がメモ
リ制御器の複雑さの故に再度発生する。
【０００８】それで、達成され得るメモリシステム効率
利得があるが、従来の設計限界は実際的でなく、潜在的
のみにさせる。それゆえに、プロセッサアドレスのパイ
プラインを最大限に使い、ケースの最大数に同時に多数
のサイクルを実行でき、異なる速度のメモリ装置を効果
的に使うことができメモリ制御器を持つことははっきり
望ましい。
【０００９】本発明によるメモリ制御器は、いかなるプ
ロセッサパイプラインも最大限に使用し、コンピュータ
システムで５つまでの大きいサイクル数を同時に動作さ
せることを許容する。これはメモリシステムの性能にお
ける著しい改良を許容する。
【００１０】この改善が得られた第一の方法は、大規模
の複雑なマスタステートマシーンから複数の単純な相互
依存のステートマシーンにメモリ制御機能を移行させこ
とによって得られている。基本的に各ステートマシーン
は全部の操作の１つの小部分通常特定機能を分担する。
各ステートマシーンがその機能を完了した点に到達した
時には、そのタスクを今実行できることを関連のステー
トマシーンに配達して、その次のスタート或いは進行指
示のために待機状態に進む。第２のステートマシーン
は、同様の形態で動作する。これは、完全なサイクルが
実行されるまで、繰り返される。アドレス及び命令デコ
ードのようなサイクルの早期（前半）部分を分担するス
テートマシーンを除いて、サイクルの最後（後半）部分
を分担するステートマシーンがそれらのタスクを完了す
る前に次サイクルでそれらのタスクを開始する。それ
で、よりゆるい関係は、進展に他の信号が必要になる点
に到達するまで、各ステートマシーンが各サイクルで可
能な限り進展することを許容する。それゆえにこの相互
依存の特質は、パイプライン状態の非常に有効な取り扱
いを許容する。
【００１１】メモリ制御器は、さらに論理上従来のケー
スから再編成される。システムメモリは、中間即ちホス
トバスに配置されないが、プロセッサバスに直接配置さ
れる。ホストバスはプロセッサバスにも配置される。そ
れで、３つのバスは、３ポイント接続を形成する。デー
タバッファはこの３ポイント接続に位置して、同時にそ
の３バスでデータを扱うことができる。従って、潜在的
データルートの数は、全プロセッサ・メモリ操作がプロ
セッサ・ホストバス操作を邪魔しながら、ホストバスの
使用を必要とする従来のケースに亙って増やされる。２
つの分離通路を通れるデータによって、共起の機会が増
加する。
【００１２】このメモリ制御器は、論理上３つのメイン
ブロックを組織し、１つがプロセッサバスに接続されて
相互作用を分担するフロントエンドと呼ばれる。メモリ
ブロックは、実メモリ装置と共に相互作用を扱うために
形成されて、サイクル開始と完了を指示するために、フ
ロントエンドブロックと通信する。同様に、ホストブロ
ックはホストバス相互作用を扱うために形成されて、フ
ロントエンドブロックに起動イベントを通信する。
【００１３】フロントエンドブロックは、サイクルをデ
コードして、それがメモリ或はホストバスへ行くかどう
かを決めて、適当なブロックを初期化する。その後、フ
ロントエンドブロックは、パイプラインが容易に扱われ
るように、次サイクルに取り組むことが自由である。も
し、次サイクルがメモリ或いはホストバスの他のために
意図されるならば、そのブロックは活発化することがで
き、それがその操作を始める。今フルな共起が展開され
る。フロントエンドブロックは、１つがプロセッサによ
って形成されたと仮定して、まだ他のサイクルをデコー
ドするために自由である。それで、いっそう多くのパイ
プラインも展開することができる。好ましい実施例にお
いて、ＥＩＳＡバスはホストバスから展開される。書込
操作がホストバスからＥＩＳＡバスに知らせられると、
ＥＩＳＡ意図の書込操作が挿入されるならば、いっそう
多くの共起も得ることができることは明白である。
【００１４】
【課題を解決するための手段】複数のステートマシーン
としてのメモリ制御器の配列は、この共起を簡単にす
る。可能性が個別よりむしろグループとして扱われる
と、全体でより少数のステートしか必要とされない。そ
れで、メモリ制御器の全部の複雑さが処理しやすいサイ
ズに大いに減少させられ、まだパイプラインと共起が得
られ最大にされる。
【００１５】更に、複数のステートマシーンによって形
成された柔軟性も、メモリ制御器が６０ns及び８０nsの
ような異なった速度のメモリデバイスを個々の基準で用
いることを許容し、メモリ制御器がメモリシステムの最
も遅い速度でなく、各メモリデバイスのフル仕様速度で
実行（動作）させる。メモリ速度はメモリの１２８キロ
バイトの各ブロック毎に記憶される。この記憶された値
は、その後、メモリサイクルが発生している時に、ステ
ートマシーンを再呼び出しするために使用されて、それ
でメモリデバイスのタイミング変更を達成する。この値
が各１２８キロバイトブロック毎に利用できるので、各
メモリデバイスはその能力一杯の速度で動作することが
できる。
【００１６】それ故に、本発明によるメモリ制御器は、
プロセッサによって提供されたいかなるアドレスパイプ
ラインも最大限に使用し、異なる速度のメモリデバイス
毎にその動作を同時（共起）に動的に調整する多数のサ
イクルで動作させている。これは、全ての可能な稼働状
態下の信頼できる操作がいっそう容易に決定できるよう
に、極端な複雑さなしで行われている。
【００１７】
【実施例】本発明のより良い理解は、好ましい実施例の
以下の詳細な記述が添付図面と共に熟慮される時に得ら
れることができる。
【００１８】今図１を参照すると、好ましい実施例に従
ったコンピュータシステムＣが示される。プロセッサ基
板Ｐは、プロセッサ、キャッシュメモリ及び主メモリ及
び協働設備及び好ましくはカード縁のコネクタ１００を
含む。このコネクタ１００を受信するためには、システ
ム基板Ｓは、好ましくはカード縁を収容するソケットの
コネクタ１０２を含む。このシステム基板Ｓは、共通の
システム素子及び交換できる回路基板用のスロット或は
コネクタを含む。システム基板Ｓは、追加のコネクタ１
０４をも含む。このコネクタ１０４は、Ｉ／Ｏ基板Ｉ上
のコネクタ１０６に差し込まれる。好ましくは、Ｉ／Ｏ
基板Ｉがフロッピー及びハードディスク・ドライブ制御
ユニット、音声システム及び並列及びシリアル・ポート
のようなコンピュータＣのＩ／Ｏ関連部品を含む。追加
的に、Ｉ／Ｏ基板Ｉには、実時間クロック及びＣＭＯＳ
メモリがある。プロセッサ基板Ｐ、システム基板Ｓ及び
Ｉ／Ｏ基板Ｉの各々は詳細に後述する。
【００１９】これは、コンピュータシステムＣの例及び
好ましい実施例であることが注目され、単一システム基
板或いはマザーボードが普通に載せられる全部品を持つ
数々の他の実施例が容易に開発できることが理解され
る。
【００２０】今図２を参照して、システム基板Ｓのブロ
ック図が示される。２つの主なバス、即ちホストバスＨ
及びＥＩＳＡバスＥはシステム基板Ｓの論理的バックボ
ーンを形成する。ホストバスＨは、３つの構成要素、ホ
ストデータ即ちＨＤバス、ＨＡ即ちホストアドレス・バ
ス及びＨＣ即ちホスト制御バスを持っている。好ましく
は、ＨＤバスが３２ビット幅であり、ＨＡバスが３２ビ
ットアドレス空間用に形成される。好ましくは、ホスト
バスＨが８０３８６のようなパイプライン能力を含む８
０４８６プロトコルに従って実質的に操作される。ＥＩ
ＳＡバスＥは、４つの主な構成要素、ＳＡ及びＬＡ即ち
システム及び初期のアドレス・バス、ＳＤ即ちシステム
データ・バス及びＳＣ即ちシステム制御バスを持ってい
る。このＥＩＳＡバスＥには、複数のＥＩＳＡスロット
１０８が接続している。インテル８２３５８のようなＥ
ＩＳＡバス制御器１１０は、ホストバスＨサイクル及び
ＥＩＳＡバスＥサイクルの間で変換する必要な性能を提
供し、ＨＡ及びＨＣバスとＳＣバスとの間に接続され
る。このＥＩＳＡバス制御器１１０は、ホストバスＨ及
びＥＩＳＡバスＥの間で必要なデータ転送機能が形成
し、ＥＩＳＡシステムへのデータ結合及び切り離し要求
を形成するインテル製の８２３５２のようなデータＥＢ
Ｂ即ちＥＩＳＡバスバッファ１１２を制御するために接
続される。同様にＥＩＳＡバス制御器１１０は、アドレ
スＥＩＳＡバスバッファ即ちＥＢＢ１１４のために制御
機能を形成する。このアドレスＥＢＢ１１４は、ＥＩＳ
ＡバスＥ及びホストバスＨ間で転送能力を形成し、更
に、ＨＡバス信号をラッチして、適切ならＳＡバス信号
を形成する。
【００２１】このコンピュータＣは、ＥＩＳＡバスＥの
（アービトレーション）仲介と同様に、割込システム、
ＤＭＡ制御器及び多くのタイマーのようなある基本的構
成要素を含む。これらの構成要素は、全てＨＡ、ＨＣ及
びＳＣバスに接続されるＥＩＳＡシステム周辺装置１１
６に含まれる。システムグルーチップ１１８として参照
されるチップは、ＥＩＳＡバスＥおよびＸＤ即ちＸデー
タ・バスとして参照されたバスに接続され、コンピュー
タシステムＣで必要な多数の雑多な機能を実行する。
【００２２】最後に、ＸバスＸとして参照される第３バ
スは、コネクタ１０４に供給される。このＸバスＸは、
アドレスＸＡ、データＸＤ及び制御ＳＣ部分を持ってい
る。ＸＡラインはバッファ１２０の手段によってＳＡバ
スから展開され、一方ＸＤバスがバッファ或いはトラン
シーバ１２２の手段によってＳＤバスから形成される。
好ましくは、ＸＤバスは１６ビット幅であり、ＸＡバス
がＳＡバスと同じビット幅である。ホストバスＨ及びＸ
Ｄバスはプロセッサ基板Ｐとの接続のためにコネクタ１
０２に供給される。更に、ＸＤバスがＥＩＳＡシステム
周辺装置１１６に接続している。
【００２３】今図３を参照すると、Ｉ／Ｏ基板Ｉが詳細
に示される。このＩ／Ｏ基板ＩのバックボーンはＸバス
Ｘである。このＸバスＸには、コンピュータシステムＣ
の基本操作手順を含むＲＯＭ即ち読出専用メモリ１２４
が接続されている。このＲＯＭ１２４は、基本操作手順
を容易に変更できるようにフラッシュ型ＥＰＲＯＭが好
ましい。実時間クロック（ＲＴＣ）／ＣＭＯＳユニット
１２６がＸバスＸに接続されて、実時間クロック機能及
び長期間メモリ能力を形成している。フロッピ・ディス
ク制御器１２８はＸバスＸに接続されて、フロッピ・デ
ィスクユニット１３０からのデータを受信する。代表的
に８０４２デバイスのキーボード制御器１３２がＸバス
Ｘに接続されて、キーボード１３４及びマウス即ち指針
デバイス１３６のデータを受信する。多重周辺チップ１
３８はＸバスＸに接続されて、ハードディスク装置１４
０、並列ポート１４２及び２つのシリアル・ポート１４
４及び１４６にインターフェイスを形成する。最後に、
音声システム１４８は、音声システムに接続しているス
ピーカ１５０と共に音声の機能を形成するために、Ｘバ
スｘに接続している。他の構成要素は、所望ならばＩ／
Ｏ基板Ｉで形成できる。好ましくは、好ましいコンピュ
ータシステムＣ内のグラフィックスシステムは、ＥＩＳ
Ａスロット１０８に配置される着脱自在のアドインカー
ド上で形成され、Ｉ／Ｏ基板Ｉに必然的に置かれていな
い。
【００２４】今図４を参照して、プロセッサ基板Ｐは詳
細に示される。このプロセッサ基板Ｐ上の第一の構成要
素は、プロセッサ即ちＣＰＵ１５２で、好ましい実施例
でインテル社からの８０４８６後の次世代設計のＰ５即
ちペンティアム・マイクロプロセッサである。好ましい
実施例では６６ＭＨｚバージョンが利用される。８０３
８６及び８０４８６の操作及びインタフェースは、読者
に馴染みがあると仮定する。このＰ５は、スーパースカ
ラ（Superscalar）アーキテクチャ及び内蔵の分離型コ
ード及びデータキャッシュを持つ非常に高性能マイクロ
プロセッサである。データ・バスは６４ビット幅で、８
パリティビットが形成される。データキャッシュは、６
４バイトライン幅を持つライトバック設計である。Ｐ５
の多くの信号は、８０３８６及び８０４８６と類似した
機能を持ち、変更或いは新規な機能を持つ信号のみがこ
こに詳細に説明される。その１つの信号は、サイクルが
プロセッサ１５２によってキャッシュできるか否かを指
示するために使用されるＣＡＣＨＥである。このキャッ
シュ性を指示するに使用される追加の信号は、メモリの
選択されたページのキャッシュ化を無効化するために使
われたＰＣＤ即ちページキャッシュデセーブル信号であ
る。もし、ＣＡＣＨＥ信号があり、ＰＣＤ信号が読出或
は書込サイクル中にアサートされなかったならば、それ
らは、いわゆるキャッシュラインフル或はライトバック
のバーストサイクルである。更に、Ｐ５は、ＰＢＲＤＹ
＊即ちプロセッサバースト用意入力のみを持ち、ＰＲＤ
Ｙ＊即ち単一サイクル用意入力を持たず、このＰＢＲＤ
Ｙ＊入力がプロセッサ１５２への全準備完了（用意）指
示のために使われる。Ｐ５は、アドレスパイプラインを
許容するＰＮＡ＊即ち次アドレス入力を含む。Ｐ５の１
つの追加の特徴は、システム管理モード即ちＳＭＭであ
る。これはインテル８０３８６ＳＬ及び８０４８６ＳＬ
プロセッサのそれに類似している。ＳＭＩピンはＳＭモ
ードに入るために使用され、ＳＭＩＡＣＴ＊として参照
される信号がＳＭモードでの操作を示すために形成され
る。
【００２５】３つのバスは、Ｐ５のＣＰＵ１５２、ＰＤ
即ちプロセッサーデータ・バス、ＰＡ即ちプロセッサー
アドレス・バス及びＰＣ即ちプロセッサー制御バスに接
続している。これらＰＤ及びＰＡバスには、メモリ制御
器１５６から制御信号を受信するレベル２（Ｌ２）外部
キャッシュ１５４が接続している。好ましい実施例で
は、メモリ制御器１５６は、メモリ制御器機能を含ん
で、追加的にＬ２キャッシュ１５４を操作するために必
要なキャッシュ制御能力を含む単一ＡＳＩＣである。
【００２６】ＰＤバスには、２つの新規バス、ＨＤ即ち
ホストデータ・バス及びＭＤ即ちメモリデータ・バスを
展開するデータバッファ１５８が接続される。ＨＤバス
は、システム基板Ｓへの接続のためにコネクタ１００に
接続している。データバッファ１５８は、メモリ制御器
１５６によって制御される。トランシーバ／ラッチユニ
ット１６０は、ＰＡバス及びＨＡバスの間で接続され
て、Ｐ５のＣＰＵ１５２及びホストバスＨ間のアドレス
のラッチ及び転送能力を形成する。このトランシーバ／
ラッチ１６０は、メモリ制御器１５６によって制御され
て、プロセッサバスからホストバスＨにサイクルの配達
を許容する。
【００２７】プロセッサ・ユーティリティ・チップ１６
２は、ＣＰＵ１５２との使用に必要なユーティリティ操
作を形成する。このプロセッサ・ユーティリティ・チッ
プ１６２はＸＤバス及びＨＣバスに接続されて、メモリ
制御器１５６によって制御される。好ましくは、プロセ
ッサ・ユーティリティ・チップ１６２の出力は、Ｐ５Ｃ
ＰＵ１５２の制御機能を形成するために、ＰＣバスに供
給される。
【００２８】勿論、メモリ制御器１５６は、ＤＤＦ即ち
データ目標設備１６４として参照されたユニットに接続
されている。このＤＤＦ１６４は、メモリのモジュール
化、アドレスの変換及びメモリ区分即ちページ共有記憶
を形成する。ＤＤＦ１６４は、特定のメモリバンクがイ
ネーブルかを指示するメモリ能力を形成し、１２８キロ
バイトの境界毎にアドレスの変換を形成し、それがプロ
セッサ基板Ｐ上の主メモリ或は外部に位置するか、書込
保護されたか、高速か、或はキャッシュ化できるかどう
か、またその部分がライトバックキャッシュで利用でき
るかどうかのような、各１２８キロバイトブロックの特
徴の指示を形成する。このＤＤＦ１６４の操作は、１９
８９年１１月３日に出願された米国特許出願番号０７／
４３１，６６６及び１９９１年５月８日に出願公開され
た欧州特許出願公開０４２６３８６でより完全に説明さ
れ、両方をここに参照する。ＤＤＦ１６４の出力は、一
連の、特定のメモリモジュールをイネーブルするＲＡＳ
ＥＮ即ちＲＡＳイネーブル信号、１２８キロバイト上の
アドレスビットを指示するある変換アドレス、及びＨＮ
ＣＡ、ＨＣＷ、ＨＷＰ、ＰＬＯＣＭＥＭ＊及びＳＰＤ６
Ｏのようなページ特徴ビットである。
【００２９】プロセッサー基板Ｐのメモリ部分には、４
つの同一モジュールが形成され、各モジュールがアドレ
ス／制御バッファ１６６、個々のＳＩＭＭユニット１６
８を収容する１つのソケット及び基本メモリ１７０を含
んでいる。アドレス／制御バッファ１６６は、ＰＡバ
ス、ＤＤＦ１６４のアドレス及びイネーブル出力、及び
メモリ制御器１５６からの制御信号を受信する。このア
ドレス／制御バッファ１６６の出力は、ＳＩＭＭ１６８
或は基本メモリデバイス１７０に供給されるアドレス及
びＲＡＳ＊、ＣＡＳ＊及びＷＥ＊信号である。これらの
信号は、ＳＩＭＭ１６８と基本メモリデバイス１７０の
各々に供給される。更に、各ＳＩＭＭ１６８或は基本メ
モリデバイス１７０はメモリデータ・バスＭＤに接続し
ている。示されるように４つの同様なモジュールがあ
る。プロセッサ基板Ｐの他のコンフィギュレーション
（構成）が展開できるが、後述する詳細によって変形例
が当該技術者によって明らかである。
【００３０】今図５を参照すると、メモリ制御器１５６
で利用或は供給される種々の制御信号が関連したバス或
はブロックとの適当な接続と共に示される。図５はコン
ピュータシステムＣの残りの構成要素へのメモリ制御器
１５６の接続の概観に有用である。
【００３１】今図６を参照して、アドレス／制御バッフ
ァ１６６のブロック図が示される。ＭＳＥＬＣＡ＊即ち
メモリ選択カラムアドレス信号がＤ型フリップフロップ
２００に供給される。このフリップフロップ２００のク
ロックには、プロセッサ１５２のクロックとして使われ
た６６ＭＨｚ信号が好ましいＰＣＬＫ信号が供給され
る。フリップフロップ２００の非反転出力が１２ビット
幅の２：１マルチプレクサ２０２の選択入力に供給され
る。ＭＡＬＥ即ちメモリアドレス・ラッチイネーブル信
号は、ＰＣＬＫ信号でクロックされるＤ型フリップフロ
ップ２０４のＤ入力に供給される。このフリップフロッ
プ２０４の非反転出力がＳＭＡＬＥ信号であって、２１
ビット幅のラッチ２０６のイネーブル入力に供給され
る。ラッチ２０６のＤ入力は、ＰＡバスからのＰＡ＜１
６．．４＞信号及びＤＤＦ１６４からのＴＡ＜２５．．
１７＞変換されたアドレス信号を受信する。信号ＰＡ＜
１６．．１３＞及びＴＡ＜２４、２２．．１７＞を受信
するラッチ２０６の一部の非反転出力がマルチプレクサ
２０２の１つの入力に供給される。信号ＰＡ＜１２．．
５＞及びＴＡ＜２５，２３＞を受信するラッチ２０６の
他の部分の非反転出力は、マルチプレクサ２０２のゼロ
入力に対する入力として供給される。ＰＡ＜４＞信号を
受信するラッチ２０６部分の非反転出力がバースト論理
ブロック２１０のアドレス入力に供給される。このバー
スト論理ブロック２１０は、プロセッサ１５２のバース
ト操作即ちキャッシュラインフル及びライトバック操作
期間中にメモリに印加されるアドレスをインクリメント
し、効果的に転化するために用いられる。勿論、バース
ト論理２１０は、アドレス及び活性時に同アドレスをイ
ンクリメントするＭＡＤＲＩＮＣ＊信号をロードする時
を示すＭＡＬＥ信号を受信する。さらにＰＣＬＫ信号は
バースト論理２１０に供給されて、実クロック操作を実
行する。バースト論理２１０の出力は、カラムアドレス
の最少の重要ビットであって、マルチプレクサ２０２の
ゼロ入力に供給される。マルチプレクサ２０２の出力
は、１２ビット幅のＤ型フリップフロップ２１２のＤ入
力に供給される。これらフリップフロップ２１２は、Ｐ
ＣＬＫ信号でクロックされ、Ｑ即ち非反転出力がＭＡ＜
１１．．０＞信号である。
【００３２】ＲＥＦＲＥＳＨ＊信号は、イネーブル入力
がＳＭＡＬＥ信号を受信するラッチ２１４のＤ入力に供
給される。ラッチ２１４の出力がＲＡＳデコード論理ブ
ロック２１６への一入力として供給される。どのメモリ
バンク、基本メモリ１７０或はＳＩＭＭ１６８が活発化
かどうかを示すＤＤＦ１６４からのＲＡＳＥＮ＜１．．
０＞信号は、２ビットラッチ２１８のＤ入力に供給され
る。ラッチ２１８へのイネーブル入力はＳＭＡＬＥ信号
である。ラッチ２１８の出力は、ＲＡＳデコードロジッ
ク２１６に他の入力として供給される。ＲＡＳデコード
ロジック２１６の他の入力が後述するＬＭＲＡＳ＊信号
である。ＲＡＳデコードロジック２１６の出力は、適当
なＲＡＳが選択され、或いはＲＥＦＲＥＳＨ操作のケー
スにおいて全ローアドレスが供給される必要があること
を指示するために活性となる４ビット信号である。ＲＡ
Ｓデコードロジック２１６の出力は、Ｄ型フリップフロ
ップ２２２の非反転出力によって供給されるＬＭＲＡＳ
＊信号をイネーブル入力が受信する４ビットラッチ２２
０に供給される。ＭＲＡＳ＊信号は、ＰＣＬＫ信号によ
ってクロックされたフリップフロップ２２２のＤ入力に
供給される。この場合、マスタＲＡＳ即ちＭＲＡＳ＊信
号は、デコードされたＲＡＳ信号をイネーブルするため
に使用される。第１組のデコードされたＲＡＳ信号に関
するラッチ２２０の２つの非反転出力が２つのＯＲゲー
ト２２４の１つの入力に供給され、第２組のデコードさ
れたＲＡＳ信号に関するラッチ２２０の他の２つの非反
転出力は、２つのＯＲゲート２２６の１つの入力に供給
される。ＯＲゲート２２４及び２２６への第２入力がＬ
ＭＲＡＳ＊信号によって供給される。ＯＲゲート２２４
の出力は、ＰＣＬＫ信号によってクロックされ、その出
力がＲＡＳＡ＊＜１．．０＞信号である２ビットＤ型フ
リップフロップ２２８のＤ入力に供給される。ＯＲゲー
ト２２６の出力は、ＰＣＬＫ信号によってクロックさ
れ、出力がＲＡＳＢ＊＜１．．０＞信号である２ビット
Ｄ型フリップフロップ２３０のＤ入力に供給される。Ｒ
ＡＳＡ＊＜１．．０＞に対するＲＡＳＥＮ＜１．．０＞
信号及びＲＡＳＢ＊＜１．．０＞信号のデコードは以下
に示し、メモリバンク０及び１が基本メモリ１７０に対
応し、メモリバンク２及び３がＳＩＭＭ１６８に対応し
ている。 RASEN<1..O> RASA*<1> RASA*<0> RASB*<1> RASB*<0> バンク １１ １ ０ １ １ ０ １０ ０ １ １ １ １ ０１ １ １ １ ０ ２ ００ １ １ ０ １ ３
【００３３】４つのプロセッサバイトイネーブル信号、
即ちＰＢＥ＊＜３．．０＞或いはＰＢＥ＜７．．４＞
は、アドレス／制御バッファ１６６がどれを参照してい
るかに依存して、４ビットラッチ２３２のＤ入力に供給
され、各アドレス／制御バッファ１６６が３２ビットの
メモリを扱っている。ラッチ２３２のためのイネーブル
信号はＳＭＡＬＥ信号である。ラッチ２３２の出力は、
ＣＡＳデコードロジック２３４への４つの入力である。
ＰＡ＜３＞信号は、ＳＭＡＬＥ信号によってイネーブル
されたラッチ２３６のＤ入力に供給される。ラッチ２３
６の出力は、ＣＡＳデコードロジック３４に供給され
る。メモリ制御器１５６からのＭＡＬＬＢＥＳ＊即ちメ
モリ全バイトイネーブル信号は、ＳＭＡＬＥ信号によっ
てイネーブルされたラッチ２３８のＤ入力に供給され
る。ラッチ２３８の出力は、ＣＡＳデコードロジックに
供給される。ＣＡＳデコードロジック２３４は、４つの
出力、即ちアドレス制御バッファ１６６によって供給さ
れるメモリの特定のバイトを活発化することである４ラ
インを持っている。ＰＡ＜３＞信号はメモリシステムの
上位及び下位６４ビットを選択するために用いられ、Ｐ
ＢＥ＊信号が３２ビットの特定のバイトレーン・エンコ
ードに用いられる。好ましい実施例では、メモリが１２
８ビット幅であるが、各アドレス／制御バッファ１６６
が３２ビットを制御し、２つのアドレス／制御バッファ
チップが同じＰＢＥ＊信号を各々受信する。インタリー
ブ問題を解決するためには、入力（図示略）は、特定の
アドレス／制御バッファ１６６が上位或は下位６４ビッ
ト用かどうかを示すために用いられる。この信号は、ア
リアシング問題を防止するために、ＰＡ＜３＞信号と比
較される。ＣＡＳデコードロジック２３４の４つの出力
は、４ビットラッチ２４０のＤ入力に供給される。ラッ
チ２４０へのイネーブル信号は、Ｄ型フリップフロップ
の非反転出力２４２から供給されたＬＭＣＡＳ＊即ちラ
ッチされたマスタＣＡＳ信号である。フリップフロップ
２４２のＤ入力がマスタＣＡＳ即ちＭＣＡＳ＊信号を受
信して、ＰＣＬＫ信号によってクロックされる。ラッチ
２４０の４つの出力は、４つの２入力ＯＲゲート２４４
の入力として及び４つの２入力ＯＲゲート２４６への入
力として供給される。これらＯＲゲート２４４及び２４
６への他の入力は、ＬＭＣＡＳ＊信号によって供給され
る。ＯＲゲート２４４の出力は、ＰＣＬＫ信号によって
クロックされ、非反転出力がＣＡＳＡ＊＜３．．０＞信
号である４ビットＤ型フリップフロップ２４８に供給さ
れる。同様に、ＯＲゲート２４６の４つの出力は、ＰＣ
ＬＫ信号によってクロックされ、非反転出力がＣＡＳＢ
＊＜３．．０＞信号である４ビットＤ型フリップフロッ
プ２５０のＤ入力に供給される。ＣＡＳＢ＊＜３．．０
＞信号がＳＩＭＭ１６８に供給される一方で、ＣＡＳＡ
＊＜３．．Ｏ＞信号は、基本メモリ１７０に供給され
る。
【００３４】ＭＷＥ＊信号は、ＰＣＬＫ信号によってク
ロックされたＤ型フリップフロップ２５２のＤ入力に供
給される。フリップフロップ２５２の非反転出力は、Ｄ
型フリップフロップ２５４及び２５６のＤ入力に供給さ
れる。これらフリップフロップ２５４及び２５６は、Ｐ
ＣＬＫ信号によってクロックされて、基本メモリ１７０
及びＳＩＭＭ１６８に供給されるメモリ書込イネーブル
信号であるＭＷＥＡ＊及びＭＷＥＢ＊信号を各々生成す
る。
【００３５】それで、アドレス／制御バッファ１６６に
ＭＲＡＳ＊、ＭＣＡＳ＊、ＭＡＬＥ、ＭＡＬＬＢＥＳ
＊、ＭＡＤＲＩＮＣ＊、ＷＥ＊及びＭＳＥＬＣＡ＊信号
を供給することによって、メモリ制御器は、インタリー
ブ操作と同様にページモード操作を許容する適当なメモ
リアドレスと関連して、ＲＡＳ、ＣＡＳ及び書込イネー
ブル信号を適当に供給されることができる。
【００３６】図７、８及び９は、データバッファ１５８
の種々の部分の詳細を表わす。今図７を参照して、ＰＤ
バスビット６３〜０及びこれらラインと関連するパリテ
ィビットは、７２ビット幅のバッファ２７０の入力に供
給される。バッファ２７０の出力は、４組の７２ビット
ラッチ２７２、２７４、２７６及び２７８のＤ入力に供
給される。これらの４組のラッチは、ＬＰＤＭＤＥＮ
０、ＬＰＤＭＤＥＮ１、ＬＰＤＭＤＥＮ２及びＬＰＤＭ
ＤＥＮ３信号をイネーブル入力として受信する。４組の
ラッチ２７２−２７８の使用は、書込配達操作で記憶さ
れるを示してプロセッサ１５２からの全バーストを許容
する。ラッチ２７２の出力が３：１の７２ビット幅のマ
ルチプレクサ２８０ののゼロ（第０群）入力へ行く。ラ
ッチ２７６の出力は、マルチプレクサ２８０の１つの入
力へ行く。ラッチ２７４の出力は、第２組の７２ビット
幅３：１マルチプレクサ２８６のゼロ入力へ行く。同様
にラッチ２７８の出力は、マルチプレクサ２８６の１つ
の入力へ行く。．マルチプレクサ２８０及び２８６への
選択入力は、ＬＭＤＳＥＬ＜１．．０＞信号に接続して
いる。マルチプレクサ２８０及び２８６の出力は、１４
４ビット幅のトライステートバッファ２８８の入力に供
給された１４４ビット幅のパス（経路）を形成するため
に並列に結合している。バッファ２８８のための出力制
御が反転されて、ＬＭＤＯＥ＊信号に接続している。バ
ッファ２８８の出力は、メモリデータバス、即ちビット
１２７〜０のメモリデータ及び１６ビットのパリティで
ある。
【００３７】３６ビット幅のラッチ２９２及び第２組の
３６ビット幅のラッチ２９０は、並列にバッファ２７０
の出力に接続される。ラッチ２９０及び２９２へのイネ
ーブル入力は、ＬＰＤＨＤＥＮ即ちホストデータイネー
ブルに対するラッチされたプロセッサデータ信号によっ
て供給される。ラッチ２９０の出力は、３２ビット幅の
３：１マルチプレクサ２９６のゼロ入力に供給される。
パリティデータは、マルチプレクサ２９６に供給されな
い。ラッチ２９２の出力は、マルチプレクサ２９６の１
つの入力に供給される。マルチプレクサ２９６への選択
入力は、ＨＤＳＥＬ＜１．．Ｏ＞信号即ちホストデータ
選択信号を受信する。マルチプレクサ２９６の出力は、
反転制御入力がＨＤＯＥ＊信号を受信する３２ビット幅
のトライステートバッファ２９８に供給される。バッフ
ァ２９８の出力は、ＨＤバスの３２ビットに接続してい
る。
【００３８】勿論、チャンネルは、ホストデータ・バス
からメモリデータ・バスに行くために必要である。この
結果、３２ビット幅のバッファ３００は、ＨＤバスに接
続して、３２ビット幅のラッチ３０２のＤ入力に接続す
る出力を持っている。ＬＰＤＨＤＥＮ即ちホストデータ
イネーブルに対するラッチされたプロセッサデータ信号
ラッチ３０２のイネーブル入力に供給される。ラッチ３
０２の出力は、４ビットのパリティ出力を形成するパリ
ティ発生器３０４に供給される。ラッチ３０２の出力
は、４組の３２ビット幅のバッファ３０６、３０８、３
１０及び３１２に供給される。同様にパリティ発生器３
０４の出力は、４組の４ビットバッファ３１４、３１
６、３１８及び３２０に供給される。これらバッファ３
０６、３０８、３１４及び３１６の出力は、マルチプレ
クサ２８０の第３チャンネルに入力を供給されるために
並列接続され、一方バッファ３１０、３１２、３１８及
び３２０の出力はマルチプレクサ２８６の第３チャンネ
ルに入力を供給するために並列接続される。それで、ホ
ストデータ・バスからの同じデータがメモリデータ・バ
スを経由して４倍供給されることは明白であるが、これ
は、アドレス制御バッファ１６６中のＲＡＳデコードロ
ジック２１６及びＣＡＳデコードロジック２３４がどの
データバイト及びどのメモリ装置が実際アクティブで、
データを受信するかを実際に制御するので許容範囲内で
ある。
【００３９】勿論、ホストデータ・バスからプロセッサ
データ・バスにデータを得ることは必要である。結局、
バッファ３００の出力は、２組の３２ビットラッチ３２
２及び３２４のＤ入力に供給される。ＬＨＤＰＤＥＮ１
信号は、ラッチ３２２へのイネーブル入力であり、ＬＨ
ＤＰＤＥＮ０信号は、ラッチ３２４へのイネーブル入力
である。パリティ発生器３２６及び３２８はそれぞれラ
ッチ３２２及び３２４の出力に接続している。パリティ
発生器３２６、ラッチ３２２、パリティ発生器３２８及
びラッチ３２４の出力は、適当なサイズのバッファ３３
０、３３２、３３４及び３３６に供給されて、６４デー
タビットと８パリティビットとからなる７２ビット幅の
値が７２ビット幅の３：１マルチプレクサ３３８の第３
入力に供給される。マルチプレクサ３３８用の選択制御
は、ＬＰＤＳＥＬ＜１．．０＞即ちラッチされたプロセ
ッサデータ選択信号によって供給される。或いはマルチ
プレクサ３３８の出力は、反転トライステート制御がＬ
ＰＤＯＥ＊信号を受信する７２ビット幅のトライステー
トバッファ３４０の入力に供給される。バッファ３４０
の出力は、プロセッサデータ及びパリティバスの７２ビ
ットに接続している。２組のラッチ３２２及び３２４の
使用によって、ホストデータ・バス上の２つの完全なア
クセスは、プロセッサに供給された７２ビット語を供給
するために、並列結合することができる。
【００４０】勿論、経路は、メモリデータ・バスからプ
ロセッサーデータ・バスに形成されなければならない。
結局、１４４ビット幅のバッファ３４２は、メモリデー
タ・バス及びメモリパリティ値を受信するために接続し
ている。バッファ３４２の出力は、イネーブル入力がＬ
ＭＤＰＤＥＮ信号を受信する１４４ビットラッチ３４４
に供給される。ラッチ３４４の出力は、下位６４ビット
及び関連の０群入力に対するパリティ、及び上位６４ビ
ット及び関連の０群入力に対するパリティと共に、マル
チプレクサ３３８の第０及び第１群入力に供給される。
この様に、マルチプレクサ３３８は、メモリシステムの
バンク或いはインタリーブ部分の間で選択するために用
いることができる。
【００４１】バッファ３４２の出力のデータ部分は、
４：１の３２ビット幅のマルチプレクサ３５０の４入力
にも３２ビット区分で供給される。マルチプレクサ３５
０のためのセレクション制御は、メモリデータの３２ビ
ット部分がホストデータ・バスに供給されるべきである
ことを示すＭＤＨＤＳＥＬ＜１．．０＞信号によって供
給される。マルチプレクサ３５０の出力は、イネーブル
入力がＬＭＤＨＤＥＮ信号を受信する３２ビットラッチ
３５２に供給される。ラッチ３５２の出力は、マルチプ
レクサ２９６の第３入力に接続している。
【００４２】理解されるように、データバッファ１５８
は、バスのどの２組において、どちらの方向にもデータ
を転送できる必要なリンク及び接続を含む。その上にバ
ッファ１５８は、配達されたプロセッサから全体のバー
スト書込操作を許すために十分なラッチを含む。同様に
ホストバスからの多重操作は、必要ならばプロセッサシ
ステムへの形成のために組み立てられるまで、配達或い
は集められる。更に、プロセッサからホストバスへの書
込操作が配達することができる。
【００４３】今図８を参照して、ラッチ論理は、ホスト
即ちメモリデータ・バスに対するプロセッサデータ信号
のために示される。ＰＤＨＤＬＥ＊信号は、出力がラッ
チ３６２およびＤ型フリップフロップ３６４のＤ入力に
供給されたバッファ３６０に供給される。ＰＣＬＫ信号
は、ラッチ３６２の反転イネーブル入力におよびフリッ
プフロップ３６４のクロック入力に供給さされる。ラッ
チ３６２及びフリップフロップ３６４の反転出力は、出
力がＬＰＤＨＤＥＮ信号である２入力ＡＮＤゲート３６
６に２入力として供給される。バッファ、ラッチ、フリ
ップフロップ及びＡＮＤゲートの類似した配列は、ＬＰ
ＤＭＤＥＮ＜３．．０＞信号を生成するために、ＰＤＭ
ＤＬＥ＊＜３．．０＞信号と共に利用される。
【００４４】今図９を参照して、ＰＤＯＥ＊信号は、出
力がＤ型フリップフロップ３７０のＤ入力に供給された
バッファ３６８に供給される。ＰＣＬＫ信号はフリップ
フロップ３７０をクロックする。フリップフロップ３７
０の非反転出力は、ＬＰＤＯＥ＊信号である。再び、類
似したバッファ及びフリップフロップ配列は、ＰＤＳＥ
Ｌ＜１．．０＞、ＨＤＰＤＬＥ＜１．．０＞、ＭＤＨＤ
ＬＥ、ＭＤＰＤＬＥ、ＭＤＳＥＬ＜１．．０＞及びＭＤ
ＯＥ＊信号と共に使われて、それぞれＬＰＤＳＥＬ＜
１．．０＞、ＬＨＤＰＤＥＮ＜１．．０＞、ＬＭＤＨＤ
ＥＮ、ＬＭＤＰＤＥＮ、ＬＭＤＳＥＬ＜１．．０＞及び
ＬＭＤＯＥ＊信号を生成する。
【００４５】今図１０を参照して、メモリ制御器１５６
の部分が示される。好ましくは、メモリ制御器１５６が
一連の相互依存のブロックとして組織される。これらブ
ロックの各々は、論理的に組織されて、Ｌ２キャッシュ
１５４、プロセッサ１５２、メモリ、ホストバスＨ或い
は関連の仲介のような特定の外部ユニットに関連する。
最初のブロックは、ＦＥＣＯＮ即ちフロントエンド制御
器４００として参照される。ＦＥＣＯＮブロック４００
は、プロセッサー１５２からのサイクルスタート信号を
受取るためにプロセッサ１５２と相互作用して、ＭＣＯ
Ｎブロック４０２及びＭＣＯＮブロック４０４を活発化
する信号を形成する。ＭＣＯＮブロック４０２及びＨＣ
ＯＮブロック４０４からのハンドシェーク信号を受け取
る時に適当な時にプロセッサ１５２に完了信号を供給す
る。勿論、ＦＥＣＯＮブロック４００はデータバッファ
１５８への信号を形成して、プロセッサ書込データをラ
ッチし、プロセッサ読出データをイネーブルする。ＭＣ
ＯＮブロック４０２は第２の主なブロックであって、メ
モリ制御器部分である。このＭＣＯＮブロック４０２
は、アドレス／制御バッファ１６６とインターフェイス
して必要な制御信号を形成し、データバッファ１５８と
インターフェイスしてメモリからのデータをラッチし、
メモリへのデータをイネーブルする。ＨＣＯＮブロック
４０４は、ホストバス制御ブロックであり、ホストバス
Ｈとインターフェイスして、その操作に必要な信号を形
成する。ＨＣＯＮブロック４０４は、さらにデータバッ
ファ１５８と通信して、ホストバスＨからのデータをラ
ッチし、ホストバスＨへのデータをイネーブルする。Ｍ
ＣＯＮブロック４０２及びＨＣＯＮブロック４０４両方
は、後述でより明白になるように、ＦＥＣＯＮブロック
４００とハンドシェイク通信をする。
【００４６】ＣＣＯＮブロック４０６は、Ｌ２キャッシ
ュ制御器であり、ＦＥＣＯＮブロック４００及びキャッ
シュ１５４とインターフェイスして、完全なキャッシュ
制御機能を形成する。好ましくは、キャッシュ制御器が
論理及び操作の簡単のための２５６キロバイトの直接マ
ップのライトスルー・ルックアサイド・キャッシュであ
る。ＨＡＲＢ即ちホスト仲介ブロックとして参照された
ブロック４０８は、ＦＥＣＯＮブロック４００とインタ
ーフェイスして、プロセッサ及びホストバス仲介を形成
する。図１０に示す最終ブロックは、ＭＰＭＯＮブロッ
ク４１０即ちメモリパフォーマンスモニタである。好ま
しい実施例のメモリ制御器１５６においては、メモリパ
フォーマンスモニタ４１０は、メモリサイクルの終りで
ＭＲＡＳ＊信号の状態を決定するために利用される。効
果的にＭＰＭＯＮブロック４１０は、次の操作予想を実
行して、次の操作がメモリページヒット或いはメモリペ
ージミスかの可能性を持つかどうかに依存して、ＭＲＡ
Ｓ＊信号が適当にローに維持され或いはハイに持ち上げ
ることができる。これの多くは、下に記述されたステー
トマシーンと共に記述される。
【００４７】簡単のために図１０で示されなかった他の
ブロックは、ＤＤＦＣＯＮ即ちデータ目標（ターゲッ
ト）設備制御ブロックである。これは、簡単のために省
かれるが、ＤＤＦ１６４と協働するに必要な従来信号を
形成して、プログラム及び読み出すことを許容する。こ
の操作は、既に参照した特許出願文献及びＦＥＣＯＮ４
００の操作に基づいて明白である。
【００４８】好ましくは、ＦＥＣＯＮブロック４００、
ＭＣＯＮブロック４０２及びＨＣＯＮブロック４０４
は、各々が独立及び相互依存しながら作用し、あるルー
ズなロジックを持つ複数のステートマシーンからなる。
各ステートマシーンはその操作を始める信号を受信し、
他の信号の受信に従って進展する。メモリ制御操作に必
要な種々のタスクは、示されるようにこれら複数のステ
ートマシーン間および制御ブロックの間で分割されて、
過度に複雑な単一マスタステートマシーンを必要としな
いで、パイプライン及び多重同時発生を許容する。複数
の個々のステートマシーンの使用によって、各操作は、
その最大可能速度で進展し、他の信号或は情報がその進
展を許容するに必要な時だけ停止することを許容する。
この配列及び操作は、多数のステートマシーンが参照の
タイミング図を含んで後述されるので、明白となる。メ
モリ制御器１５６内及び種々の制御ブロック間で使用及
び形成されるこれら多数の信号は、図１０に示される。
リストが必然的に完全でないが、より重要な信号が示さ
れている。ＣＣＯＮ即ちキャッシュ制御器４０６の更な
る詳細は、キャッシュ操作が発生している時に必要なも
のを除いて、この操作に特に関連しないので、提供しな
い。
【００４９】今図１１を参照して、ＦＥＣＯＮブロック
４００自身は一連のサブブロック即ちモジュールから構
成されている。最初のブロックは、ＰＣＭ即ちプロセッ
サ制御モジュール４１０である。このモジュール４１０
は、主にプロセッサー１５２から状態（ステータス）信
号を受信して、サイクルの操作を開始する。第２のブロ
ックは、ＭＣＯＮブロック４０２と直結してインターフ
ェイスするＭＣＭ即ちメモリ制御モジュール４１２であ
る。ＨＣＭブロック４１４は、ＨＣＯＮブロック４０４
とのインターフェイスに使われる。ＰＮＡ即ちプロセッ
サ次のアドレス発生として参照されたブロック４１６は
アドレスパイプラインのフル使用を許すために、プロセ
ッサ１５２へ次アドレス即ちＮＡ＊信号を供給するため
に利用される。ＰＢＲＤＹＧＥＮ即ちプロセッサバース
ト用意発生として参照されたブロック４１８は、プロセ
ッサ１５２に用意信号を供給するために使われて、サイ
クルのデータ部分が完了し、次のデータ部分が処理でき
ることを示す。最後のブロックは、ＭＤバス或いはＨＤ
バスからＰＤバスへのデータ通路を選択するために使わ
れたＤＰＳＥＬＣＭブロック４２０である。
【００５０】図１２を参照して、ＭＣＯＮブロック４０
２は、その組成のサブブロックと共に示される。ブロッ
ク４３０は、プロセッサ１５２をメモリ自身に効果的に
インターフェイスするＣＰＵＭＥＭブロックである。Ｃ
ＰＵＭＥＭブロック４３０には、プロセッサ・サイクル
のためにＲＡＳ、ＣＡＳ及び他の信号を展開するために
利用されたプロセッサーメモリステートマシーンが含ま
れる。特に指示しなければ、全てのステートマシーン
は、ＰＣＬＫ即ちプロセッサクロック信号の立上がり縁
で進展する。ＩＳＡＢＭ即ちＩＳＡバスマスタブロック
として参照されたブロック４３２は、ＩＳＡバスマスタ
とのインターフェイスに使われ、ＩＳＡバスマスタと使
われたメモリステートマシーンを含む。同様に、ＥＩＳ
ＡＢＭ即ちＥＩＳＡバスマスタとして参照されるブロッ
ク４３４は、ＥＩＳＡバスマスタが制御状態にありメモ
リ操作を要求する時に、ステートマシーンとメモリ制御
を形成する。ＭＡＢＣＯＮ即ちメモリアドレス・バス制
御ブロックとして参照されたブロック４３６は、メモリ
アドレス関連信号を扱うために利用されした。ＭＡＢＣ
ＯＮ即ちメモリデータ・バス制御ブロック４３８は、メ
モリ及びホスト伝送のためにデータバッファ１５８のラ
ッチイネーブル及び出力イネーブル信号を扱うために使
われる。ＳＮＰＣＯＮ即ちスヌープ制御として参照され
たブロック４４０は、スヌープ即ちプロセッサバス操作
が適当なキャッシュ結合力とライトバック操作を許すた
めに適当な時に、レベル２（２次）キャッシュ１５４及
びプロセッサ１５２を指示するために使われる。最後の
ブロックは、メモリデバイスへのリフレッシュ操作を制
御するＲＥＦＳＭ即ちリフレッシュステートマシーンブ
ロック４４２である。
【００５１】まだ図１３はＨＣＯＮブロック４０４のた
めの他の類似したブロック故障である。ＨＳＹＮＣ即ち
ホスト同期化サブブロック４４６はサイクル操作を決定
するために、ホストバスＨを追跡するために使われる。
ＨＯＳＴ即ちホストステートマシーンブロック４４８
は、プロセッサー１５２からホストバスＨへの操作を駆
動するために使われたホストバスマスタである。ＨＡＣ
ＯＮ即ちホストアドレス制御として参照されたブロック
４５２はアドレス関連信号を扱い、一方、ＨＤＣＯＮ即
ちホストデータ制御として参照されたブロック４５４が
データ操作を制御する。ブロック４００、４０２及び４
０４の各々は、示されたそれらのサブブロックのほかに
他の雑多な論理を含むことは理解される。
【００５２】今図１４へさらに進んで、ＰＣＭブロック
４１０中の最初のステートマシーンが示される。既に述
べたように特に注釈しなければ、ここに記載したステー
トマシーンの全てが、ＰＣＬＫ信号の立上りエッジで処
理が進行する。これは、ＰＰＲＯＧ即ちプロセッササイ
クル進行ステートマシーンであり、プロセッサバスの基
本サイクル追跡のために使われて、２つの第一の信号即
ち、ＰＰＲＯＧ即ちメモリ制御器１５６におけるプロセ
ッササイクル進展信号及びＰＥＯＣ即ちプロセッササイ
クル終了信号が形成される。これら特定の信号の変形が
種々のモジュール毎に形成される。リセットでは、ＰＰ
ＲＯＧステートマシーンが状態Ａ（アイドル即ち待機状
態）から開始する。ＰＰＲＯＧステートマシーンは、Ｐ
ＷＲ即ちプロセッサ書込／読出信号の状態によって示さ
れる読出操作の時に、プロセッササイクルがＰＰＥＮＤ
信号で示されるように待機状態の時にパイプライン化さ
れ、或いはＤＳＰＡＤＳ即ち遅延された同期化プロセッ
サＡＤＳ信号を受け取った時に、状態（ステート）Ａか
ら状態Ｂに進行する。ＳＰＡＤＳ信号は、ＰＣＬＫ信号
に同期化反転させられたプロセッサ１５２からのＡＤＳ
＊信号である。ＤＳＰＡＤＳ信号は、１サイクル分のＰ
ＣＬＫ信号を遅延させたＳＰＡＤＳ信号である。これら
の状態下で制御は状態Ｂに進行する。もしプロセッサ１
５２が状態Ｂでバーストサイクルを実行していないなら
ば、ＰＥＯＣ信号はずうっと供給される。ＰＢＵＲＳＴ
信号で示されるバースト操作が起こり、ＰＢＲＤＹ信号
によって示されるように先のデータサイクルが完了した
時には、制御が状態Ｂから状態Ｃに進行する。サイクル
が待機中（未決定）で、バースト操作でなく、先のサイ
クルが完了し、待機サイクルが有効書込サイクル即ちメ
モリコード書込でない時には、制御が状態Ｂから状態Ｆ
に進行する。更なる待機サイクルがなく、バースト操作
が発生せず、ＰＢＲＤＹ信号によって示されるようにデ
ータ転送が完了した後、従ってアイドル状態の時には、
制御が状態Ｂから状態Ａへ戻る。この他の全ケース、特
にＰＢＲＤＹ信号がアサートされなかった時には制御が
状態Ｂに留まる。制御は、データ操作の完了を示すＰＢ
ＲＤＹ信号がアサートされる時に状態Ｃから状態Ｄに進
行し、そうでない時に状態Ｃに留まる。ＰＢＲＤＹ信号
によって示されるように、次のデータ操作が完了した時
に、制御は状態Ｄから状態Ｅに進行する。さもなければ
制御は状態Ｄに留まる。状態Ｅでは、３つの可能な出口
及びループが存在する。ＰＥＯＣ信号は、状態Ｅでアサ
ートされる。もし、バーストの最後のデータ値が転送中
と指示され、他のサイクルが待機中で、待機中が読み出
し操作ならば、制御は状態Ｅから状態Ｂに戻り、次のサ
イクルに進行する。もしデータ値が形成中と示され、サ
イクルが待機中でないならば、制御は状態Ａに戻る。も
しサイクルが待機中で、有効書込サイクル及びデータ転
送が完了したならば、制御は状態Ｆに進行して書込操作
を始める。その他の全ケース、特にデータ操作が完了す
るまで制御は状態Ｅに留まる。
【００５３】もし、有効書込操作が示され、サイクルが
待機中或はＤＳＰＡＤＳ信号がアクティブならば、制御
は状態Ａから状態Ｆに進行する。制御は、状態Ｂ或はＦ
への遷移でない全てのサイクルの間、状態Ａに留まる。
状態Ｆでは、バースト操作が起こっていないならば、Ｐ
ＥＯＣ信号がアサートされる。もしバースト操作が発生
せず、ＰＢＲＤＹ信号によって示されるようにデータ伝
送が完了し、どのサイクルも待機していないならば、制
御は状態Ｆから状態Ａに進行して、次サイクルまでアイ
ドル状態になる。ＰＢＲＤＹ信号によって示されるよう
にデータが転送され、バースト操作が発生しているなら
ば、制御は状態Ｇに進行する。もし読出サイクルが待機
中で、バーストが発生せず、データ伝送が発生したなら
ば、制御は状態Ｂに信号する。さもなければ、制御は特
にデータが用意されるまで状態Ｆに留まる。ＰＢＲＤＹ
信号が形成されるならば制御は状態Ｇから状態Ｈに進行
し、さもなければ状態Ｇに留まる。制御は、ＰＢＲＤＹ
信号の受信時に状態Ｈから状態Ｉに進行し、そうでなけ
れば状態Ｈに留まる。状態ＩでＰＥＯＣ信号がアサート
される。制御は、ＰＢＲＤＹ信号がアサートされた時に
状態Ｉから状態Ａに進行し、そうでなければ状態Ｉのま
まである。状態Ａ以外の全状態において、ＰＰＲＯＧ即
ちプロセッサーサイクル進行信号がアサートされる。
【００５４】ＰＰＲＯＧステートマシーンの説明に示し
たように、ＰＰＥＮＤ即ちプロセッササイクル待機とし
て参照された信号は、パイプラインのフル使用を許すた
めに必要である。この信号は、図１５で示されたＰＰＥ
ＮＤステートマシーンによって形成される。これは、１
つが現在進行していながらプロセッサーサイクルが要求
されることを示すために使われた単純な２状態ステート
マシーンである。リセットで、ＰＰＥＮＤステートマシ
ーンは、（アイドル状態）状態Ａに進行する。もしＳＰ
ＡＤＳ即ち同期化プロセッサーＡＤＳ信号が受信され、
ＰＰＲＯＧ信号が真ならば、制御は状態Ａから状態Ｂに
進行する。状態ＢでＰＰＥＮＤ信号がアサートされる。
制御は、ＳＰＡＤＳ信号がアサートされない時に、ＰＢ
ＲＤＹ信号及びＰＥＯＣ信号を論理積をしてＰＣＬＫで
同期化させられたバージョンであるＳＥＯＣ信号を受取
った時に、状態Ｂから状態Ａに戻る。さもなければ制御
は状態Ｂに留まる。
【００５５】勿論、ＰＣＭモジュール４１０は、ＤＰＯ
Ｅ＊信号を展開することを分担する。これは、図１６に
示されるように、ＤＰＯＥステートマシーンで行われ
る。制御はリセットで状態Ａに初期化される。もし、メ
モリキャッシュヒットでない読出サイクルの間に発生す
るＤＳＰＡＤＳ信号によって示されるようにメモリシス
テムが現在出力を供給し、サイクルが進行中であり（Ｄ
ＰＯＥ ＯＫ信号と定義する）、ＰＥＯＣ及びＰＢＲＤ
Ｙ信号によって示されるようにデータ転送が完了しなか
ったならば、制御は状態Ｄ（待ち状態）に進む。それで
状態Ｄのこのモードで、ＤＰＯＥステートマシーンは、
用意できるようになるためにＰＤバスを待っている。制
御は、データ操作が完了したことを示すＰＥＯＣ及びＰ
ＢＲＤＹ信号を受け取ると状態Ｄから状態Ｂに進行し、
或いは、もしこれがノンキャッシュヒットメモリ読出サ
イクルでありサイクルが現在進行中でないならば、或い
はそれがＤＰＯＥ ＯＫ状態でありサイクルが進行中で
ありそのサイクルの終わりがＰＥＯＣ及びＰＢＲＤＹ信
号によって示されるならば状態Ａから状態Ｂに進行す
る。その他全ケースでは制御が適当に状態Ａ及びＤに留
まる。もし、これがＤＰＯＥ ＯＫサイクル以外で、サ
イクルの終わりが発生し、次のクロックサイクルでＰＢ
ＲＤＹ信号がアサートされることを示すＥＰＢＲＤＹ即
ち初期プロセッサバス用意として参照された信号を受け
取ったならば、制御は状態Ｂから状態Ａに進行する。こ
の場合、サイクルが効果的に完了され、出力制御は、デ
ータバッファー１５８で示されるように、実際に出力を
制御するＤＰＯＥ信号が内部同期化フリップフロップの
為に１ＰＣＬＫ信号サイクル遅らせた信号であるので、
遮断される。もしそれがアクティブであるＤＰＯＥ Ｏ
Ｋ信号によって示される出力を供給し、サイクルが完了
せず、或いは早期用意が受信されなかったならば、制御
は状態Ｂから状態Ｃに進行する。その他全ケースでは制
御が状態Ｂに留まる。制御はＰＥＯＣ及びＰＢＲＤＹ信
号を受け取ると状態Ｃから状態Ｂに戻って、そうでなけ
れば状態Ｃに留まる。次の状態が状態Ｂ或いは状態Ｃで
ある時に、或いはステートマシーンが状態Ｃにある時に
は、ＤＰＯＥ＊信号がアクティブつまりローにアサート
されることが注目される。この様に、それで、プロセッ
サ１５２によるノンキャッシュヒット読出サイクル毎
に、出力イネーブルが適当な時間アクティブである。一
般にこの明細書で信号を参照する場合、信号名の後のア
ステリスク（＊）は、ロー電圧レベルがある時に論理的
に真性であり、アステリスクなしの信号名と反転し、信
号名後の角括弧内の数字は、データ或いはアドレス分野
のようなバス構成の論理信号の単一或いは複数のビット
位置を示すために使われてることを示す。勿論、この明
細書では、ステートマシーン遷移状態は、その論理的状
態でなく、指示信号のレベルに基づいている。
【００５６】ある雑多な信号は、ＰＣＭモジュール４１
０でも生成される。これらの最初が、ＦＥＨＬＤＡ即ち
フロントエンドホールド・アクノリッジ信号である。こ
れは、プロセッサ、キャッシュ、メモリ、ホストバス読
出及びホストバス書込サイクルが進行中でないことを示
す入力信号を受信するＡＮＤゲートの出力の入力を持
ち、ＰＣＬＫ信号によってクロックされたＤ型フリップ
フロップの出力であり、プロセッサバスホールドリクエ
ストが受信される。第２の雑多な信号は、ＰＣＬＫ信号
によってクロックされたＤ型フリップフロップの出力に
よって供給され、キャッシュラインフル及びライトバッ
クのようなプロセッサキャッシュ化或いはＬ２キャッシ
ュ１５４読出配置であるサイクルの始めに供給され、そ
のようなサイクルの一連の最後のデータの終わりで遮断
されるＰＢＵＲＳＴ信号である。
【００５７】今図１７に進んで、メモリ制御モジュール
４１２中の最初のステートマシーンは、ＭＰＲＯＧ即ち
メモリ進行ステートマシーンである。このステートマシ
ーンは、リセットで状態Ａから始まる。単一メモリ読出
サイクル、バーストメモリ読出サイクル、単一メモリ書
込サイクル及びメモリライトバック或いはバースト書込
サイクルに関する、状態Ａからの４つの基本経路が存在
する。制御は、ＤＳＰＡＤＳ信号がアクティブであり、
メモリサイクルがＭＣＹＣ信号によって示され、ＦＥＢ
ＵＲＳＴ＊信号によって示されるようにＬ２キャッシュ
ライン・フルバーストサイクルが進行中でなく、読出が
指示された時に、状態Ａから、単一メモリ読出サイクル
用に使われる状態Ｄに進行する。勿論、Ｌ２キャッシュ
ラインフル操作は、プロセッサ１５２キャッシュライン
フルミスがＬ２キャッシュ１５４ライン一フルの原因で
あるので、常にプロセッサ１５２キャッシュラインフル
である。Ｌ２キャッシュ１５４によって供給されたプロ
セッサ１５２キャッシュラインフルは、主メモリに向け
られた操作でなく、他のいかなるキャッシュヒットとし
て扱われる。制御は、もし、ＳＭＲＤＹ即ち同期化メモ
リ用意信号が供給され、ＭＰＧＨＰＧ １ＳＴ信号によ
って示されるようにこのメモリサイクルに先立ってホス
トバス上にサイクルが既に進行していず、メモリサイク
ルが待機状態でもなく、他のメモリサイクルも開始して
いないならば、状態Ｄから状態Ａに戻る。このＭＰＧＨ
ＰＧ １ＳＴ信号は、ホストバスＨ及びメモリへの同時
読出サイクルが順列変更命令（out of order）を得れな
いないように、データの戻りを遅延するために用いられ
る。もしメモリが用意でき、キャッシュサイクルが進行
中であるならば、或いはもしＳＭＲＤＹ信号が受信さ
れ、ホストバスサイクルが最初を開始したならば、制御
は状態Ｄから状態Ｌに進行する。もしメモリが用意を示
し、ホストバスサイクルが既に進行中でなく、他のメモ
リサイクルが待機中或は他のメモリサイクルが初期化中
のいずれかならば、制御が状態Ｄから状態Ｃに進行す
る。さもなければ制御は状態Ｄに留まる。
【００５８】もしホストサイクルが既に進行中でなく、
キャッシュサイクルが進行中でなく、他のメモリサイク
ルが待機中或は他のメモリサイクルが開始中のいずれか
ならば、制御が状態Ｌから状態Ｃに進行する。未完ホス
トサイクルがすでに進行中でなく、キャッシュサイクル
が進行中でなく、メモリサイクルが待機中でなく或いは
他のメモリサイクルが始まっていないならば、制御が状
態Ｌから状態Ａに進行する。全ての他のケースで制御は
状態Ｌに留まる。
【００５９】もしメモリバースト読出が発生しているな
らば、真性となるＤＳＰＡＤＳ信号で指示され、メモリ
サイクルが指示され、Ｌ２キャッシュライン・フルバー
ストサイクルが指示され、読み出しサイクルが指示され
るように、制御は状態Ａから状態Ｆに進展する。制御
は、もしメモリ操作が用意できたと指示され、キャッシ
ュサイクルが進行中であるならば、或いはもし用意が既
に指示され、ホストバスサイクルが最初を進行したなら
ば、状態Ｆから状態Ｅに進行する。そうでなければ、Ｓ
ＭＲＤＹ信号で示されるように、もしメモリ制御が用意
できたことを指示し、ホストバスサイクルがすでに進行
中でないならば、制御は状態Ｆから状態Ｇに進行する。
さもなければ制御は状態Ｆに留まる。ＭＲＤＢＨＬＤ
ＬＶ即ちメモリ読出バーストホールド・リーブ（leav
e）として参照される信号が活性で、バーストの完了を
示すならば、制御は状態Ｅから状態Ｇに遷移する。ＭＲ
ＤＢＨＬＤ ＬＶ信号の展開は、下に記述される。さも
なければ制御は状態Ｅに留まる。
【００６０】もし、それが用意できていたとメモリが示
し、メモリサイクルが待機中或いはメモリサイクルが始
まると指示したならば、制御は、状態Ｇから状態Ｃに遷
移する。もし、メモリがその完成を示し、メモリサイク
ルの待機がなく或いはメモリサイクルの開始がないなら
ば、制御が状態Ｇから状態Ａに遷移する。他の場合、制
御はメモリサイクルが終わるまで状態Ｇに留まる。
【００６１】単一メモリ書込ケース毎に、制御は、プロ
セッサキャッシュ化サイクルでないという指示と共に、
ハイになるＤＳＰＡＤＳ信号、ＭＣＹＣ及びＰＷＲ信号
に基づいて、状態Ａから状態Ｈに遷移する。制御は、用
意できたとメモリが示し、メモリサイクルが待機中或い
は始まる時に、状態Ｈから状態Ｃに進行する。もし、用
意できたとメモリが示し、他のメモリサイクルが待機中
でなく、或いはサイクルが始まっていなければ、制御が
状態Ｈから状態Ａに進行する。他の全ケースでは制御
は、一般にメモリ操作の完成を待って、状態Ｈに留ま
る。
【００６２】状態Ａを出る最後のケースにおいて、制御
はメモリライトバックサイクルのために状態Ａから状態
Ｉに進行する。これは、真性のＤＳＰＡＤＳ信号によっ
て示されて、即ちメモリサイクルスタートがＭＣＹＣ信
号によって示され、ＰＣＡＣＨＥ即ちプロセッサキャッ
シュ化信号があり、書込が発生する。用意ができたとメ
モリが示す時に、制御が状態Ｉから状態Ｊに進行する。
さもなければ制御は状態Ｉに留まる。もしメモリが用意
でき、他のメモリサイクルが待機中或いは、他のメモリ
サイクルが始まっているならば、制御は状態Ｊから状態
Ｃに進行する。もしメモリサイクルが指示するように完
了し、他のメモリサイクルが待機中でなく、或いは始ま
っていないならば、制御は状態Ｊから状態Ａに進行す
る。この場合の好ましい実施例においては、プロセッサ
・データキャッシュ・ラインサイズが２５６ビット即ち
２メモリ操作であるので、２つの用意が必要である。さ
もなければ制御は状態Ｊに留まる。
【００６３】もし、メモリサイクルがＭＣＹＣ信号によ
って示され、それがバーストでなく、それが読出即ち、
ＭＲＤＰＮＤ即ちメモリ読出待機として参照された信号
が真性と示されるならば、制御が状態Ｃから状態Ｄに進
行する。ＭＲＤＰＮＤ信号展開は、下に記述される。制
御は、メモリサイクル指示、バースト指示及び読出即ち
ＭＲＤＢＰＮＤメモリ読出バースト待機信号の存在によ
って示されるように読出バーストケース毎に、状態Ｃか
ら状態Ｆに進行する。制御は、メモリサイクル、それが
プロセッサ・キャッシュ化でない事、それが単一書込サ
イクルの書込である事、或いはＭＷＲＰＮＤ信号がアク
ティブでメモリ書込が存在することの事実の指示で、状
態Ｃから状態Ｈに進行する。キャッシュ・ライトバック
である他の全ケースにおいて制御は状態Ｃから状態Ｉに
進行する。
【００６４】ＭＰＲＯＧステートマシーンは、いくつか
の信号を生成する。これらの信号は、次の通りである。
ＭＲＤ＝ＭＰＲＯＧステートＤ ＭＲＤＨＬＤ＝ＭＰＲＯＧステートＬ ＭＲＤＢＨＬＤ＝ＭＰＲＯＧステートＥ ＭＲＤＢ１＝ＭＰＲＯＧステートＦ ＭＲＤＢ２＝ＭＰＲＯＧステートＧ ＭＷＲ＝ＭＰＲＯＧステートＨ ＭＷＲＢ１＝ＭＰＲＯＧステートＩ ＭＷＲＢ２＝ＭＰＲＯＧステートＪ ＭＰＤＲＥＱ＝（ＭＰＲＯＧステートＥ＋ＭＰＲＯＧス
テートＬ）＊ ＭＰＲＯＧ＝（ＭＰＲＯＧステートＡ＋ＭＰＲＯＧステ
ートＣ）＊ ＥＭＰＲＯＧ＝（ＭＰＲＯＧステートＡ＋ＭＰＲＯＧス
テートＣ＋ＭＰＲＯＧ ＮＥＸＴステートＡ＋ＭＰＲＯ
Ｇ ＮＥＸＴステートＣ）＊ ＭＥＭＲＤ＝（ＭＣＹＣ＆ＰＷＲ＊）＋ＭＲＤ＋ＭＲＤ
Ｂ１＋ＭＲＤＢ２＋ＭＲＤＨＬＤ＋ＭＲＤＢＨＬＤＭＥ
ＭＷＲ＝ＭＷＲ＋ＭＷＲＢ１＋ＭＷＲＢ２ 従って、ＭＰＲＯＧステートマシーンは、メモリサイク
ルがＭＰＲＯＧ、ＭＥＭＲＤ、ＭＥＭＷＲ及び他の信号
を供給することによってメモリシステムに存在している
時に指示されることが理解される。
【００６５】今図１８を参照して、ＭＰＥＮＤ即ちメモ
リ待機ステートマシーンが示される。上記したように、
ＭＰＲＯＧステートマシーンは、その分岐状態の１つと
してメモリサイクルが待機中である事実を利用する。こ
の信号は、ＭＰＥＮＤステートマシーンによって供給さ
れる。リセット時にはＭＰＥＮＤステートマシーンがア
イドル状態或は状態Ａに進む。状態Ａからの４つの出口
は、単一メモリ読出サイクル、バーストメモリ読出サイ
クル、単一メモリ書込サイクル及びメモリライトバック
サイクルケース毎の１つづつである。制御は、ＤＳＰＡ
ＤＳ信号、ＭＣＹＣ信号及びＭＰＲＯＧ即ちメモリ進展
信号が真性であり、書込が指示され、プロセッサキャッ
シュ化操作でない時に、状態Ａから状態Ｃに進行する。
従って、これが単一書込ケースである。メモリサイクル
がＭＰＲＯＧステートマシーンによって示されるように
進行中では、制御が状態Ｃに留まる。さもなければ制御
は状態Ａに進行する。
【００６６】制御は、真性のＤＳＰＡＤＳ、ＭＣＹＣ及
びＭＰＲＯＧ信号、書込指示及びプロセッサキャッシュ
化である指示によって示されるように、メモリライトバ
ックサイクル毎に状態Ａから状態Ｄに進行する。メモリ
サイクルがアクティブでない時に、制御は状態Ｄから状
態Ａに進行し、そうでなければ状態Ｄに留まる。制御
は、読出しながらメモリサイクルが進行中で、バースト
でないメモリサイクル毎に状態Ａから状態Ｅに進行す
る。これは、真性のＤＳＰＡＤＳ、ＭＣＹＣ及びＭＰＲ
ＯＧ信号及び非バーストケースで指示された読出によっ
て示される。制御は、進行中のメモリサイクルが完了し
た時に、状態Ｅから状態Ａに進行し、そうでなければ完
了するまでの状態Ｅに留まる。もしＤＳＰＡＤＳ、ＭＣ
ＹＣ及びＭＰＲＯＧ信号が真性で、メモリサイクルが進
行中で、他のメモリサイクルが要求され、読出サイクル
で、バーストが指示されたならば、制御が状態Ａから状
態Ｆに進行する。進行中の現行のメモリサイクルが完了
した時、制御は状態Ｆから状態Ａに進行する。さもなけ
れば制御は状態Ｆに留まる。次の状態として状態Ｃ或は
Ｄに入る時、或いはステートマシーンが状態Ｃ、Ｄ、Ｅ
或はＦにある時には、ＭＰＥＮＤ即ちメモリサイクル待
機信号が真である。次の状態が状態Ｃであり、現行の状
態が状態Ｃである時には、ＭＷＲＰＮＤ信号が真であ
る。次の状態が状態Ｄであり、現行の状態が状態Ｄであ
る時には、ＭＷＲＢＰＮＤ信号が真性である。ＭＲＤＢ
ＰＮＤ信号が状態Ｆの間真性であり、一方ＭＲＤＰＮＤ
信号は状態Ｅの間真性である。
【００６７】勿論、ＭＣＭモジュール４１２は、データ
が書込サイクルにおいてプロセッサデータバスからデー
タバッファ１５８にラッチされるべきであることの指示
のためを分担する。単一書込操作のケースにおいてはデ
ータがタッチ２７２と２７４にラッチされるが、バース
ト操作では全４つのラッチが利用される。しかしなが
ら、単一書込ケースにおいて、ＤＰＭＬＥ１信号は、単
一書込が必要であることをデコーダが後に指示するの
で、実際発生されないことが注目される。
【００６８】システムのリセット時には、図１９に示す
ＭＰＭＬＥ即ちプロセッサ対メモリラッチ・イネーブル
ステートマシーンが状態Ａでスタートする。ＳＥＴ Ｄ
ＰＭＬＥ０とＳＥＴ ＤＰＭＬＥ１として参照される信
号は、ＭＷＥＰＢＲＤＹ信号即ちメモリ書込早期ＰＢＲ
ＤＹ信号が形成される時に、状態Ａでアクティブであ
る。その上にＭＷＥＰＢＲＤＹ信号がアクティブな時、
ＤＰＭＬＥ１信号は、状態Ｄで形成される。ＭＷＥＰＢ
ＲＤＹ信号がＭＷＥＰＢＲＤＹステートマシーン（図２
１）から受信されて、この書込サイクルが配達されて、
次のサイクルが適切に進んでいることを指示した時に、
制御が状態Ａから状態Ｃに進行する。ＭＷＥＰＢＲＤＹ
信号が受信されなかった時には、最初の２つのラッチが
オープンなままであるように、制御は状態Ａに留まる。
もしＭＰＲＯＧステートマシーンが、バースト書込状況
で、第１の部分がＭＷＲＢ１信号で指示されるように進
行中であることを指示したならば、制御は状態Ｃから状
態Ｄに進行する。さもなければ制御は状態Ｃから状態Ａ
に後戻りする。もしバースト操作が発生しているなら
ば、ＣＬＲ ＤＰＭＬＥ１信号は、ラッチ信号が不活性
で、状態Ｄで再びアクティブになることができるよう
に、状態Ｃでアサートされる。制御は、次の書込サイク
ルが配達されたことを指示するＭＷＥＰＢＲＤＹ信号が
供給されるまで、状態Ｄに留まる。さもなければ制御は
状態Ｄに留まる。追加的に、状態Ｄにおいて、ＳＥＴ
ＰＭＤＲＤＹ信号即ちセット・プロセッサメモリ用意信
号は、ＰＭＲＤＹ信号がメモリへの実書込サイクルを始
まるために形成できるように、ＭＷＥＰＢＲＤＹ信号が
指示された時に形成される。制御は全ケースにおいて状
態Ｅから状態Ｆに進行する。状態Ｆは、バースト序列に
おける第３書込サイクル毎に利用され、制御は状態Ｆに
留まり、一方このサイクルが連続的に配達されなかった
ことを示すＭＷＥＰＢＲＤＹ信号がアサートされていな
い。状態Ｆがアクティブで、ＭＷＥＰＢＲＤＹ信号がア
サートされる時には、ラッチ２７６が開かれるように、
ＳＥＴ ＤＰＭＬＥ２信号がアサートされる。サイクル
の配達が示された時、制御は状態Ｆから状態Ｇに進行す
る。制御は単一ＰＣＬＫ信号サイクルの後に状態Ｇから
状態Ｈに進行する。状態Ｈは、ライトバック操作中の４
つの書込サイクルの最後であり、制御が状態Ａに進行し
て、ＭＷＥＰＢＲＤＹ信号がアサートされるまで、制御
は状態Ｈに残る。ＭＷＥＰＢＲＤＹ信号が形成される
時、ＳＥＴ ＤＰＭＬＥ３信号は、状態Ｈでアサートさ
される。更に、ＳＥＴ ＰＭＤＲＤＹ信号は、ＭＷＥＰ
ＢＲＤＹ信号が形成されて、全幅のメモリデータがメモ
リに供給することができることを指示した時に状態Ｈで
形成される。
【００６９】ＭＰＭＬＥステートマシーンの論議で示さ
れるように、信号ＳＥＴ ＰＭＤＲＤＹはデータが配達
バッファに転送されて、転送できることを指示する。こ
の信号は、図２０で示されたＰＭＤＲＤＹステートマシ
ーンによって利用される。このステートマシーンは、リ
セット後に状態Ａで操作を始める。もしＳＥＴ ＰＭＤ
ＲＤＹ信号が受信されるならば、制御は状態Ａから状態
Ｂに進行する。さもなければ制御は状態Ａに残る。もし
ＳＥＴ ＰＭＤＲＤＹ信号がアクティブであるならば、
制御が状態Ｂから状態Ｃに進行し、ＣＬＲ ＰＭＲＤＹ
＊信号によって供給されるようにＰＭＲＤＹ信号をクリ
アするどんな指示もない。このＣＬＲＰＭＲＤＹ信号
は、ＭＲＤＹ信号と、ＭＷＲ、ＭＷＲＢ１及びＭＷＲＢ
２信号の論理和信号との論理積である。それで、ＰＭＲ
ＤＹ信号をクリアすることは、もしメモリが用意でき、
書込操作で、単一或いはバーストが進行中である事を指
示したならば適切である。制御は、ＰＭＤＲＤＹ信号の
クリアが適切で、ＳＥＴＰＭＤＲＤＹ信号がアクティブ
でないならば、状態Ｂから状態Ａに進行する。そして。
さもなければ制御は状態Ｂに残る。ＰＭＤＲＤＹ信号の
クリアが適切であるならば、制御が状態Ｃから状態Ｂに
進行し、セットされない。さもなければ制御は状態Ｃに
残る。それで、ＰＭＤＲＤＹステートマシーンは、書込
配達バッファが一杯にされことをメモリ制御セクション
に示すために、ＰＭＤＲＤＹ信号を形成する。このＰＭ
ＤＲＤＹ信号は、状態Ｂ及びＣでアクティブである。即
ち、ＭＷＲ ＰＭＤＲＤＹ信号がＭＰＭＬＥステートマ
シーンによって供給され、そのステートマシーンが状態
Ａで真性の時に、ＭＷＥＰＢＲＤＹ信号は受信され、こ
れは単一書込操作である。それで、操作は、状態Ａで始
まり、最初の１２８ビットが利用可能である時に状態Ｂ
に進行し、もし第２の１２８ビットが利用可能であるな
らば状態Ｃに進行して、最初の１２８ビットが実際にメ
モリシステムに書き込まれない。各１２８ビットが実際
書き込まれた時には、ＰＭＤＲＤＹステートマシーンが
状態Ｃから状態Ｂに状態Ａに順追って戻る。
【００７０】上記したように、ＭＰＭＬＥステートマシ
ーン中の移行が主にＭＷＥＰＢＲＤＹ信号に存在に基づ
いている。この信号は、図２１で示されたＭＷＥＰＢＲ
ＤＹステートマシーンによって供給される。リセット時
には、このステートマシーンは、状態Ａ（適宜アイドル
状態）で始める。もしＳＰＡＤＳ信号がアクティブであ
り、メモリデータ書込サイクルがデコードされ、プロセ
ッササイクルが進行中でなく、或いはプロセッサ書込サ
イクルが完了しているならば、これの代わりにもしＤＳ
ＰＡＤＳ信号が存在し、主メモリデータ書込サイクルが
デコードされ、主メモリデータ書込サイクルが進行中
で、完了中ならば、制御が状態Ａから状態Ｃに進行す
る。もしＤＳＰＡＤＳ信号がアクティブであり、局所メ
モリデータ書込サイクルがデコードされ、読出サイクル
が進行中だが完了していないならば、制御が状態Ａから
状態Ｆに進行する。もしＤＳＰＡＤＳ信号がアクティブ
であり、主メモリデータ書込サイクルがデコードされ、
メモリ読出サイクルが完了中であるならば、或いはＤＳ
ＰＡＤＳ信号がアクティブであり、メモリデータ書込サ
イクルデコードされ、読出サイクルが完了中であるなら
ば、制御は状態Ａから状態Ｇに進行する。ＰＰＥＯＣ信
号が受信された時には、制御は状態Ｆから状態Ｇに進行
し、そうでなければ状態Ｆに留まる。常に制御は状態Ｇ
から状態Ｃに進行する。もしＤＳＰＡＤＳ信号がアクテ
ィブであり、主メモリデータ書込サイクルがデコードさ
れ、メモリ書込サイクルがアクティブであるが未完であ
るならば、制御は状態Ａから状態Ｈに進行する。他の全
ケースでは制御が状態Ａに留まる。サイクル信号のＰＰ
ＥＯＣ即ちサイクル終了信号が受信された時には、制御
は状態Ｈから状態Ｃに進行し、そうでなければ状態Ｈに
留まる。
【００７１】制御は、もし主メモリデータ書込サイクル
がデコードされるならば、状態Ｃから状態Ｄに進行し、
そうでなければ状態Ａへ戻る。ＭＷＲＢ１信号によって
示されるように、もしライトバックの最初の部分が進行
中ならば、或いはライトバックが待機中であるならば制
御は状態Ｄから状態Ｅに進行する。もしメモリサイクル
が進行中でなく、メモリ書込サイクルが待機中でなく、
或いはプロセッササイクルが進行中でないならば制御は
状態Ｄから状態Ａに進行する。他の全ケース制御は、状
態Ｄから状態Ｊに進行する。もしＰＥＯＣ信号がアクテ
ィブでサイクルが完了したことを指示したならば、制御
が状態Ｅから状態Ｊに進行する。他の全ケース制御は、
状態Ｅから状態Ｉに進行する。常に制御は状態Ｉから状
態Ｅに進行する。
【００７２】状態Ｊからの多数の出口が存在する。もし
ＳＰＡＤＳ信号がアクティブであり、メモリデータ書込
がデコードされてメモリサイクルが始まろうとせず、キ
ャッシュサイクルが発生せず、ホストバスサイクルが発
生せず、プロセッサ読出サイクルが発生しないならば、
或は第２の条件として、もし単一書込サイクル或はライ
トバックサイクルの最初の部分が発生中で、キャッシュ
サイクルが進行中でなく、現在進行中の書込サイクルが
完了寸前ならば、或は第３の条件として、もしメモリ書
込サイクル或いはメモリバースト書込サイクルが待機中
で、書込サイクルが進行中で、他のいかなるサイクルも
進行中でないならば、制御は、状態Ｊから状態Ｃに進行
する。もしＤＳＰＡＤＳ信号がアクティブであり、主メ
モリデータ書込サイクルがデコードされ、メモリサイク
ルが進行中でなく、サイクルがプロセッサに対して完了
せず、キャッシュサイクル或いはホストバスサイクルが
進行中であるならば、制御が状態Ｊから状態Ｆに進行す
る。もしＤＳＰＡＤＳ信号が真であり、主メモリ書込デ
ータサイクルがデコードされ、メモリサイクルが進行中
でなく、現行サイクルが完了中ならば、制御が状態Ｊか
ら状態Ｇに進行する。もしメモリサイクルが進行中でな
く、メモリ書込サイクルが待機中でなく、メモリバース
ト書込サイクルが待機中でなく、ＳＰＡＤＳとＤＳＰＡ
ＤＳ信号がアサートされないならば、制御が状態Ｊから
状態Ａに進行する。他の全ケースでは制御は状態Ｊに留
まる。
【００７３】ステートマシーンが状態Ｃである時には、
ＭＷＥＰＲＤＹ信号がこのステートマシーンによってア
サートされて、主メモリデータ書込サイクルはデコード
され、ハイのＨＷＰ信号又はハイのＳＭＩＡＣＴ信号に
よって指示されるように、書込サイクルが書込保護され
たメモリロケーションに存在しない。さらにＭＭＥＰＢ
ＲＤＹ信号も、状態Ｅの間アクティブである。このＭＷ
ＥＰＢＲＤＹ信号は、ローカル（局所）メモリ書込操作
のための早期用意信号と見なされ、他の早期用意信号と
結合させられて、実際にＰＢＲＤＹ信号を形成するため
に再同期化される。この結果、ＰＢＲＤＹ信号より一Ｐ
ＣＬＫ信号サイクル分早い信号が形成されて、早期と見
なされる。これらの早期用意信号の組立体が下に記述さ
れる。
【００７４】勿論、メモリ制御モジュール４１２は、主
メモリ読出操作のための早期用意信号を展開することを
分担する。この信号は、図２２で示されるように、ＭＲ
ＥＰＢＲＤＹステートマシーンによって供給される。こ
のステートマシーンは、状態Ａにおいてリセット操作を
始める。もしホストバスサイクルがまだ始まらず、キャ
ッシュサイクルが進行中でなく、メモリが用意できて単
一メモリ読出サイクルが発生し、或はメモリが用意がで
きてメモリ読出バーストサイクルが発生したならば、或
はこれの代りとしてもしメモリ早期開始信号が受信され
たならば、制御が状態Ａから状態Ｂに進行する。他の全
ケースでは制御は、状態Ａに留まる。ＭＲＥＲＤＹ Ｓ
ＴＲＴ信号の展開が図４７で示される。
【００７５】ＭＲＤＨＬＤとＭＲＤＢＨＬＤ信号はＯＲ
ゲート８２０に供給される。ＯＲゲート８２０の出力
は、ＡＮＤゲート８２２によるＳＨＰＲＯＧ １ＳＴと
ＨＰＲＯＧ＊信号に合わせられる。これらＭＲＤＨＬＤ
とＭＲＤＢＨＬＤ信号はＯＲゲート８２４にも供給され
る。ＯＲゲート８２４の出力とＣＰＲＯＧ＊とＨＰＲＯ
Ｇ１ＳＴ＊信号はＡＮＤゲート８２６によって結合され
る。ＯＲゲート８２８はＡＮＤゲート８２２と８２６の
出力を受信して、ＰＣＬＫ信号によってクロックされた
Ｄ型フリップフロップ８３０のＤ入力に出力を供給す
る。ＳＨＰＲＯＧ１ＳＴとＭＥＭＲＤとＳＭＲＤＹ信号
は、出力がＯＲゲート８３４によるＭＲＤＨＬＤとＭＲ
ＤＢＨＬＤ信号に合同させられたＯＲゲート８３２によ
って結合される。ＯＲゲート８３４の出力は、ＡＮＤゲ
ート８３６中のＣＰＲＯＧ＊とＨＰＲＯＧ １ＳＴ＊信
号に合同させられる。フリップフロップ８３０の非反転
出力とＡＮＤゲート８３６の出力は、出力がＭＲＥＲＤ
ＹＳＴＲＴ信号であるＯＲゲート８３８の入力である。
【００７６】もし、これがメモリ読出バーストサイクル
であり、或いはメモリ読出バーストサイクルがホスト或
はキャッシュバス操作のためにホールドするならば、制
御が状態Ｂから状態Ｃに進行する。他の全ケースでは制
御が状態Ｂから状態Ａに進行する。制御は、全ケースに
おいて状態Ｃから状態Ｄにおよび全ケースにおいて状態
Ｄから状態Ｅに進行する。制御は、ＭＲＤＹ即ちメモリ
用意信号がメモリ制御ブロック４０２から受信されるま
で、状態Ｅに留まり、その時、状態Ｆに進む。その後制
御は、連続したＰＣＬＫ信号サイクルで、状態Ｆから状
態Ｇに状態Ｈに状態Ａに引き続き進行する。
【００７７】ＭＲＥＰＢＲＤＹ即ちメモリ読出早期ＰＢ
ＲＤＹ信号は、状態ＢとＤとＦとＨで単一及びバースト
操作に適切にアサートされる。ＭＲＤＢＨＬＤ ＬＶと
して参照されるＭＲＤＢＨＬＤ出口信号は、既に記載し
たように、状態ＣでＭＰＲＯＧステートマシーンに供給
される。
【００７８】追加的に、雑多な論理（ミスセレニアス・
ロジック）は、メモリ制御モジュール４１２に存在して
いる。この雑多な論理の機能の１つは、ＳＥＴＤＰＭＬ
Ｅ＜３．．０＞信号からＰＤＭＤＬＥ＊＜３．．０＞信
号を作り出すことである。これらの信号の展開が 図２
３で示される。ＭＰＲＯＧステートマシーンの状態Ｈで
アサートされるＭＷＲ信号は、２入力ＯＲゲート５００
と２入力ＯＲゲート５０２の入力である。ＭＷＲＢ１信
号即ちライトバックサイクルの第一の部分がＯＲゲート
５００の第２入力に供給される。ＭＰＲＯＧステートマ
シーンの状態ＪでアサートされるＭＷＲＢ２信号即ちラ
イトバックサイクルの第２の部分は、ＯＲゲート５０２
の第２入力に供給され、ライトバックサイクルの第２の
１２８ビットを指示する。メモリ制御ブロック４０２か
らのＭＲＤＹ即ちメモリ用意信号は、２つのＮＡＮＤゲ
ート５０４と５０６の第１入力に供給される。ＮＡＮＤ
ゲート５０４の第２入力は、ＯＲゲート５００の出力で
あり、ＮＡＮＤゲート５０６の第２入力がＯＲゲート５
０２の出力である。ＮＡＮＤゲート５０４の出力は、第
２入力がＤ型フリップフロップ５１０の反転出力である
ＡＮＤゲート５０８の第１入力である。ＡＮＤゲート５
０８の出力は、第２入力がＳＥＴ ＤＰＭＬＥ０信号を
受信する２入力ＯＲゲート５１２の第１入力に供給され
る。ＯＲゲート５１２の出力がフリップフロップ５１０
のＤ入力に供給される。フリップフロップ５１２の反転
出力は、ＰＤＭＤＬＥ＊＜０＞信号である。
【００７９】ＮＡＮＤゲート５０４の出力は、第２入力
が反転でなくＣＬＲ ＤＰＭＬＥ１信号を受信する２入
力ＮＯＲゲート５１４の反転入力にも供給される。ＮＯ
Ｒゲート５１４の出力は、第２入力がＤ型フリップフロ
ップ５１８の反転出力を受信する２入力ＡＮＤゲート５
１６に第１入力として供給される。ＡＮＤゲート５１６
の出力は、第２入力がＳＥＴ ＤＰＭＬＥ１信号を受信
する２入力ＯＲゲート５２０に第１入力として形成され
る。ＯＲゲート５２０の出力は、フリップフロップ５１
８のＤ入力に形成される。フリップフロップ５１８の反
転出力は、ＰＤＭＤＬＥ＊＜１＞信号である。
【００８０】ＮＡＮＤゲート５０６の出力は、２入力Ａ
ＮＤゲート５２２に第１入力として供給され、ＡＮＤゲ
ート５２２への第２入力がＤ型フリップフロップ５２４
の反転出力によって供給された。ＡＮＤゲート５２２の
出力は、第２入力がＳＥＴＤＰＭＬＥ２信号であるＯＲ
ゲート５２６に第１入力として供給される。ＯＲゲート
５２４の出力は、フリップフロップ５２４のＤ入力に形
成される。フリップフロップ５２４の反転出力は、ＰＤ
ＭＤＬＥ＊＜２＞信号である。ＮＡＮＤゲート５０６の
出力は、第２入力がＤ型フリップフロップ５３０の反転
出力を受信する２入力ＡＮＤゲート５２８の第１入力に
も供給される。ＡＮＤゲート５２８の出力は、第２入力
がＳＥＴ ＤＰＭＬＥ３信号を受信する２入力ＯＲゲー
ト５３２の第１入力に供給される。ＯＲゲート５３２の
出力は、フリップフロップ５３０のＤ入力に供給され
る。フリップフロップ５３０の反転出力は、ＰＤＭＤＬ
Ｅ＊＜３＞信号である。ＰＣＬＫ信号は、フリップフロ
ップ５１０と５１８と５２４と５３０にクロック入力と
して供給される。
【００８１】メモリ制モジュール４１２に類似した方法
においてホスト制御モジュール４１４は、一連のステー
トマシーンをも含む。これらの最初は、図２４で示され
たＨＲＤ即ちホスト読出ステートマシーンである。この
ステートマシーンは、ホストバスＨで走行即ち実行して
いる読出サイクル、単一またはバーストサイクルを追跡
する。ＨＲＤステートマシーンは、リセット時に状態Ａ
で始める。制御は、ＤＳＰＡＤＳ信号がアクティブであ
り、バーストでないホスト読出サイクルが要求され、ホ
スト書込サイクルが進行中で、１つが待機中の時に、状
態Ａから状態Ｂに進行する。もしＤＳＰＡＤＳ信号がア
クティブであり、ホスト読出サイクルが要求され、バー
ストサイクルであり、ホスト書込サイクルが進行中で、
或いは１つが待機中ならば、制御が状態Ａから状態Ｆに
進行する。制御は、ＤＳＰＡＤＳ信号がアクティブであ
り、ホスト書込サイクルが進行中でなく或は１つが待機
中でない時に、要求されたホスト読出非バーストサイク
ル毎に、状態Ａから状態Ｃに進行する。制御は、ＤＳＰ
ＡＤＳ信号がアサートされ、ホスト書込サイクルが進行
中でなく、１つが待機中でない時の、ホスト読出バース
ト毎に、要求で状態Ａから状態Ｄに進行する。他の全ケ
ースでは制御が状態Ａに留まる。
【００８２】もしホスト用意信号が形成され、或はホス
ト書込が進行中でなく、ホスト書込が待機中でないなら
ば、制御は状態Ｂから状態Ｃに進行する。他の全ケース
では制御が状態Ｂに留まる。もし用意信号がホスト制御
ブロック４０４から受信され、或は書込サイクルは進行
中でなく、ホスト書込サイクルが待機中でないならば、
制御が状態Ｆから状態Ｄに進行する。他の全ケースでは
制御が状態Ｆに留まる。
【００８３】もしＨＲＥＰＢＲＤＹ即ちホスト読出早期
ＰＢＲＤＹ信号アサートされ、ホスト読出サイクルが待
機中でホスト読出バーストサイクルが待機中であり、或
はＤＳＰＡＤＳ信号がアサートされてホスト読出サイク
ルがアサートされているならば、制御は状態Ｃから状態
Ｅに進行する。もしＨＲＥＰＢＲＤＹ信号がアサートさ
れ、状態Ｅへの遷移毎に述べる更なる状態がないなら
ば、制御は状態Ｃから状態Ａに進行する。他の全ケース
では制御が状態Ｃに留まる。制御は、もし読出ホストが
待機中であるならば状態Ｅから状態Ｃに進行し、そうで
なければ状態Ｄに進行する。もしＨＲＥＰＢＲＤＹ信号
があり、ＰＥＯＣ信号がアクティブであり、ホスト読出
が待機中で、ホストバースト読出が待機中で、読出サイ
クルがプロセッサバスでサンプルされたならば、制御が
状態Ｄから状態Ｅに進行する。もしＨＲＥＰＢＲＤＹ信
号があり、ＰＥＯＣ信号があり、状態Ｄから状態Ｅへの
遷移の更なる条件がないならば、制御が状態Ｄから状態
Ａに進行する。他の全ケースでは制御が状態Ｄに留ま
る。ホストサイクルは、ＨＬＯＣＭＥＭ＊信号がハイ
で、非主メモリロケーションを示すＩ／Ｏサイクル或い
はメモリサイクルとして同定される。
【００８４】２つの信号は、ＨＲＤステートマシーンに
よって供給される。これらは、状態Ｂ、Ｃ及びＤ中に活
性となるＨＲＤＰＲＧ信号即ちホスト読出進展信号と、
状態Ｂ、Ｃ或いはＤ中に活性となるＨＯＳＴＲＤ即ちホ
スト読出信号とであり、ホストサイクルが活性の時にプ
ロセッサが読み出し要求を指示する。
【００８５】注目されるように、ＨＲＤステートマシー
ンは、２状態として、ＨＲＤＰＮＤ及びＨＲＤＰＢＮＤ
即ちホスト読出待機及びホスト読出バースト待機信号を
利用する。これらは図２５のＨＲＤＰＮＤステートマシ
ーンによって供給される。ＨＲＤＰＮＤステートマシー
ンは、リセット時に状態Ａで始まる。ＤＳＰＡＤＳ信号
がアサートされ、ホスト読出サイクルが進行中で、ホス
ト非バースト読出サイクルがプロセッサ１５０によって
要求された時に、制御が状態Ａから状態Ｂに進行する。
もしＤＳＰＡＤＳ信号がアサートされ、ホスト読出サイ
クルが進行中で、ホストバースト読出サイクルがプロセ
ッサ１５０によってホストバスＨに要求されたならば、
制御は、状態Ａから状態Ｃに進行する。他の全ケースで
は制御が状態Ａに留まる。ＨＲＤＰＲＧ即ちホスト読出
進展信号がデアサートされる時、制御は状態Ｂから状態
Ａに進行する。他の全ケースでは制御が状態Ｂに留ま
る。ＨＲＤＰＲＧ信号がデアサートされる時、制御は状
態Ｃから状態Ａに進行する。他の全ケースでは制御が状
態Ｃに留まる。ＨＲＤＰＮＤ即ちホスト読出待機信号は
状態Ｂでアサートされ、一方ＨＲＤＢＰＮＤ信号が状態
Ｃでアサートされる。
【００８６】ＨＲＤステートマシーンがトラックホスト
読出サイクルにだけ使われ、同様にステートマシーン
は、トラックホスト書込サイクルに使われる。これは、
図２６で示されるように、ＨＷＴステートマシーンであ
る。このステートマシーンは、リセット時に状態Ａから
入り、もしホスト書込サイクルがデコードされ、先のサ
イクルがローとなるＨＡＣＫ信号によって指示されるよ
うにアクノリッジされ、書込配達がイネーブルであり、
プロセッササイクルが待機中でないならば、状態Ａから
状態Ｃに進行する。もしホスト書込サイクルが指示さ
れ、配達がイネーブルされず、プロセッササイクルが待
機中でないならば、或いはもしホストバスへの書込が要
求され、プロセッササイクルが待機中及び終了中で、配
達がイネーブルでないならば、制御が状態Ａから状態Ｇ
に進行する。制御は、もしホスト書込サイクルが要求さ
れ、プロセッササイクルが待機中及び終了中で、配達が
イネーブルであるならば、状態Ａから状態Ｆに進行す
る。もしホスト書込サイクルが要求され、プロセッササ
イクルが待機中でそして終了していなかったならば、制
御は状態Ａから状態Ｅに進行する。他の全ケースでは制
御が状態Ａに留まる。
【００８７】もしホスト書込サイクルが待機中であるな
らば、或いはもしホスト書込サイクルが要求されて配達
がイネーブルであるならば、どちらの場合も、ホストバ
スが書込操作を受信する準備ができたことをＳＨＲＤＹ
即ち同期化ＨＲＤＹ信号が指示されたならば、制御は状
態Ｇから状態Ｃに進行する。このＨＲＤＹ信号は、ＰＣ
ＬＫ信号によってクロックされたＤ型フリップフロップ
の非反転出力で供給される。マルチプレクサの出力は、
セレクションを形成するＰＨＡＳＥ信号と共にＤ入力に
接続している。第０入力はフリップフロップの非反転出
力を受信し、第１入力がホストバスＨにあるＨＥＲＤＹ
＊信号の反転バージョンであるＨＥＲＤＹ信号を受信し
て、単一サイクル早期用意指示を示す。ＳＥＯＣ信号の
ＰＥＯＣとＰＢＲＤＹによって指示されるようにプロセ
ッササイクルが終わり、配達がデセーブルされたなら
ば、制御は状態Ｅから状態Ｇに進行する。プロセッササ
イクルが完了して、配達がイネーブルである時には、制
御が状態Ｅ或は状態Ｆに進行する。他の全ケースでは制
御が状態Ｅに留まる。制御は全ケースにおいて状態Ｆか
ら状態Ｃに進行する。制御は全ケースにおいて状態Ｃか
ら状態Ｄに進行する。
【００８８】状態Ｄからのいくつかの出口が存在する。
最初の出口は、用意が受信され、ホスト書込サイクルが
要求され或いは待機中で、プロセッサ書込サイクルが進
行中でなく或いはホスト書込サイクルが第１書込でない
時或いは待機中のプロセッササイクルが完了しないなら
ば発生する状態Ｄから状態Ｅにである。制御は、書込が
待機中或いは書込が要求され、配達がイネーブルされ、
プロセッサによって進行中中の読出サイクルが終了中の
ＳＨＲＤＹ信号の受取り時に状態Ｄから状態Ｆに進行す
る。制御は、用意が受信され、他の書込サイクルが待機
中或いは要求中で、配達がイネーブルされる時に、状態
Ｄから状態Ｃに進行する。もし用意が受信され、非配達
書込サイクルが待機中で、或いは書込サイクルが待機中
で、配達がデセーブルされるならば、制御は状態Ｄから
状態Ｇに進行する。もし用意が受信され、書込サイクル
が待機中でなく、どんな書込サイクルも要求されていな
いならば、制御は状態Ｄから状態Ａに進行する。勿論Ｈ
ＷＴステートマシーンは、ホスト書込サイクルが進行中
である時、及び用意信号が形成されるべきである時を指
示する。ＨＷＴＰＲＧ即ちホスト書込進展信号は、ＨＷ
Ｔステートマシーンが状態Ａ以外の状態にある時に、存
在する。ＨＷＥＰＢＲＤＹ即ちホスト書込早期プロセッ
サ用意信号は、ＨＲＤＹ即ちホスト用意信号がリターン
した時に、状態Ｃ或いは状態Ｇに形成される。ＳＥＴ
ＤＰＨＬＥ信号は、状態Ｃの間にアクティブである。
【００８９】注目されるように、ＨＷＴステートマシー
ンは、書込サイクルが待機中であるかどうか知っている
必要がある。これは図２７のＨＷＬ１ＰＮＤステートマ
シーンによって行われる。このステートマシーンは、リ
セット時に状態Ａで始まる。もしホスト書込サイクルが
進行中であり、ホスト書込サイクルが要求され、配達が
イネーブルされ、先の書込サイクルが完了していなかっ
たならば、或いは書込サイクルの第２レベルが配達、待
機中ならば、制御が状態Ａから状態Ｂに進行する。ＤＳ
ＰＡＤＳ信号が真であり、書込サイクルが進行中で、書
込サイクルが要求され、進行中の書込サイクルが完了し
ていず、配達がデセーブルされた時或はもし第２の非配
達書込サイクルは待機中であるならば、制御は、状態Ａ
から状態Ｃに進行する。他の全ケースでは制御が状態Ａ
に留まる。用意信号がホスト制御器４０４から受信され
る時、制御は状態Ｂから状態Ａに進行する。全部他の全
ケースでは制御が状態Ｂに留まる。用意が戻る時には制
御は状態Ｃから状態Ａに進行し、そうでなければ、状態
Ｃに留まる。ＨＷＴＬ１ＰＮＤ即ち第１レベルホスト書
込待機信号は状態Ｂの間アクティブであり、ＨＷＴＮＰ
Ｌ１ＰＮＤ即ちホスト第１レベル非配達書込サイクル待
機が状態Ｃで真である。
【００９０】要は、一度に３つのホストバス書込サイク
ル待機を持つことができることである。これは、１つの
サイクルがホストバスＨに配達でき、１つのサイクルが
ホストバスＨからＥＩＳＡバスＥに配達でき、他のもの
がプロセッサ１５２から待機できるので可能である。そ
れゆえに２レベルを追跡することは必要である。この追
跡は、図２８のＨＷＬ２ＰＮＤステートマシーンによっ
て行われる。このステートマシーンは、リセット時に状
態Ａで始まって、ＤＳＰＡＤＳ信号がアクティブで、ホ
ストバスへの書込サイクルが要求され、配達がイネーブ
ルされ、配達或いは配達されない第１書込サイクルが待
機中である時に、状態Ｂに進行する。もしＤＳＰＡＤＳ
信号がアクティブであり、ホスト書込サイクルが要求さ
れ、そのサイクルの配達がイネーブルでなく、サイクル
がすでに待機中であるならば、制御が状態Ａから状態Ｃ
に進行する。その他の全ケースでは制御は状態Ａに留ま
る。配達或いは非配達書込サイクルが待機中でない時に
は、制御が状態Ｂから状態Ａに進行する。即ち、予め待
機していたサイクルがもはや待機中でなく、完了してい
る。他のケースでは制御は状態Ｂに留まる。同様に先の
待機信号が実行されるならば、制御は状態Ｃから状態Ａ
に進行する。さもなければ制御は状態Ｃに留まる。ＨＷ
ＴＬ２ＰＮＤ即ちホスト書込配達レベル２待機信号が状
態Ｂでアクティブであり、ＨＷＴＮＰＬ２ＰＮＤ即ちレ
ベル２書込待機非配達信号が状態Ｃでアクティブであ
る。
【００９１】勿論、プロセッサ用意信号が書込ケースに
供給されると、読出ケースにおける早期プロセッサ用意
を形成することが必要である。これは図２９のＨＲＥＰ
ＢＲＤＹステートマシーンによって行われる。このステ
ートマシーンは、リセット時に状態Ａで始まる。もしホ
スト読出が進行中で、ホスト書込が進行中でなく、プロ
セッササイクルが待機中で、現在のプロセッササイクル
が終了中でなく、進行中のホストバスサイクルが進行中
のプロセッササイクルに先立って始めていないならば、
制御は状態Ｂに進行する。他の全ケースでは制御が状態
Ａに留まる。制御は、現行のプロセッササイクルが完了
中で、ホストバスサイクルが完了していなかったなら
ば、状態Ｂから状態Ｃに進行する。制御は、ホストバス
サイクルが完了中で、プロセッササイクルが完了してい
ないならば、状態Ｂから状態Ｄに進行する。制御は、ホ
スト及びプロセッササイクルが完了しているならば、状
態Ｂから状態Ｅに進行する。さもなければ制御は状態Ｂ
に留まる。制御はホストサイクルが完了している時に状
態Ｃから状態Ａに進行する。さもなければ制御は状態Ｃ
に留まる。制御はプロセッササイクルが完了している時
に状態Ｄから状態Ｅに進行する。さもなければ制御は状
態Ｄに留まる。常に制御は状態Ｅから状態Ａに進行す
る。
【００９２】ＨＲＥＰＢＲＤＹ即ちホスト読出早期ＰＢ
ＲＤＹ信号は、状態Ｃでホストバスサイクルが完了した
ならば状態Ｅで形成され、或いは状態Ａでホスト書込サ
イクルが進行中でないならば、進行中のホストサイクル
は最初で、完了中である。
【００９３】図５１には、ホスト制御モジュール４１４
にも含まれるある雑多な論理が示される。ＰＤＨＤＬＥ
＊信号は、Ｄ型フリップフロップ７００の反転出力とし
て供給される。ＰＤＨＤＬＥ＊信号は、ＯＲゲート７０
２にも接続している。ＯＲゲート７０２は、他入力とし
てＨＷＴステートマシーンからＳＥＴ ＤＰＨＬＥ信号
を受信する。ＯＲゲート７０２の出力は、ＮＡＮＤゲー
ト７０４の反転ＨＲＤＹ信号の指示と共に論理積され
る。ＮＡＮＤゲート７０４の出力は、フリップフロップ
７００のＤ入力に供給される。フリップフロップ７００
は、ＰＣＬＫ信号によってクロックされる。論理（ロジ
ック）は、ＨＰＲＯＧ即ちホストバスサイクル進展信号
をも展開する。これはＯＲゲート７０６の出力として展
開される。ＯＲゲート７０６は、ＯＲゲート７０８の出
力とＤ型フリップフロップ７１０の非反転出力を受信す
る。ＯＲゲート７０８は、ＨＲＤＰＲＧホスト読出進展
信号、ＨＷＴＰＲＧホスト書込進展信号及びＨＷＬ１Ｐ
ＥＮＤホスト書込待機信号を受信する。ＯＲゲート７０
６の出力は、第２入力がＮＯＲゲート７１４の出力を受
信するＡＮＤゲート７１２の第１入力であり、このＮＯ
Ｒゲート７１４が順にＰＥＯＣ及びＰＢＲＤＹ信号を受
信して、現行のプロセッササイクルが完了していないこ
とを指示する。ＡＮＤゲート７１２の出力は、フリップ
フロップ７１０のＤ入力として供給される。フリップフ
ロップ７１０は、ＰＣＬＫ信号によってクロックされ
る。ＨＣＭモジュール４１４によって生成された関心の
最後の信号は、無効化パリティチェック即ちＩＧＮＰＣ
ＨＫ信号である。この信号は、パリティがホストバスＨ
で維持されないので、ホストバスＨからの読出操作の間
にプロセッサ１５２によって利用される。ＩＧＮＰＣＨ
Ｋ信号は、入力が２入力ＯＲゲート７１８の出力を受信
するフリップフロップ７１６の非反転出力として供給さ
れる。ＯＲゲート７１８への第１入力は、Ｄ型フリップ
フロップ７２０の非反転出力によって供給される。第２
入力は、フリップフロップ７２０のＤ入力にも接続して
いるＤ型フリップフロップ７２２の非反転出力によって
供給される。ＨＲＥＰＢＲＤＹ信号は、フリップフロッ
プ７２２のＤ入力に供給される。そして全ての３つのフ
リップフロップ７１６と７２０と７２２はＰＣＬＫ信号
によってクロックされる。
【００９４】データバッファ１５８を検討すると、ＦＥ
ＣＯＮモジュール４００が読出ケース間にマルチプレク
サ３３８の適当な制御を許すために、ＰＤＳＥＬ＜
１．．０＞信号をも供給されなければならないことは、
理解される。これは主に図３０で指示されたＤＰＳＥＬ
ステートマシーンの使用によって行われる。このステー
トマシーンは、リセットで状態Ａに留まり、状態Ｂ、Ｃ
或はＤにあるＨＲＤステートマシーンによって示される
ようにもしホスト読出サイクルが進行中であるならば、
或いはもしホスト読出サイクルが進展中ならば、状態Ｃ
に進行し、ＨＰＲＯＧ １ＳＴ信号によって示されるよ
うにホストサイクルが第１データ部分を開始しているの
で、そのデータ部分に戻している。制御はいくつかの異
なる状態下で状態Ａから状態Ｂに進行する。これらの第
１は、メモリ読出サイクルが進行中にあり、早期ＰＢＲ
ＤＹ信号が供給され、サイクルが完了せず、最初進行す
るホスト読出サイクルが進行中でない時である。状態Ａ
から状態Ｂへの遷移用の第２の状態は、メモリ読出サイ
クルが発生し、早期ＰＢＲＤＹが供給され、サイクルが
終り、完了中のサイクルがＬＰＡＩ０３信号によって示
されるようにクリアされたＰＡ＜３＞ビットを持ってい
る時である。状態Ａから状態Ｂへの遷移の最後の状態
は、ＭＥＭＲＤとＭＣＹＣ信号によって示されるように
メモリ読出サイクルが発生し、メモリサイクルがメモリ
制御ブロック４０２によってアクノリッジされ、ＰＡ＜
３＞信号がクリアされて下位６４ビットを指示し、ＰＢ
ＲＤＹ信号がアサートされなかった時である。他の全ケ
ースでは制御は、状態Ａで留まる。
【００９５】もし最初始まるホスト読出サイクルが発生
するならば、制御は状態Ｂから状態Ｃに進行する。状態
Ａから状態Ｂへの遷移毎に真である同じ状態のために制
御は、それらの特定の状態において利用されるようにＰ
Ａ＜３＞ビットがセットされることを除いて状態Ｂから
状態Ａに進行する。さもなければ制御は状態Ｂで留ま
る。ホスト読出サイクルが発生せず、メモリ読出サイク
ルが発生し、ビットＰＡ＜３＞がセットされない時に
は、制御が状態Ｃから状態Ａに進行する。もしホスト読
出サイクルが発生し、読出サイクルは発生し、ＰＡ＜３
＞ビットがセットされるならば、制御が状態Ｃから状態
Ｂに進行する。さもなければ制御は状態Ｃで留まる。
【００９６】ＤＰＳＥＬステートマシーンの特定の状態
は、マルチプレクサのセレクションを決定する。状態Ａ
において、ＮＰＤＳＥＬ＜１．．０＞として参照した信
号は第１のチャンネルを示すためにセットされる。状態
Ｂにおいて、ＮＤＰＳＥＬ＜１．．０＞信号は第２のチ
ャンネルを示すためにセットされ、一方状態Ｃにおい
て、ＮＤＰＳＥＬ＜１．．０＞信号はマルチプレクサ３
３８の第３入力を示すためにセットされる。これらＮＤ
ＰＳＥＬ＜１．．０＞信号は、２つのＤ型フリップフロ
ップの入力に供給され、これらフリップフロップがＰＣ
ＬＫ信号によってクロックされて、フリップフロップの
非反転出力がＰＤＳＥＬ＜１．．０＞信号を生成してい
る。
【００９７】プロセッサ１５２に供給されてパイプライ
ンを許容しなければならない１つの信号は、ＰＮＡ即ち
プロセッサ次アドレスとして参照された信号である。プ
ロセッサ１５２はこの信号を見て、それがパイプライン
モードで次アドレスを供給されることができることを知
る。それゆえにＰＮＡ信号を適当に発生することは、必
要である。一連のステートマシーンとランダムな論理は
この信号を供給するために利用される。最初のステート
マシーンは、図３１のＰＮＡステートマシーンである。
このステートマシーンは、ＰＮＡ信号が所定のウィンド
ウの範囲内で形成することができたという指示を供給す
るために使われる。ステートマシーンは、リセットで状
態Ａから始まる。もしＳＰＡＤＳ信号が真であり、ＥＰ
ＮＡ ＤＥＣ即ち早期ＰＮＡデコードとして参照された
信号が供給されるならば、制御は状態Ａから状態Ｂに進
行する。ＥＰＮＡＤＥＣ信号は、２つの状態の下で開発
される。第１は、ローカルすなわちプロセッサバス位置
に対してでなく、特別のサイクルでないプロセッサ読出
サイクルである。第２は、Ｌ２キャッシュ１５４によっ
て応答されず、要求されるコード書込でない非特殊非局
所プロセッサ書込サイクルである。さもなければ制御は
状態Ａで留まる。もしＰＰＥＯＣ信号がアサートされて
サイクルの完了を示したならば、制御が状態Ｂから状態
Ａに後戻りする。ＰＮＡ信号がアサートされて、サイク
ルが完了しないならば、制御は状態Ｂから状態Ｃに進行
する。制御は全ての他のケースにおいて状態Ｂで留ま
る。もしＳＰＡＤＳ信号がアサートされ、ＥＰＮＡ Ｄ
ＥＣ信号がアサートされず、或いはサイクルが終わって
いるならば、制御は状態Ｃから状態Ａに後戻りする。も
しＳＰＡＤＳ信号がアサートさされ、現行のサイクルが
終わり、上記のＥＰＮＡＤＥＣＷＲ信号即ち書込状態が
真でなく或いは読出が進行中でないならば、制御は状態
Ｃから状態Ｂに進行する。もしＳＰＡＤＳ信号がアクテ
ィブであり、現行のサイクルが完了せず、ＥＰＮＡ Ｄ
ＥＣ信号がアクティブであるならば、制御が状態Ｃから
状態Ｅに進行する。もしＳＰＡＤＳ信号がアクティブで
あり、現在進行中のサイクルが完了し、ＥＰＮＡ ＤＥ
Ｃ信号がアサートされているならば、制御が状態Ｃから
状態Ｄに進行する。他の全ケースでは制御は、状態Ｃで
留まる。状態Ｄでは、操作がパイプラインであるという
指示である。もしＰＰＥＯＣ信号がアサートされてサイ
クルの完了を示すならば、制御が状態Ｄから状態Ｂに進
行する。さもなければ制御は状態Ｄで留まる。制御は全
てのケースにおいて状態Ｅから状態Ｂに進行する。
【００９８】ＰＮＡステートマシーンは１つの信号を供
給する。これはステートマシーンが状態Ｂにある時、Ｐ
ＮＡ ＯＫ信号である。これは、１つのサイクルが現在
パイプラインされず、或いは効果的に完了していないの
で、他のアドレスを受信することは可能であるとの指示
である。
【００９９】ＲＤＰＮＡステートマシーンとして参照さ
れたステートマシーンは、図３２で示されて、ＰＮＡ信
号が現行の読出サイクル毎に発生することができること
を指示するために用いられる。制御はリセット時に状態
Ａで始まる。もし信号ＥＰＮＡ ＤＥＣＲＤ（ＥＰＮＡ
ＤＥＣ信号の読出用）が真であり、状態の以下の組の
いずれも真であるならば、制御は状態Ａから状態Ｂに進
行する。第１組は、もしＭＣＹＣ即ちメモリサイクルが
指示され、アクノリッジがメモリ制御ブロック４０２か
ら受信されたならばである。第２組は、もしホストサイ
クルがアクティブであり、アクノリッジがホスト制御ブ
ロック４０４から受信されたならばである。第３組は、
もしＤＳＰＡＤＳ信号がアクティブであり、サイクルが
メモリサイクル或いはホストサイクルであるならばであ
る。他の全ケースでは制御が状態Ａで留まる。もしＰＮ
Ａ信号がアサートされるならば、或いは現行のサイクル
がＰＰＥＯＣ信号によって示されるように完了している
ならば、制御は状態Ｂから状態Ａに後戻りする。さもな
ければ制御は状態Ｂで留まる。ＲＤＰＮＡ ＯＫ信号
は、状態Ｂで或いは次の状態は状態Ｂである時に発生す
る。
【０１００】類似のステートマシーン（ＷＲＰＮＡステ
ートマシーン）は図３３で示されて、そして書込サイク
ルケースのためのＷＲＰＮＡ ＯＫ信号を生成するため
に使われる。このステートマシーンはリセットで状態Ａ
から始まって、３つの条件の１条件下で状態Ｂに進行す
る。最初の条件は、ＳＰＡＤＳ信号がアサートされ、Ｅ
ＰＮＡ ＤＥＣＷＲ信号がアサートされ、メモリ書込が
発生せず、ホスト書込は進行中でないか、或いはホスト
制御ブロック４０２が操作をアクノリッジした時であ
る。第２の条件は、ＳＰＡＤＳ信号とＥＰＮＡ ＤＥＣ
信号が両方共アサートされ、メモリ書込サイクルが進行
中でＥＭＡＣＫ信号によってまもなく完了するものとア
クノリッジされ、ホストバス書込が進行中でなく或いは
それはアクノリッジされた時である。最後の条件は、ホ
ストサイクルが発生し、それがアクノリッジされ、進行
中のホスト書込であり、ＰＮＡ信号が送られず、ＥＰＮ
ＡＤＥＣＷＲ信号がアサートされた時である。他の全ケ
ースでは制御が状態Ａで留まる。もしＰＮＡ信号がアサ
ートされるならば、或いはＰＰＥＯＣ信号によって示さ
れるように、サイクルが終わったならば制御は状態Ａへ
状態Ｂから戻る。さもなければ制御は状態Ｂで留まる。
ＷＲＰＮＡ ＯＫ信号は、ステートマシーンが状態Ｂに
あり、或いは次の状態が状態Ｂであるならば開発され
る。
【０１０１】ＰＮＡＧＥＮモジュール４１６は、現実の
ＰＮＡ信号を生成するために、いくらかのランダムな論
理を含む。ＰＮＡ信号は、フリップフロップの反転出力
によって生成されたＰＮＡ＊信号と共にフリップフロッ
プの非反転出力によって生成される。フリップフロップ
は、ＰＣＬＫ信号によってクロックされる。フリップフ
ロップへの入力は、ＰＮＡ ＯＫ信号、ＨＰＮＡＯＫ信
号、及びＲＤＰＮＡＯＫとＷＲＰＮＡＯＫ信号を結合す
るＯＲゲートの出力の入力を持つＯＲゲートの出力によ
って供給される。ＨＰＮＡ ＯＫ信号は、その入力とし
て、ホスト書込サイクルが進行中であることを指示する
信号及びＯＲゲートの出力を持つＮＡＮＤゲートの出力
である。このＯＲゲートは、第１入力としてホスト読出
サイクルが進行中を指示する信号及び第２入力としてＡ
ＮＤゲートを持ち、このＡＮＤゲートは、入力としてホ
ストサイクルがあることを示す信号及びＥＰＮＡ ＤＥ
ＣＲＤ信号を持っている。
【０１０２】以上説明したように、多数のステートマシ
ーンは、ＰＢＲＤＹ即ちプロセッサバースト用意信号を
進行用に用いている。プロセッサ１５２で形成されるよ
うに分岐追跡メッセージのようなある特殊なサイクル
は、ホストバスＨに供給されないで、エラーを防止しな
ければならないが、用意指示は供給しなければならな
い。更に、プロセッサ１５２は、どの現実の操作も発生
しないけれども、書込保護エリアへの書込操作毎の用意
指示を受信しなければならない。これら特定のケースの
ためのＥＰＢＲＤＹ信号は、図３４で示されたＷＰＥＰ
ＢＲＤＹステートマシーンによって供給される。このス
テートマシーンは、リセット時に状態Ａから始まり、も
しＤＳＰＡＤＳ信号が真であり、ローカル或は主メモリ
へのデータ書込が指示され、ＳＭＩモードがアクティブ
でなく、書込保護ステータスがＤＤＦ１６４から指示さ
れたならば、或いはもしＤＳＰＡＤＳ信号が真であり、
分岐トレースメッセージがデコードされたならば、更に
これら両方のケースに、プロセッササイクルがメモリ制
御器１５６で進行中でなく、或いは進行中のサイクルが
終わっていず、ＰＢＲＤＹ信号がアサートされることの
追加条件を満たしたならば、状態Ｂに遷移（進行）す
る。プロセッササイクルが進行中において、もしＤＳＰ
ＡＤＳ信号がアサートされ、ローカル（局所）メモリ書
込データ操作が指示され、ＳＭＩモードがアクティブで
なく、書込保護指示がＤＤＦ１６４から受信されたなら
ば、或いはＤＳＰＡＤＳ信号が真であり、分岐トレース
メッセージがデコードされたならば、制御が状態Ａから
状態Ｃに進行する。さもなければ制御は状態Ａで留ま
る。常に制御は状態Ｂから状態Ａに進行する。進行中の
サイクルがアサートされたＰＥＯＣとＰＢＲＤＹ信号に
よって示されるように完了した時には、制御は状態Ｃか
ら状態Ｂに進行する。さもなければ制御は状態Ｃで留ま
る。ＷＰＥＰＢＲＤＹ信号は、状態Ｂでアサートされ
る。それで、このステートマシーンは、書込保護メモリ
へ書込または分岐トレースメッセージのケースにおける
プロセッサＢＲＤＹ指示を供給するために使われる。書
込保護エリアへの書込のケースにおいて、他のステート
マシーンのどれも、この操作を実行しない。そして実際
にデータは無視される。同様にデータは、分岐トレース
メッセージ毎に無視されて、ホストバスＨに渡されな
い。
【０１０３】この最後のＥＰＢＲＤＹ信号の展開と共に
ＰＢＲＤＹ信号を展開する論理を記述することは、適当
である。ＥＰＢＲＤＹ信号として参照される信号は、Ｍ
ＲＥＰＢＲＤＹとＭＷＥＰＲＤＹとＨＲＥＰＢＲＤＹと
ＨＷＥＰＢＲＤＹとＷＰＥＰＢＲＤＹ信号と相互に論理
和して展開される。この信号は、キャッシュ制御器がキ
ャッシュラインフルを形成していないことの指示（出
力）と論理積がとられて、Ｄ型フリップフロップの入力
に供給される。フリップフロップの非反転出力がＰＢＲ
ＤＹ信号であり、一方フリップフロップの反転出力は、
プロセッサ１５２に供給されるＰＢＲＤＹ＊信号であ
る。
【０１０４】既に注目されるように、ＭＣＹＣとＨＣＹ
Ｃとして参照された２つの信号が利用された。図１０で
示されるように、ＭＣＹＣ信号はＭＣＯＮブロック４０
２に供給され、ＨＣＹＣ信号がＨＣＯＮブロック４０４
に供給されて、実行サイクルを指示する。このデコード
がある論理によって行われる。
【０１０５】ＭＣＹＣ論理は、図３５で示される。６入
力ＡＮＤゲート５５０は、ＰＭＩＯ、ＰＤＣ、ＰＷＲ
＊、ＰＬＯＣＡＬ＊、ＣＨＩＴＯＫ＊及びＨＬＯＣＭＥ
Ｍ信号を受信して、Ｌ２キャッシュ１５４ヒットでない
主メモリデータ読出サイクルをデコードする。６入力Ａ
ＮＤゲート５５２は、ＰＭＩＯ、ＰＤＣ＊ ＰＷＲ＊
ＰＬＯＣＡＬ＊ＨＬＯＣＭＥＭ及びＣＨＩＴＯＫ＊信号
を受信して、Ｌ２キャッシュ１５４ヒットでないメモリ
命令（コマンド）読出サイクルをデコードする。６入力
ＡＮＤゲート５５４は、ＰＭＩＯとＰＤＣとＰＷＲとＰ
ＬＯＣＡＬ＊とＨＬＯＣＭＥＭ信号と、ＳＭＩＡＣＴ及
びＨＷＰ＊信号を受信する２入力ＯＲゲート５５６の出
力とを受信する。それで、このＡＮＤゲート５５４は、
メモリデータ書込サイクルをデコードする。ＳＭＩＡＣ
ＴとＨＷＰ＊信号がＯＲゲート５５６で論理和されるこ
とは、注目される。これは、システム管理メモリのよう
な通常書込保護されたメモリのエリアがシステム管理モ
ード期間に書込保護されないように、行われる。この適
宜メモリのエリアがＳＥＮエリアとして、上書きする危
険なしで利用されることができ、しかもＳＭＭモードの
間に充分にアクセスすることができる。
【０１０６】ＡＮＤゲート５５０、５５２及び５５４の
出力は、出力が２入力ＡＮＤゲート５５８に第１入力と
して供給された３入力ＯＲゲート５５７の入力に供給さ
れる。ＡＮＤゲート５５８の第２入力が、ＤＳＰＡＤＳ
信号を受信する。ＡＮＤゲート５５８の出力は、第２入
力がＤ型フリップフロップ５６２の非反転出力を受信す
る２入力ＯＲ５６０への一入力として供給される。ＯＲ
ゲート５６０の出力がＭＣＹＣ信号であって、そして２
入力ＡＮＤゲート５６４の入力に供給される。ＡＮＤゲ
ート５６４の第２入力が反転されて、ＭＡＣＫ信号を受
信する。ＡＮＤゲート５６４の出力は、フリップフロッ
プ５６２のＤ入力に供給されて、このフリップフロップ
５６２がＰＣＬＫ信号によってクロックされる。
【０１０７】ＨＣＹＣ信号の展開が、図３６で示され
る。４入力ＡＮＤゲート５７０は、ＣＨＩＴＯＫ＊とＰ
ＭＩＯとＰＤＣとＰＷＲ信号を受信して、ホストバスメ
モリデータ書込操作をデコードする。５入力ＡＮＤゲー
ト５７２は、ＰＭＩＯとＰＤＣ＊とＰＷＲ＊とＨＬＯＣ
ＭＥＭ＊とＣＨＩＴＯＫ＊信号を受信して、キャッシュ
ヒットでないホストバスメモリコマンド読出操作をデコ
ードする。５入力ＡＮＤゲート５７４は、ＰＭＩＯとＰ
ＤＣとＰＷＲ＊とＨＬＯＣＭＥＭ＊とＣＨＩＴＯＨ＊信
号を受信して、キャッシュヒットでないホストバスメモ
リデータ読出操作をデコードする。２入力ＯＲゲート５
７６は、ＰＭＩＯ＊とＰＷＲ＊信号を受信して、ホスト
バスＩ／Ｏ読出操作をデコードする。３入力ＯＲゲート
５７８は、ＰＭＩＯ＊とＰＤＣとＰＷＲ信号を受信し
て、ホストバスＩ／Ｏデータ書込操作を指示する。ＡＮ
Ｄゲート５７０、５７２及び５７４とＯＲゲート５７６
及び５７８の出力は７入力ＯＲゲート５８０に入力とし
て供給される。このＯＲゲート５８０の残りの入力に
は、それぞれ８０４８６の等価特別のサイクルであるプ
ロセッサバスローカルサイクル及び特別サイクルを指示
して、ホストバスに転送されるＰＬＯＣＡＬ及びＨＳＰ
ＣＹＣ信号が供給される。ＯＲゲート５８０の出力は、
第２入力がＤＳＰＡＤＳ信号を受信する２入力ＡＮＤゲ
ート５８２への一入力として供給される。ＡＮＤゲート
５８２の出力は、２入力ＯＲゲート５８４への一入力と
して供給される。ＯＲゲートへの第２入力は、Ｄ型フリ
ップフロップ５８６の非反転出力に接続している。フリ
ップフロップ５８６は、ＰＣＬＫ信号によってクロック
される。ＯＲゲート５８４の出力は、第２入力が反転し
て２入力ＡＮＤゲート５９０の出力を受信する２入力Ａ
ＮＤゲート５８８への一入力として供給される。ＡＮＤ
ゲート５８８の出力は、フリップフロップ５８６のＤ入
力に供給される。ＨＡＣＫ信号は、ＡＮＤゲート５９０
への一入力として供給され、２入力ＮＡＮＤゲート５９
２の出力が、第２入力を形成する。ＰＰＲＯＧＲＤとＰ
ＷＲ信号はＮＡＮＤゲート５９２への入力である。ＮＡ
ＮＤゲート５９２の出力は、第２入力がＯＲゲート５８
４の出力を受信する２入力ＡＮＤゲート５９４にも１つ
の入力として供給される。ＡＮＤゲート５９４の出力
は、ＨＣＹＣ信号である。これでフロントエンド制御器
４００の記述を完了する。
【０１０８】メモリ制御ブロック４０２は、図１２でよ
り詳細に示され、そのステートマシーンは、この時点で
説明される。ＣＰＵＭＥＭモジュール４３０は、プロセ
ッサ１５２から導かれたメモリ操作の実制御を分担す
る。ＣＰＵＭＥＭモジュール４３０の核は、図３８に示
すようにＭＥＭ即ちメモリステートマシーンである。制
御は、リセット時にＭＩ即ちメモリアイドルである。こ
の状態において、ステートマシーンは、アイドルで、Ｄ
ＲＡＭをプリチャージし、ＭＲＡＳ＊信号はハイであ
る。メモリサイクルが要求されていることを示すＭＣＹ
Ｃ信号がアクティブであり、ＤＲＡＭが充分にプリチャ
ージされなかったことを示して、信号からのＣＨＧＴＯ
＊即ち未充電タイムアウト信号がアサートされないな
ら、制御は状態ＭＩから状態ＭＲＣに進行する。ＭＣＹ
Ｃ信号によって示されるように、もしサイクルが要求さ
れ、ＣＨＧＴＯ信号が真でプリチャージ時間が完了した
ことを指示するならば、制御が状態ＭＩから状態ＭＲ１
に或はメモリＲＡＳ１に進行する。ＢＭＰＲＯＧ即ちバ
スマスタサイクル進展信号がアサートされる時、制御は
状態ＭＩから状態ＭＮに進行する。他の全ケースでは制
御が状態ＭＩで留まる。プリチャージ時間が完了された
ことを指示して、ＣＨＧＴＯ信号がアクティブな時、制
御は状態ＭＲＣから状態ＭＲ１に進行する。制御は全て
のケースにおいて状態ＭＲ１から状態ＭＲ２に進行す
る。ＤＤＦ１６４からのＬＳＰＤ６０即ちラッチされた
ＳＰＤ６Ｏ信号によって示されるように、ＤＲＡＭが６
０ｎｓの速度を持ち、読出サイクルが指示され、或いは
ＰＭＤＲＤＹ即ちプロセッサ対メモリデータ用意信号が
アクティブであるならば、制御が状態ＭＲ２から状態Ｍ
Ｃ１（ＣＡＳ状態の最初）に進行する。書込サイクルが
要求され、ＰＭＤＲＤＹ信号がアサートされないなら
ば、制御は６０ｎｓＤＲＡＭ毎に状態ＭＲ２から状態Ｍ
Ｒ４に進行する。全部他の全ケースでは制御が状態ＭＲ
２から状態ＭＲ３に進行する。特に８０ｎｓＤＲＡＭの
ケースにおいては、制御が状態ＭＲ２からＭＲ３に進行
する。制御は全てのケースにおいて状態ＭＲ３から状態
ＭＲ４に進行する。もし読出サイクルが要求され、或い
はＰＭＤＲＤＹ信号によって示されるようにデータが利
用可能であるならば、制御がＭＲ４から状態ＭＣ１に進
行する。制御は全ての他のケースのために状態ＭＲ４で
留まる。
【０１０９】常に制御は状態ＭＣ１から状態ＭＣ２に進
行する。ＦＥＣＯＮブロック４００がメモリからデータ
を受ける準備ができていることを指示して、ＭＲＤＲＥ
Ｑ信号がアサートされる時、制御は状態ＭＣ２から状態
ＭＣ３に進行する。全部他の全ケースでは制御が状態Ｍ
Ｃ２で留まる。常に制御は状態ＭＣ３から状態ＭＲに進
行する。
【０１１０】状態ＭＮからの多数の出口が存在する。状
態ＭＮでＭＲＡＳ＊信号はローである。もしバーストサ
イクルが発生したならば、真性のＭＣＹＣ、ＢＵＲＳＴ
＊、ＭＷＲ＊及びＰＧＨＩＴ信号で指示されるように非
バーストメモリページヒット読出が発生したならば、或
いはアサートされたＭＣＹＣ信号とＢＵＲＳＴ＊とＰＧ
ＨＩＴとＰＭＤＲＤＹとＰＲＭＷＲ信号によって示され
るように、次のサイクルが非バーストメモリページヒッ
トであり、先のサイクルメモリ書込であり、データが利
用可能であるならば、制御は状態ＭＮから状態ＭＣ１に
進行する。ＰＲＭＷＲ信号は先のメモリサイクルが書込
サイクルであることを示す。状態ＭＮから状態ＭＣ１へ
のこのループは、最も短いループであって、６６ＭＨｚ
クロックを基準にして、２つのウエイト状態ループを指
示する。それで、ページヒットが得られた時には、メモ
リ制御器１５６は、ほとんどのページヒット操作用にメ
モリサイクルモード毎に２ウエイト状態に動作すること
ができる。制御は、真性のＭＣＹＣ、ＢＵＲＳＴ＊、Ｍ
ＷＲ、ＰＧＨＩＴ及びＰＭＤＲＤＹ＊信号によって指示
されるように、データが供給できない非バーストメモリ
ページヒット書込において、状態ＭＮから状態ＭＲ４に
進行する。勿論、制御は、真性のＭＣＹＣ、ＢＵＲＳＴ
＊、ＭＷＲ、ＰＧＨＩＴ及びＰＲＭＷＲ＊信号によって
指示されるように、読出操作に続く書込を有する非バー
ストメモリページヒットにおいて、状態ＭＮから状態Ｍ
Ｒ４に進行する。もし他のサイクルが要求されるなら
ば、制御は状態ＭＮからＭＲＣに進行する。それは、真
性のＭＣＹＣ、ＢＵＲＳＴ＊及びＰＨＧＨＩＴ＊信号に
よって示されるように非バースト非ページヒットであ
る。制御は、メモリ性能モニタが次のサイクルがたぶん
ページヒットでなく、それ故ページミスの場合時間がセ
ーブできるかが解るためにＤＲＡＭをプリチャージする
に適切であることを指示するので、もしアイドル状態が
非バースト、非バスマスタサイクル、非メモリサイクル
毎に必要ならば、或いはもしホールド要求がプロセッサ
１５２によってアクノリッジされたならば、状態ＭＮか
ら状態ＭＩに進行する。これらの状態は、ＭＣＹＣ＊及
びＢＵＲＳＴ＊信号と、真であるＢＭＰＲＯＧ＊信号
と、ＨＨＬＤＡ或いはＭＰＭ ＨＩＴ＊によって示され
る。他の全ケースでは制御が効果的に第２のアイドル状
態である状態ＭＮに留まる。この場合、ＭＲＡＳ＊信号
がローに保持される。特に、次の状態を指示するメモリ
パフォーマンスモニタは、ページヒットでありそうなら
ば、制御が状態ＭＮに留まり、ヒットを待って状態ＭＣ
１或いはＭＲ４に遷移する。
【０１１１】注目されるように、ＭＥＭステートマシー
ンは、バーストが発生しているか否かを知る必要があ
る。この情報は、図３８で示されたＢＵＲＳＴステート
マシーンによって供給される。このステートマシーン
は、リセットで状態Ａから始まり、ＮＥＷＣＹＣ及びＣ
ＢＵＲＳＴ信号に基づいて、キャッシュバースト操作が
発生し新規サイクルが展開されたならば、状態Ｂに進行
する。このＮＥＷＣＹＣ信号は、ＭＡＣＫ及びＭＣＹＣ
信号の論理積であり、ＣＢＵＲＳＴ信号がプロセッサ１
５２ライトバック即ちＬ２キャッシュ１５４センド・ア
ロケート（send allocate）ラインフルを指示する。全
部他の全ケースでは制御が状態Ａで留まる。ＭＢＲＤＹ
信号が受信されて、１２８ビットのデータがメモリシス
テムに転送されたことを指示した時には、制御が状態Ｂ
から状態Ｃに進行する。さもなければ制御は状態Ｂで留
まる。制御は、ＭＢＲＤＹ信号の次の発生で状態Ｃから
状態Ａに戻り、さもなければ状態Ｃで留まる。従って、
新規なバーストサイクルの開始が指示された時には、デ
ータが転送されると、制御が状態Ｂから状態Ｃに進行す
る。それで、ＢＵＲＳＴ２信号が状態Ｃでアサートさ
れ、ＥＢＵＲＳＴ信号が状態Ｂで形成されるＢＵＲＳＴ
信号は、状態ＢとＣの期間にアサートされる。
【０１１２】ＣＨＧＴＯ即ちプリチャージタイムアウト
信号は単純なカウンタによって供給される。ＭＲＡＳ信
号がアサートされされる時はいつでも、カウンタに４の
デフォルト値がロードされる。この信号のアサートは、
下に記述される。ＭＲＡＳ信号がデアサートされた（ハ
イのＭＲＡＳ＊信号）時のＰＣＬＫ信号の各立上がりエ
ッジ毎に、カウントダウンされる。カウンタが１の値に
届く時、これはプリチャージ時間が６０ｎｓＤＲＡＭの
ために完了されたという、指示である。カウンタが０に
なった時、これはプリチャージ時間が８０ｎｓＤＲＡＭ
を完了したという、指示である。それ故、ＣＨＧＴＯ信
号は、ＭＲＡＳ＊信号のデアサートの開始から６０ｎｓ
ＤＲＡＭ用に３つの計数で、８０ｎｓＤＲＡＭ用に４つ
の計数で供給される。
【０１１３】このＰＧＨＩＴ即ちページヒット信号はペ
ージヒット検知ブロックによって供給される。これは、
プロセッサアドレス＜２７．．１２＞ビットのためのラ
ッチを含む相当の適宜ブロックで、このラッチはアドレ
スがメモリに供給されている時にアクティブとなるプロ
セッサメモリアドレス・ラッチイネーブル信号で操作さ
れる。ラッチの出力は比較器の１つの入力に供給され、
一方アクティブ即ち現行のプロセッサアドレス＜２
７．．１２＞ビットが比較器の２番目の入力に供給され
る。もし、これらが等しいならば、これは、新規列アド
レスが供給しなくてもよいように、ページヒット操作で
あると見なす。ある雑多な論理は、ＣＰＵＭＥＭモジュ
ール４３０にも含まれる。最初の機能は、ＭＲＤＹ信号
（図３９）の世代である。このＭＲＤＹ信号はＤ型フリ
ップフロップ７４０の出力がＰＣＬＫによって信号をク
ロックされるように供給される。フリップフロップ７４
０へのＤ入力は、ＭＷＲ信号を受信する選択入力を有す
るマルチプレクサ７４２の出力信号を受信する。このマ
ルチプレクサ７４２の第０入力は、ＥＢＵＲＳＴ＊信号
及びＭＥＭステートマシーンの次の状態が状態ＭＣ２で
あることを指示する信号を受信するＡＮＤゲート７４４
の出力に接続される。ＡＮＤゲート７４４の出力は、Ｐ
ＣＬＫ信号によってクロックされて、出力がＬＭＲＤＹ
或はＥＭＡＣＫ信号でありＤ型フリップフロップ７４６
のＤ入力にも供給される。マルチプレクサ７４２の第１
入力は、次の状態がＭＣ３であることを指示する信号を
受信する。この同じ信号は、ＰＣＬＫ信号によってクロ
ックされて、出力がＭＢＲＤＹ信号であるＤ型フリップ
フロップ７４８のＤ入力に供給される。
【０１１４】ＭＡＣＫ即ちメモリアクノリッジ信号は、
図４０で展開される。次の状態が状態ＭＮであることを
指示する信号とＥＢＵＲＳＴ＊信号はＡＮＤゲート７５
０の入力に供給される。ＡＮＤゲート７５０の出力は、
他入力が次の状態が状態ＭＩであることを指示する信号
であるＯＲゲート７５２への一入力である。このＯＲゲ
ートの出力は、その出力がＮＭＡＣＫ信号であるフリッ
プフロップ７５４のＤ入力に供給される。フリップフロ
ップ７５４は、ＰＣＬＫ信号によってクロックされて、
そその非反転出力としてＭＡＣＫ信号を持っている。
【０１１５】ＣＰＵセクションからのＭＲＡＳＳＣ即ち
マスタＲＡＳセット信号は次の状態が状態ＭＲ１である
ことを指示する信号と同じである。ＣＰＵ信号からのＭ
ＲＡＳＲＣ即ちマスタＲＡＳリセット信号は、図４１の
３入力ＯＲゲート７５６の出力として示される。次の状
態ＭＣ３とＭＣＹＣとＰＧＨＩＴ＊及びＢＵＲＳＴ２信
号はＡＮＤゲート７５８に供給される。ＢＵＲＳＴ＊と
ＰＧＨＩＴ＊とＭＣＹＣ及び次の状態ＭＮ信号はＡＮＤ
ゲート７６０に供給された。ＡＮＤゲート７５８及び７
６０の出力は、ＭＥＭステートマシーンの次の状態が状
態ＭＩであることを指示する信号と共に、ＯＲゲート７
５６への入力として供給される。ＣＰＵセクションから
のＮＭＣＡＳＣ即ち次のサイクルマスタＣＡＳ信号は次
の状態が状態ＭＣであることを指示する信号に等価であ
る。
【０１１６】図４２で示されるように、ＣＰＵからのＮ
ＭＡＬＥＣ即ち次のサイクルメモリ・アドレスイネーブ
ル信号がＯＲゲート７６２の出力として供給される。次
の状態ＭＣ３とＥＢＵＲＳＴ＊信号はＡＮＤゲート７６
４の入力に要求される。次の状態ＭＮとＥＢＵＲＳＴ＊
とＭＣＹＣ＊信号はＡＮＤゲート７６６に入力として供
給される。ＡＮＤゲート７６４と７６６の出力及び次の
状態がＭＩであることを指示する信号は、ＯＲゲート７
６２への入力である。
【０１１７】ＣＰＵセクションからのＮＭＡＤＲＩＮＣ
Ｃ即ち次のサイクルメモリアドレス・インクリメント信
号は、ＢＵＲＳＴ操作間に状態ＭＣ３となる次の状態に
等価である。ＣＰＵセクションからのＭＡＬＬＢＥＳＣ
即ちメモリ全バイトイネーブル信号は、読出サイクル或
いはキャッシュバースト操作の期間中に形成される。Ｃ
ＰＵセクションからのＮＭＷＥＣ即ち次のサイクルメモ
リ書込イネーブル信号は、図４３で示されるように、Ｏ
Ｒゲート７６８の出力として供給される。次の状態どの
ＭＲ或はどのＭＣ信号及びＭＷＲ信号がＡＮＤゲート７
７０の入力である。次の状態ＮＭとＮＸＴＣＹＣとＰＷ
ＲとＰＲＭＷＲとＥＢＵＲＳＴ＊信号はＡＮＤゲート７
７２の入力である。次の状態ＭＮとＭＷＲとＥＢＵＲＳ
Ｔ信号はＡＮＤゲート７７４の入力である。ＡＮＤゲー
ト７７０と７７２と７７４の出力は、ＯＲゲート７６８
の入力である。ＮＤＭＰＬＥ即ち次のサイクルメモリデ
ータ対プロセッサデータ・ラッチイネーブル信号は、読
出操作中にＭＣ３となるステートマシーンの次の状態に
等価である。プロセッサセクションからのＮＤＭＳＥＬ
ＯＣ即ち次のサイクルメモリデータ選択最少重要ビット
信号は、図４４で示されるように、ＯＲゲート７７６の
出力として供給される。次の状態ＭＣ３及び次の状態Ｍ
Ｎ信号は、出力がＡＮＤゲート７８０に供給されたＯＲ
ゲート７７８への入力として供給され、ＡＮＤゲート７
８０の他入力がＥＢＵＲＳＴ信号を受信する。次の状態
ＭＣ１及び次の状態ＭＣ２信号は、出力がＢＵＲＳＴ２
信号を受信する他入力を有するＡＮＤゲート７８４の入
力であるＯＲゲート７８２の入力である。ＡＮＤゲート
７８０と７８４の出力はＯＲゲート７７６の入力であ
る。
【０１１８】ＣＰＵセクション信号からのＮＭＤＯＥＣ
即ち次のサイクルメモリデータ出力イネーブル信号がＮ
ＯＲゲート７８６の出力によって供給される。次の状態
どのＭＲ或はどのＭＣ信号及びステートマシーンが状態
ＭＣ３にあることの指示は、ＯＲゲート７７８への入力
として供給される。ＯＲゲート７７８の出力が、他の入
力がＭＷＲ＊信号を受信するＡＮＤゲート７９０への入
力として供給される。次状態ＮＭとＥＢＵＲＳＴとＭＷ
Ｒ＊信号はＡＮＤゲート７９２への入力である。次状態
ＭＮとＮＸＴＣＹＣとＰＷＲ＊とＥＢＵＲＳＴ＊信号は
ＡＮＤゲート７９４への入力である。ＡＮＤゲート７９
７と７９２と７９４とＲＤＨＬＤ信号の出力は、ＮＯＲ
ゲート７８６への入力である。ＲＤＨＬＤ信号は、ＰＣ
ＬＫ信号でクロックされるＤ型フリップフロップ７９６
の非反転出力として形成される。状態ＭＣ３とＰＲＭＷ
Ｒ＊とＥＢＵＲＳＴ＊信号は出力がフリップフロップ７
９６のＤ入力に接続しているＡＮＤゲート７９８に供給
される。
【０１１９】ＩＭＡＬＥ信号は、ＭＡＣＫ信号の１ＰＣ
ＬＫ分遅延させたバージョンである。この信号は、ＭＷ
Ｒ信号を展開するためにＰＷＲ信号をラッチし、ＭＤＣ
信号を展開するためにＰＤＣ信号をラッチし、ＬＳＰＤ
６０信号を展開するためにＳＰＤ６Ｏ即ちメモリ速度６
０信号をラッチするために使われる。
【０１２０】ＨＨＬＤＡ信号がローであり、ＭＡＣＫ信
号が真であり、ＭＣＹＣ信号が真である時には、ページ
ヒット検知器と一緒に使われたＰＭＡＬＥ即ちプロセッ
サメモリアドレスラッチ信号が開発される。ＮＸＴＣＹ
Ｃ信号は、図４６で示されるように、ＯＲゲート８００
の出力として生成される。ＳＰＡＤＳとＰＭＩＯ信号
は、出力がＯＲゲート８００への一入力であるＡＮＤゲ
ート８０２への入力として供給され、ＭＣＹＣ信号がＯ
Ｒゲート８００への他入力である。
【０１２１】コンピュータシステムＣには、操作できる
追加の型のバスマスタも存在する。これらの１つは、Ｅ
ＩＳＡスロット１０８に位置するＩＳＡ即ちIndustry S
tandard Architectureバスマスタである。これらのバス
マスタが主メモリをアドレスできるので、それらの操作
の使用に制御モジュール、ＩＳＡＢＭ４３２及びステー
トマシーンを持つことは適当である。このステートマシ
ーンは、図４８のＩＳＡステートマシーンである。ステ
ートマシーンは、リセットで状態ＩＩから始める。これ
はＩＳＡアイドル状態である。ＩＳＡコマンドがアクテ
ィブでない時、制御は状態ＩＩで留まる。後に定義され
た信号の定義と共にＩＳＡコマンドがアクティブな時
に、制御は状態ＩＩから状態ＩＲ２に進行する。制御
は、次のＰＣＬＫ信号クロックの縁（エッジ）で、状態
ＩＲ２から状態ＩＲ３に進行し、その後状態ＩＲ３から
状態ＩＲ４に進行する。もしスヌープ・ライトバックが
発生しているならば、即ち、プロセッサ１５２のライト
バックキャッシュが読出ヒットが発生したことを決定
し、このライトバックが適切であるならば、この操作が
完了されるまで、制御は状態ＩＲ４に留まる。スヌープ
ライトバックが完了した時に、制御は状態ＩＲ４から状
態ＩＣ１に進行する。その後、ＰＣＬＫ信号の連続立上
りエッジで、制御は状態ＩＣ１から状態ＩＣ２に、状態
ＩＣ３に進行し、その後状態ＩＬに進行する。制御は、
ＩＳＡＣＭＤ信号が活発化される間、状態ＩＬで留ま
る。ＩＳＡコマンドが完了した時に、制御は状態ＩＬか
ら状態ＩＩに進行する。
【０１２２】ＩＳＡＣＭＤ信号の展開が、図４９で示さ
れる。ＭＲＤＣとＭＷＴＣ信号はＯＲゲート６００に２
入力として供給される。ＯＲゲートの出力は、４入力Ａ
ＮＤゲート６０２への一入力である。ＡＮＤゲート６０
２への他入力は、ＨＨＬＤＡとＲＥＦＲＥＳＨ＊とＥＭ
ＳＴＲ１６信号である。従って、ＩＳＡバスマスタがＥ
ＩＳＡバスＥの制御を持ち、活性的にサイクルを動作さ
せた時には、ＡＮＤゲート６０２の出力がアクティブで
ある。このＡＮＤゲート６０２の出力がＸＩＳＡＣＭＤ
信号であって、そしてＤ型フリップフロップ６０４のＤ
入力に供給される。フリップフロップ６０４の反転クロ
ック入力は、６６ＭＨｚのＰＣＬＫ信号のために２でＰ
ＣＬＫ信号を分周して開発されたＨＣＬＫ即ちホストバ
スクロック信号を受信する。勿論、ＡＮＤゲート６０２
の出力は、正のクロック入力がホストバスＨからＨＣＬ
Ｋ信号を受信するＤ型フリップフロップ６０６のＤ入力
に供給される。フリップフロップ６０４と６０６の非反
転出力は、それぞれ２：１マルチプレクサ６０８の第０
及び第１入力である。マルチプレクサ６０８への選択入
力には、ＰＣＬＫ信号がＨＣＬＫ信号と位相があったこ
と即ち２つの立上がり縁が位置合わせされたことを指示
するＰＨＡＳＥ信号によって供給される。ＰＨＡＳＥ信
号は、ＰＣＬＫ信号によってクロックされて、そしてそ
のＤ入力でＨＣＬＫ＊信号を受信するＤ型フリップフロ
ップの非反転出力である。マルチプレクサ６０８の出力
が、クロック入力がＰＣＬＫ信号を受信するＤ型フリッ
プフロップ６１０のＤ入力に供給される。フリップフロ
ップ６１０の非反転出力は、ＩＳＡＣＭＤ信号である。
【０１２３】メモリステートマシーンに関して、ＩＳＡ
ステートマシーンは、アドレス／制御バッファチップ１
６８とデータバッファ１５８を制御する毎に複数の信号
を形成する。ＭＲＡＳＳＩ即ちマスタＲＡＳセットＩＳ
Ａ信号は、ＩＳＡステートマシーンが状態ＩＩにあり、
ＩＳＡＣＭＤ信号が真であり、サイクルが主メモリをア
ドレスしている時に、アクティブである。ＩＳＡ信号に
よってリセットされるＭＲＡＳＲＩ即ちマスタＲＡＳ
は、ＩＳＡＣＭＤ信号がアサートされない時、状態ＩＬ
でアサートされる。ＩＳＡ信号によるＮＭＣＡＳＩ即ち
次のサイクルマスタＣＡＳは、次の状態が状態ＩＣ１、
ＩＣ２及びＩＣ３のいずれかである時、操作が主メモリ
に対した時及び操作が書込保護メモリに対してでなく或
いは読出操作である時に、アサートされる。ＩＳＡ部分
信号からのＮＭＷＥＩ即ち次の状態ＭＷＥは、次状態が
ＩＲ４、或はＩＣ１、ＩＣ２或はＩＣ３状態の１つであ
り、ＩＳＡ書込操作が要求されて、それが書込保護スペ
ースでない時に、アサートされる。ＭＡＬＬＢＥＳＩ即
ちメモリ全バイトイネーブルＩＳＡ信号は、ＩＳＡＣＭ
Ｄ信号がアサートされる時、読出サイクルの間にアサー
トされる。ＩＳＡシステム信号からのＮＤＭＨＬＥＩ即
ち次のメモリデータ対ホストデータラッチイネーブル信
号は、状態ＩＲ２における書込中或いは状態ＩＣ２にお
ける読出中に形成される。ＤＨＯＥＩ即ちＩＳＡ信号に
よるイネーブルホストデータ出力は、ＩＳＡＣＭＤ信号
がアサートされる時、ＩＳＡ読出操作の間に供給され
る。ＮＭＤＯＥＩ信号は、読出操作毎に次の状態がＩＲ
４、ＩＣ１、ＩＣ２或いはＩＣ３状態であり、現行の状
態が状態ＩＣ３であり、或いはＲＤＨＬＤ信号がアサー
トされる時に、ネゲートされる。
【０１２４】勿論、ＩＳＡＢＭ論理４３２は、ＣＨＲＤ
Ｙ信号を供給することを分担する。このための論理が、
図５０で示される。ＳＮＰＷＢ信号は、Ｄ型フリップフ
ロップ６２０のＤ入力に供給される。ＰＣＬＫ信号は、
フリップフロップ６２０をクロックする。同期クリア入
力は、ＩＳＡステートマシーンが状態ＩＩ或いはＩＣ３
にあることを指示する信号を入力として受信する２入力
ＯＲゲート６２２の出力を受信する。フリップフロップ
６２０の非反転出力が、ステートマシーンが状態ＩＣ２
であり、読出操作が発生している指示を他の２入力で受
信する３入力ＡＮＤゲート６２４への一入力として供給
される。ＡＮＤゲート６２４の出力が、７〜０ダウンカ
ウンタ６２６のロード入力に供給される。ＴＰＣＬＫ信
号は、カウンタ６２６をクロックする。カウンタ６２６
の出力は、ＣＨＲＤＹＴＯ或はＣＨＲＤＹタイムアウト
信号として参照されるゼロ信号である。この信号は、２
入力ＡＮＤゲート６２８への一入力として供給され、他
入力がステートマシーンが状態ＩＬにあるという指示を
受信している。ＸＩＳＡＣＭＤ信号及びＨＣＷ＊即ち非
ライトバック信号は２入力ＡＮＤゲート６３０への入力
として供給される。ＸＩＳＡＣＭＤ＊信号と状態ＩＩの
指示が２入力ＡＮＤゲート６３２への入力として供給さ
れる。２入力ＡＮＤゲート６３４は、ＯＲゲート６３６
の出力とＮＡＮＤゲート６３８の出力を受信する。ＮＡ
ＮＤゲート６３８への入力は、フリップフロップ６２０
の出力及びＩＳＡバスマスタによる読出操作を指示する
ＩＳＡＲＤ信号である。ＯＲゲート６３６への入力は、
ＩＳＡステートマシーンが状態ＩＣ１、ＩＣ２或いはＩ
Ｃ３にあるという指示である。ＡＮＤゲート６２８と６
３０と６３２と６３４の出力が、出力がＣＨＲＤＹ信号
であるＯＲゲート６４０への入力として供給される。
【０１２５】ＩＳＡバスマスタが分離した制御モジュー
ル４３２を持つように、ＥＩＳＡＢＭモジュール４３４
は、形成され、図５１で示されるＥＩＳＡステートマシ
ーンとして参照されたステートマシーンを含む。このス
テートマシーンは、リセット後に状態ＥＩ或いはＥＩＳ
Ａアイドルで操作を始める。これは、ＥＩＳＡ ＳＴＡ
ＲＴ或はＥＳＴＲＴ信号が受信されるまで、この状態に
留まる。ＥＳＴＲＴ信号は、ＳＴＡＲＴとＳＢＣＬＫと
ＨＭＩＯとＲＥＦＲＥＳＨ＊とＥＭＳＴＲ１６＊とＨＨ
ＬＤＡ信号が真である時に真であり、ＰＣＬＫ信号がＨ
ＣＬＫ信号と位相合わせされる。その時、それは状態Ｅ
ＲＳに進行する。制御は、ＰＣＬＫ同期化ＢＣＬＫ或は
ＳＢＣＬＫ信号がアサートされないまで、状態ＥＲＳで
留まる。制御その後は、状態ＥＲＷに進行する。制御は
この状態に留まり、一方ＳＢＣＬＫ信号がアサートされ
ない。制御は、アサートされていたＳＢＣＬＫ信号と発
生している書込操作のケースにおいてＥＲＷから状態Ｅ
Ｗ１に状態進行する。ＳＢＣＬＫＨＩ信号によって示さ
れるように、ＳＢＣＬＫ信号とＢＣＬＫ信号がアサート
されない時、制御は状態ＥＷ１で留まる。これら両者が
アサートされた時には、制御が制御はＥＷ１から状態Ｅ
Ｗ２に進行する。制御は、次のＰＣＬＫ信号サイクル上
の全てのケースにおいて状態ＥＷ２からＥＣ１に進行す
る。ＳＢＣＬＫ信号が真であり、読出操作が発生してい
る時に、制御は状態ＥＲＷから直接状態ＥＣ１に進行す
る。
【０１２６】制御は、ＰＣＬＫ信号の次の立ち上がり縁
で、状態ＥＣ１から状態ＥＣ２に進行する。制御は読出
操作の間に状態ＥＣ２から状態ＥＣ３に進行する。そし
て次の上の状態ＥＳＴにＰＣＬＫは縁に合図する。制御
は書込操作のために状態ＥＳＴに状態ＥＣ２から直接に
進行する。もしスヌープライトバックが発生しているな
らば、制御は、状態ＥＳＴから状態ＥＷＢに進行して、
そのライトバック操作の間留まる。ライトバックが完了
した時には、制御が状態ＥＷＢから状態ＥＣ１に進行し
て、ライトバックによって割込まれた操作を再実行す
る。もしスヌープライトバックが発生せず、ＳＢＣＬＫ
ＬＯ信号によって示されるようにＳＢＣＬＫとＢＣＬＫ
信号がローであるならば、或いはもしスヌープライトバ
ックが発生せず、書込が発生していたならば、制御は状
態ＥＳＴから状態ＥＮに進行する。他の全ケースでは制
御が状態ＥＳＴで留まる。もし同期化ＥＸＲＤＹ即ちＳ
ＢＥＸＲＤＹ信号がアサートされないならば、制御は状
態ＥＮから状態ＥＮＷに進行する。このＳＢＥＸＲＤＹ
信号は、まずＢＣＬＫ信号の立ち下がりエッジに同期さ
れ、その後ＨＣＬＫ信号と位相合わせされたＰＣＬＫ信
号に同期するＥＸＲＤＹ信号である。制御は、ＳＢＣＬ
Ｋ及びＢＣＬＫ信号のいずかがアサートされる時、状態
ＥＮＷに留まり、ＳＢＣＬＫＬＯ信号で状態ＥＮに遷移
する。もしＥＩＳＡバーストが発生し、操作がＳＭＳＢ
ＵＲＳＴとＳＢＥＸＲＤＹ信号によって示されるように
用意できたならば、制御は状態ＥＮから状態ＥＲＷに進
行する。ＳＭＳＢＵＲＳＴ信号は、ＢＣＬＫとＨＣＬＫ
信号がローである時、ＰＣＬＫ信号に同期させられたＭ
ＳＢＵＲＳＴ信号である。もしバーストが発生せず、ハ
イになるＳＢＥＸＲＤＹ信号によって示されるようにサ
イクルが完了したならば、制御はアイドル状態に入るた
めに、状態ＥＮから状態ＥＩに進行する。
【０１２７】ＩＳＡ及びＣＰＵＭＥＭモジュール４３２
及び４３０がアドレス／制御バッファ１６６とデータバ
ッファ１５８を制御する種々の信号を展開しなければな
らないのと同様に、ＥＩＳＡモジュール４３４も展開す
る。生成された１つの信号は、フルＢＣＬＫウエイト状
態をとることなしに、ある漸増タイミングを形成するた
めにＢＣＬＫ信号を拡張するために、ＥＩＳＡバス制御
器１１０に供給されたＨＳＴＲＥＴＣＨ＊信号である。
ＨＳＴＲＥＴＣＨ＊信号を開発するための論理が、図５
２で示される。Ｄ型フリップフロップ６５０は、ＰＣＬ
Ｋ信号によってクロックされて、その非反転出力に接続
されたその入力を持っている。状態ＥＲＷとＲＥＳＥＴ
信号は、出力がフリップフロップ６５０の同期クリア入
力に供給された２入力ＯＲゲート６５２への入力であ
る。状態ＥＷＢ指示は、フリップフロップ６５０の同期
セット入力に供給される。
【０１２８】勿論、フリップフロップ６５０の非反転出
力は、２入力ＡＮＤゲート６５４の一入力に供給され、
その他入力がＥＣ即ち状態ＥＣ１、２或いは３指示を受
信する。ＡＮＤゲート６５４の出力が、Ｄ型フリップフ
ロップ６５６のＤ入力に供給される。ＰＨＡＳＥとＰＣ
ＬＫ信号を受信する２入力ＡＮＤゲート６５８の出力
が、フリップフロップ６５６のクロック入力に供給され
る。フリップフロップ６５６の非反転出力は３入力ＯＲ
ゲート６６０の１つの入力に供給され、残りの２入力
は、次の状態が状態ＥＣ１、ＥＣ２或はＥＣ３であるこ
とを指示する信号或いは現行の状態が状態ＥＣ１、ＥＣ
２或はＥＣ３であることを指示する信号を受信する。Ｏ
Ｒゲート６６０の出力が、３入力ＡＮＤゲート６６２へ
の一入力として供給される。ＡＮＤゲート６６２の残り
の入力は、主メモリ読出を指示するＨＷＲ＊とＬＯＣＭ
ＥＭ信号である。２入力ＡＮＤゲート６６４は、ＳＮＰ
ＷＢと、ＥＩ＊即ちＥＩＳＡステートマシーンが状態Ｅ
Ｉにない信号とを受信する。ＡＮＤゲート６６４の出力
とＡＮＤゲート６６２の出力は、出力がＤ型フリップフ
ロップ６６８のＤ入力に供給されたＯＲゲート６６６へ
の２入力である。ＰＨＡＳＥとＰＣＬＫ信号は、出力が
フリップフロップ６６８をクロックするＡＮＤゲート６
７０に供給される。フリップフロップ６６８の非反転出
力とＡＮＤゲート６６４の出力は、出力がＨＳＴＲＥＴ
ＣＨ＊信号であるＮＯＲゲート６７２への２入力として
供給される。
【０１２９】ＭＲＡＳＳＥ即ちＥＩＳＡ部によってセッ
トされたマスタＲＡＳ信号は、次状態が状態ＥＲＷであ
る時或いはＭＲＡＳＳＲ信号が供給されている時に形成
される。このＭＲＡＳＳＲ信号が、状態ＲＢにあるリフ
レッシュステートマシーンに基づくセット信号である。
このリフレッシュステートマシーンは後述する。ＭＲＡ
ＳＲＥ即ちＥＩＳＡによるマスタＲＡＳリセット信号
は、次状態が状態ＥＩであり、現行の状態が状態ＥＮで
あって、アイドルへの遷移を指示する時に、或いはＭＲ
ＡＳＳＲ信号がアサートされる時に、形成される。この
ＭＲＡＳＲＲ信号は、リフレッシュステートマシーンが
状態ＲＣにあり、ＳＢＣＬＫＬＯ信号がアサートされて
いることを指示する。ＮＭＣＡＳＲ即ち次のサイクルマ
スタＣＡＳリフレッシュ信号は、リフレッシュステート
マシーンが状態ＲＡ或はＲＢにある時にアサートされ
る。ＮＭＣＡＳＥ即ち次のＥＩＳＡサイクルによるマス
タＣＡＳ信号は、ＮＭＣＡＳＲ信号がアサートされる
時、或いは、次状態が状態ＥＣで、主メモリ操作が発生
し、それが書込保護されていず、或いは読出操作である
時にアサートされる。ＮＭＷＥＥ即ちＥＩＳＡによる次
のサイクルメモリ書込イネーブル信号は、次状態がＥＷ
２、ＥＣ或いはＥＷＢで、主メモリへの書込保護されて
いない書込が発生している時に形成される。ＮＭＡＬＥ
Ｅ信号は、次状態が状態ＥＣ１、ＥＣ２或はＥＣ３以外
の時に形成される。ＭＡＬＬＢＥＳＥ信号は、読出操作
期間中に、状態がＥＩ或はＥＲＳの以外の時或いはリフ
レッシュステートマシーンが状態ＲＩにない時に形成さ
れる。ＮＤＭＨＬＥＥ即ちＥＩＳＡによる次のサイクル
ＭＤＨＤラッチイネーブル信号は読出毎の状態ＥＷ１及
び書込毎の状態ＥＣ２期間中に形成される。ＮＤＨＯＥ
Ｅ即ちＥＩＳＡによる次のサイクルＨＤ出力イネーブル
信号は、ローカルメモリへの読出しで、ＣＭＤ＊信号の
ハイレベルでオープン即ちイネーブル期間を持つラッチ
の入力に供給されるＥＲＷ状態の期間中に形成される。
このラッチの出力は、ＤＨＯＥＥ信号である。ＮＭＤＯ
ＥＥ即ちＥＩＳＡによる次のサイクルＭＤ出力イネーブ
ル信号は、読出操作時において、次状態が状態ＥＲＷ、
ＥＣ１、ＥＣ２、ＥＣ３或いはＥＢＷであり、その状態
が状態ＥＣ１、ＥＣ２或いはＥＣ３であり、或いは状態
ＥＣ１、ＥＣ２或はＥＣ３に続く状態即ち状態ＥＳＴへ
の最初のエントリ状態の時にアサートされない。
【０１３０】ＲＥＦＳＭモジュール４４２で使われたＲ
ＥＦＲＥＳＨステートマシーンが、図５３で示される。
リセット後状態ＲＩで操作が始まり、ＲＳＴＲＴ即ちリ
フレッシュ開始信号が検知されるまで留まる。このＲＳ
ＴＲＴ信号は、ＳＢＣＬＫ信号とＳＴＡＲＴ信号とＲＥ
ＦＲＥＳＨ信号とＨＨＬＤＡ信号がアサートされる時、
形成される。これは、ＥＩＳＡバスでのリフレッシュサ
イクルの開始部分の起動の指示である。ＲＳＴＲＴ信号
がアサートされる時、制御は状態ＲＩから状態ＲＷに進
行する。制御は状態ＲＡに進行し、その後連続ＰＣＬＫ
信号の立ち上がりエッジで状態ＲＢに進行する。ＳＢＣ
ＬＫＨＩ信号がアサートされるまで、制御は状態ＲＢで
留まる。アサート時には、状態ＲＣに、その後状態ＲＩ
に進行する。
【０１３１】ＭＡＢＣＯＮモジュール４３６は、アドレ
ス／制御バッファ１６６への種々のＭＲＡＳ＊とＭＣＡ
Ｓ＊とＭＡＬＬＢＥＳ＊とＭＡＬＥとＭＷＥ＊とＭＳＥ
ＬＣＡ＊とＭＡＤＲＩＮＣ＊信号を供給する。ＭＲＡＳ
即ちマスタＲＡＳ信号及びＭＲＡＳ＊信号は、ＪＫ型フ
リップフロップの出力から供給され、そのＪ入力がＭＲ
ＡＳＳＣ，ＭＲＡＳＳＩ及びＭＲＡＳＳＥ信号の論理和
を受信し、そのＫ入力がＭＲＡＳＲＣ，ＭＲＡＳＲＩ及
びＭＲＡＳＲＥ信号の論理和を受信する。このフリップ
フロップは、ＰＣＬＫ信号によってクロックされる。Ｍ
ＣＡＳ＊信号は、ＰＣＬＫ信号によってクロックされる
Ｄ型フリップフロップの反転出力として形成され、その
Ｄ入力でＮＭＣＡＳＣとＮＭＣＡＳＩとＮＭＣＡＳＥの
論理和を受信する。ＮＭＳＥＬＣＡ信号は、ＭＲＡＳ信
号、ＳＰＤ６Ｏ信号及びマスタサイクルが進行中でない
ことを指示する信号の論理積によって生成される。この
信号は、ＭＲＡＳとＰＣＬＫ信号を受信するＡＮＤゲー
トの出力によってクロックされたフリップフロップのＤ
入力に供給される。反転出力は、ＭＳＥＬＣＡ＊信号で
ある。ＭＡＬＬＢＥＳ＊信号は、ライトバックが発生し
ていないことを指示する信号を選択入力として受信する
マルチプレクサの出力として供給され、このマルチプレ
クサは、第０入力としてＭＡＬＬＢＥＳＥ及びＭＡＬＬ
ＢＥＳＩ信号信号を受信するＮＯＲゲートの出力、第１
入力としてＭＡＬＬＢＥＳＣ信号の反転信号を持ってい
る。ＭＡＬＥ信号は、入力がＮＭＡＬＥＣとＮＭＡＬＥ
Ｅ信号の論理積を受信し、ＰＣＬＫ信号によってクロッ
クされるＤ型フリップフロップの出力で供給される。Ｍ
ＡＤＲＩＮＣ＊信号は、ＮＭＡＤＲＩＮＣＣ＊信号を受
信して、ＰＣＬＫ信号によってクロックされるＤ型フリ
ップフロップの非反転出力で生成される。ＭＷＥ＊信号
は、ＮＭＷＥＩ及びＮＭＷＥＥ信号の論理和をＤ入力で
受信して、ライトバックが施行中でない時にＰＣＬＫ信
号によってクロックされるＤ型フリップフロップの反転
出力で生成される。
【０１３２】ＭＤＢＣＯＮモジュール４３８は、種々の
他のソースと結合することによって、データバッファ１
５８に種々の選択、ラッチ及び出力イネーブル信号を供
給する。ＭＤＳＥＬ＜１．．０＞信号は、入力がＮＤＭ
ＳＥＬ＜１．．０＞信号を受信して、ＰＣＬＫ信号によ
ってクロックされる２つのＤ型フリップフロップの出力
によって供給される。ＮＤＭＳＥＬ＜１＞信号はライト
バックが進行中でないことを指示する信号を受信し、一
方、ＮＤＭＳＥＬ＜０＞信号は、ＮＤＭＳＥＬＯＣ信号
とＢＭＮＯＷＢ＊信号をその入力で受信するＡＮＤゲー
トの出力を受信する。ＭＤＨＤＬＥ信号は、Ｄ入力がＮ
ＤＭＨＬＥＩ及びＮＤＭＨＬＥＥ信号を受信するＯＲゲ
ートの出力を受信し、ＰＣＬＫ信号でクロックされたＤ
型フリップフロップの非反転出力で形成される。ＭＤＰ
ＤＬＥ信号は、その入力でＮＤＭＰＬＥ信号を受信し、
ＰＣＬＫ信号でクロックされたＤ型フリップフロップの
出力で供給される。ＭＤＯＥ＊信号は、Ｄ入力がＮＭＤ
ＯＥＩ及びＮＭＤＯＥＥ信号の論理積を受信し、入力が
同期化ＢＭＮＯＷＢ及びＰＣＬＫ信号であるＡＮＤゲー
トでクロックされた入力が同期化ＢＭＮＯＷＢ及びＰＣ
ＬＫ信号であるＡＮＤゲートでクロック反転出力で形成
される。ＨＤＯＥ＊信号は、ＤＨＯＥＩとＤＨＯＥＥ信
号を受信するＮＯＲゲートの出力で供給される。
【０１３３】ＭＣＯＮモジュール４０２の１つの他の機
能は、ＳＮＰＣＯＮ即ちスヌープ制御モジュール４４０
である。このモジュール４４０は、種々のキャッシュに
よって使われ、ライトバックが発生していることの指示
を形成するためにスヌープストローブを供給することを
分担する。このモジュール４４０は、図５４で示された
スヌープステートマシーンを利用する。このステートマ
シーンは、リセット時に状態ＳＩで始まる。ＰＥＡＤＳ
即ちプロセッサ外部アドレス信号が受信されない時に制
御は状態ＳＩに留まる。ＰＥＡＤＳ信号はＰＣＬＫ信号
でクロックされるＤ型フリップフロップの出力で形成さ
れ、そのＤ入力がキャッシュ化できるアドレスを指示す
るＨＮＣＡ＊信号及びＳＮＰＳＴＢＩ及びＳＮＰＳＮＢ
Ｅ信号の論理和を受信するＡＮＤゲートの出力を受信す
る。ＳＮＰＳＴＢＥ信号は、ＳＢＣＬＫ信号がアサート
される時、状態ＥＲＷの間に生成される。ＮＩＳＡＣＭ
Ｄ信号が真であり、ＩＳＡＣＭＤ信号が真でない時に、
ＳＮＰＳＴＢＩ信号がアサートされる。それが受信され
る時、制御は状態ＳＷ１に進行し、その後、そして状態
に後続する連続のＰＣＬＫ信号立ち上がりエッジで状態
ＳＷ２とＳＷ３に進行する。プロセッサキャッシュヒッ
トが発生したという、どんな指示も存在しないならば、
制御は状態ＳＩへ戻る。もしヒットが発生するならば、
制御は状態ＳＷＢ１に進行する。ＳＰＡＤＳ信号が受信
されるまで、制御は状態ＳＷＢ１で留まる。その後制御
は、ＳＷＢ２に進行する。制御は、ＬＭＲＤＹ信号が受
信されるまでこの状態に留まり、その時点で状態ＳＷＢ
３に進行し、そこから状態ＳＩに進行する。ステートマ
シーンが状態ＳＷＢ１、ＳＷＢ２或はＳＷＢ３にある
時、ＳＮＰＷＢ即ちスヌープライトバック進展信号が供
給される。
【０１３４】種々の他の雑多な信号は、ＭＣＯＮモジュ
ール４０２で生成される。たとえばＢＭＰＲＯＧ即ちバ
スマスタ進展信号がＢＭＰＲＯＧＩとＢＭＰＲＯＧＥ信
号の論理和によって生成される。ＢＭＰＲＯＧＩ信号が
ＩＳＡＣＭＤ信号であり、一方ＢＭＰＲＯＧＥ信号は、
ＥＩＳＡステートマシーンが状態ＥＣでない時、或はリ
フレッシュステートマシーンが状態Ｒ１でない時に形成
される。ＢＭＮＯＷＢ即ちバスマスタ進展及び非ライト
バック信号は、ＢＭＰＲＯＧバスマスタ進展及びＳＷＢ
ＰＲＯＧ＊即同期化ライトバック進展信号の論理積によ
って形成される。ＳＷＢＰＲＯＧ信号は、スヌープステ
ートマシーンが状態ＳＷＢ１にある時、或いは次状態が
状態ＳＷＢ２である時に供給される。
【０１３５】ＭＤＨＤＳＥＬ＜１．．０＞信号は、次に
述べる通り、生成されたＨＡ＜３．．２＞信号によって
生成される。ＮＨＡＬＥＩとＮＨＡＬＥＥ信号は論理積
されて、ＮＨＡＬＥＢＭ信号を形成する。ＮＨＡＬＥＥ
信号は、ＥＩＳＡステートマシーンの次状態が状態Ｅ
Ｉ、ＥＮＷ或はＥＮである時、状態がＥＩ或はＥＲＳで
ある時、アクティブである。ＮＨＡＬＥＩ信号はＩＳＡ
ＣＭＤ信号の反転信号である。ＮＨＡＬＥＢＭ信号は、
順にＰＣＬＫ信号によってクロックされた２つのＤ型フ
リップフロップのＤ入力に接続されたマルチプレクサの
ための選択入力として使われる。マルチプレクサの１つ
の入力が、ＨＡ＜３＞とＨＡ＜４＞信号をバスマスタに
よって駆動されることとしてＨＡバスから受信する。マ
ルチプレクサのゼロ入力がフリップフロップの非反転出
力を受信する。フリップフロップの非反転出力が、２ラ
ッチの入力にも供給される。ＢＭＬＥＩとＢＭＬＥＥ信
号のＯＲが、ラッチのためにイネーブル入力として供給
される。ＩＳＡステートマシーンが状態ＩＲ２にある
時、ＢＭＬＥＩ信号がアサートされる。ＥＩＳＡステー
トマシーンが状態ＥＲＷにある時、ＢＭＬＥＥ信号がア
サートされる。ラッチの非反転出力は、ＭＤＨＤＳＥＬ
＜１．．０＞信号でもあるＢＭ ＨＡ＜３．．２＞信号
である。
【０１３６】勿論、ＨＣＯＮモジュール４０４は、必要
な信号を展開するためにたくさんのステートマシーンと
モジュールを含む。これらのモジュールの最初は、ＨＳ
ＹＮＣ即ちホスト同期モジュール４４６である。ＨＳＹ
ＮＣステートマシーンは、図５５で示される。制御は、
リセットで状態ＨＳＩに進行し、ＦＥＣＯＮモジュール
４００からのＨＣＹＣ信号が受信されない間、制御が留
まる。ＨＣＹＣ信号が受信されるやいなや、制御は、状
態ＨＳＨに進行し、ＮＨＳＴＲＴ即ち次のサイクルホス
トスタート信号が真になるまで、或いは位相（phase）
が適当にアサートされない時即ち、ＰＣＬＫとＨＣＬＫ
信号が位置合わせされた立ち上がりエッジを持てないま
でそこに留まる。もしＮＨＳＴＲＴ信号がアサートされ
ず、位相が適当であるならば、制御は状態ＨＳＰに進行
する。ＮＨＳＴＲＴ信号がアサートされず、一方制御は
状態ＨＳＰで留まる。他のサイクルが要求されることを
示して、ＨＣＹＣ信号と同時にＮＨＳＴＲＴ信号がアサ
ートされるならば、制御は状態ＨＳＨへ戻る。ＮＨＳＴ
ＲＴ信号がアサートされ、ＨＣＹＣ信号がアサートされ
ないならば、制御は、アイドル状態ＨＳＩへ戻る。
【０１３７】ＮＨＡＣＫ即ち次のサイクルＨＡＣＫ信号
は、次状態が状態ＨＳＩである時に、或いは現行の状態
が状態ＨＳＰで、ＮＨＳＴＲＴ信号がアサートされる時
に転送の間に供給される。このＨＡＣＫ信号は、ＰＣＬ
Ｋ信号によってクロックされたＤ型フリップフロップの
出力で供給され、そのＤ入力がＮＨＡＣＫ信号を受信す
る。ＨＲＥＱ即ちホストサイクル要求信号は、ＨＳＨ状
態の間に次状態がＨＳＨ状態である時に或いはＨＡＴＯ
信号がアサートされない時に、アサートされる。ＨＡＴ
Ｏ信号は必要なアドレスサイクルが完了したことを示
す。
【０１３８】ＨＣＯＮモジュール４０４で利用された次
制御モジュールは、図５６で示されたＨＯＳＴステート
マシーンを使うＨＯＳＴモジュール４４８である。この
モジュール４４８は、メモリ制御器１５６がバスマスタ
の役をした時に、ホストバスでの信号の制御を形成す
る。制御は、リセット時に状態ＨＴＩで始まって、そし
てホストバスサイクルが要求されなかったことを示すＨ
ＲＥＱ信号がアサートされない間、その状態に留まる。
ＨＲＥＱ信号がアサートされる時に、制御は状態ＨＴ１
に進行する。ＰＣＬＫ信号の次の立ち上がりエッジ制御
はＨＴ２に進行する。制御は、もしＨＲＤＹ信号がアサ
ートされ、ＨＲＥＱ信号がアサートされて、一サイクル
が完了し、他のものが待機中であることを指示するなら
ば、状態ＨＴ２から状態ＨＴ１に戻る。ＨＲＥＱ信号が
アサートされ、ホスト操作が完了したことを指示するＨ
ＲＤＹ信号がアサートされる時には、制御が状態ＨＴ２
から状態ＨＴＩに戻る。もしＨＲＤＹ信号がアサートさ
れず、ＨＲＥＱ信号がアサートされず、ＨＮＡ信号がア
サートされるならば、制御が状態ＨＴ２から状態ＨＴ２
Ｉに進行する。これはホストバスＨのパイプラインを初
期化するアイドル状態である。もしＨＲＤＹ信号がアサ
ートされず、ＨＲＥＱ信号がアサートされ、ＨＮＡ信号
がアサートされるならば、制御が状態ＨＴ２から状態Ｈ
Ｔ２Ｐに進行する。これは、パイプラインであるが、ア
イドル状態ではない。それで、これらＨＴ２ＩとＨＴ２
Ｐはパイプライン状態である。他の全ての状態毎に制御
は状態ＨＴ２で留まる。
【０１３９】制御は、ＨＲＤＹ信号とＨＲＥＱ信号があ
って、パイプラインと新規サイクル要求からの出口を示
した時に、状態ＨＴ２Ｉから状態ＨＴ１に後に進行す
る。ＨＲＤＹ信号が受信され、ＨＲＥＱ信号がアクティ
ブでない時には、制御が状態ＨＴ２Ｉから状態ＨＴＩに
進行する。制御はアイドル状態を始めるために、状態Ｈ
ＴＩへ戻る。もしＨＲＤＹ信号がアサートされず、ＨＲ
ＥＱ信号がアサートされるならば、制御は状態ＨＴ２Ｉ
から状態ＨＴ２Ｐに進行する。他の全ケースでは制御が
状態ＨＴ２Ｉで留まる。ＨＲＤＹ信号がアサートされる
時に、制御は状態ＨＴ２Ｐから状態ＨＴ１Ｐに進行す
る。さもなければ制御は状態Ｈ２Ｐで留まる。制御は、
ＨＲＥＱ信号がアサートされて新しいサイクルが要求さ
れたことを指示し、ＨＮＡ信号がアサートされて新しい
パイプラインアドレスが供給されることを指示し、それ
がホストバスでの特別のサイクルでない時に、状態ＨＴ
１Ｐから状態ＨＴ２Ｐに戻る。もしＨＲＥＱ信号がアサ
ートされず、ＨＮＡ信号がアサートされるならば、或い
はＨＲＥＱ信号がアサートされ、ＨＮＡ信号がアサート
されて、それが特別のサイクルであるならば、制御は状
態ＨＴ１Ｐから状態ＨＴ２Ｉに進行する。ＨＮＡ信号が
アサートされないで、パイプラインモードを出ることを
指示したならば、制御が状態ＨＴ１Ｐから状態ＨＴ２に
進行する。
【０１４０】ＮＨＡＤＳとして参照される信号は、次状
態がＨＴ１或はＨＴ２Ｐで、操作が主メモリに対してで
ない時にアサートされる。ＨＡＤＳ＊信号は、ＰＨＡＳ
Ｅ信号中にＤ入力でＮＨＡＤＳ信号及びＰＨＡＳＥ＊信
号中に非反転出力を受信し、ＰＣＬＫ信号によってクロ
ックされるＤ型フリップフロップの反転出力によってア
サートされる。ＮＬＨＡＤＳ信号は、次状態がＨＴ１或
いはＨＴ２Ｐで、主メモリとの転送操作である時に、ア
サートされる。ＬＨＡＤＳ信号は、ＰＨＡＳＥ信号中に
Ｄ入力でＮＨＡＤＳ信号及びＰＨＡＳＥ＊信号中に非反
転出力を受信し、ＰＣＬＫ信号によってクロックされる
Ｄ型フリップフロップの非反転出力としてアサートされ
る。
【０１４１】ＨＡＣＯＮ即ちホストアドレス制御モジュ
ール４５２はＨＢＥとＨＡ信号を展開するために使われ
る。ＨＡＤＤ即ちホストアドレスステートマシーンとし
て参照されたステートマシーンが、図５７で示される。
このステートマシーンは、リセット時に状態ＨＡＩから
始める。制御は、ＨＡＤＳ信号がアサートされる時に、
状態ＨＡｌに進行して、そして他のケースにおいて状態
ＨＡＩで留まる。制御は、ＨＡＴＯ信号がアサートされ
ない間、最後のホストアドレスサイクルが実行されなか
ったことを指示して、状態ＨＡｌで留まる。最後のサイ
クルが完了したことを指示するＨＡＴＯ信号がアサート
される時に、制御は状態ＨＡｌから状態ＨＡ２に進行す
る。ＨＡＴＯ信号は、進行中にサイクルを完了するため
に、どれくらい多くの３２ビットサイクルが走行（動
作）しなければならないことを指示している値がロード
されるダウンカウンタによって供給される。ＨＡＤＳ信
号がアサートされず、ＨＮＡ或はＨＲＤＹ信号がアサー
トされる時には、制御が状態ＨＡ２から状態ＨＡＩに進
行する。他の場合、制御が状態ＨＡ２で留まる。ＮＨＳ
ＴＲＴ信号は次の状態がＨＡＩであり、或いは現行の状
態がＨＡＩである時にアサートされる。ＮＨＡＳＬＥ信
号即ち次のホストアドレス・ラッチイネーブル信号は、
次の状態がＨＡＩであり、ＮＨＡＣＫ信号がアサートさ
れる時、或いは次の状態がＨＡ２であり、ＨＡＤＳ信号
がアサートされなかった時に形成される。ＨＡＬＥ信号
は、ＰＣＬＫ信号によってクロックされ、そのＤ入力で
ＮＨＡＳＬＥ信号を受信するＤ型フリップフロップの非
反転出力として供給される。ＨＡＬＥ信号は、ホストバ
スへのプロセッササイクル定義信号をラッチして、そし
てトランシーバーラッチ１６０でアドレスをラッチする
ために使われる。
【０１４２】勿論、ＨＤＣＯＮ即ちホストデータ制御モ
ジュール４５４はステートマシーンを利用する。この場
合、ステートマシーンは、図５８で示されたＨＤＡＴ即
ちホストデータ・ステートマシーンである。このステー
トマシーンは、データバッファー１５８が適当に操作す
ることができるように、データに関してホストバスサイ
クルを追跡する。ステートマシーンはリセット時に状態
ＨＤＩから始まって、そしてＨＡＤＳ信号がアサートさ
れない間、その状態に留まる。その後ＨＡＤＳ信号がア
サートされる時、制御は状態ＨＤ１に進行する。ＨＤＴ
Ｏ信号がアサートされ、ＨＲＤＹ信号がアサートされ、
ＨＡＤＳ信号がアサートされないで、全データが転送さ
れて、新しいサイクルが要求されていないことを指示し
た時には、制御が状態ＨＤ１から状態ＨＤＩに戻る。Ｈ
ＤＴＯ信号は、データ転送数を計数する事以外はＨＡＴ
Ｏ信号に類似している。異なるカウンタは、パイプライ
ンの為に必要である。ＨＤＴＯ信号がアサートされ、Ｈ
ＲＤＹ信号がアサートされないで、最後の転送が完了し
てないことを指示した時に、制御は状態ＨＤ１から状態
ＨＤ２に進行する。制御は全ての他のケースにおいて状
態ＨＤ１で留まる。ＨＲＤＹ信号がアサートされ、ＨＡ
ＤＳ信号がアサートされて、先のサイクルが完了し、新
しいサイクルが要求されていることを指示した時には、
制御が状態ＨＤ２から状態ＨＤ１に進行する。ＨＲＤＹ
信号がアサートされ、ＨＡＤＳ信号がアサートされない
で、サイクルが完了したが、新しいサイクルが要求され
てないことを指示した時に、制御は状態ＨＤ２から状態
ＨＤＩに進行する。ＭＲＤＹ信号がアサートされない
間、制御は状態ＨＤ２で留まる。ステートマシーンの次
状態が状態ＨＤ１である時に、ＨＰＲＯＧ即ちホストサ
イクル進展信号が供給される。ＨＥＮＤ即ちホストサイ
クル終了信号は状態ＨＤ２で形成される。
【０１４３】記述されるように、ＨＤＣＯＮモジュール
４５４は、勿論データバッファー１５８に信号を供給す
ることを分担する。結局、ＨＤＳＥＬ＜１．．０＞信号
は開発される。ＨＤＳＥＬ＜１＞信号は、ＨＨＬＤＡ信
号である。ＨＤＳＥＬ＜０＞信号は、同調時にＰＣＬＫ
信号によってクロックされ、ホストデータサイクルが進
行中であり、先の転送が完了して、キャッシュラインフ
ルが進行中の時、或いはホストデータサイクルが進行中
であり、先のデータ転送が数え終わり、キャッシュライ
ンフルが発生せず、プロセッサ１５２の下位４バイトが
利用されている時に、Ｄ入力に供給されたゼロ値を持っ
ているＤ型フリップフロップの出力によって開発され
る。このＤ入力は、真性のＨＴＤＯ信号によって指示さ
れるようにデータ開始が初期化され、ホストサイクルが
進行中であり、ホストキャッシュラインフルが発生せ
ず、或いは上位４バイトイネーブルが用いられなかった
時に、１値を受信する。サイクルが発生せず、ＨＲＤＹ
信号がアサートされる時には、フリップフロップの反転
出力がその入力に供給される。全ての他のケースにおい
てフリップフロップの出力が、同じままである。
【０１４４】ＨＤＯＥ＊信号は、ＭＣＯＮモジュール４
０２から供給されたＨＤＯＥＭ＊信号及びＨＤＯＥＨ＊
として参照される信号のＡＮＤ結合である。ＨＤＯＥＨ
＊信号は、ＰＣＬＫ信号及びＰＨＡＳＥ信号の結合によ
ってクロックされるＤ型フリップフロップの出力として
供給される。もしホストサイクルが進行中であるなら
ば、入力は、ＨＤＷＲ信号の反転信号を受信する。もし
ＨＥＮＤ信号とＨＲＤＹ信号が真であるならば、同調し
た次ＰＣＬＫエッジでＨＤＯＥＨ＊信号がデアサートさ
れるように、１つが供給される。ＨＤＰＤＬＥ＜１．．
Ｏ＞信号は、２つのＪ−Ｋフリップフロップの出力で供
給される。これらフリップフロップは、ＰＣＬＫ信号に
よってクロックされる。フリップフロップへのＫ入力
が、フリップフロップのそれぞれの出力を受信する。フ
リップフロップへのＪ入力は、ＰＨＡＳＥ信号、ＨＥＲ
ＤＹ信号及びＨＤＬＷＲとして参照した信号の論理積結
合で、ビット１用に上位ダブル語が操作されるＤＨＬＯ
＊信号或いはビット０用に下位ダブル語が操作されるＨ
ＤＬＯ信号である。ＨＤＬＷＲ信号は、ＰＨＡＳＥ信号
とＨＰＲＯＧ信号と論理積されたＰＣＬＫ信号によって
クロックされたＤ型フリップフロップの出力によって供
給される。この入力は、ＨＤＷＲ信号の反転信号を受信
する。
【０１４５】ＨＡＲＢ即ちホストバス・アービトレータ
４０８はステートマシーン（図５９のＨＡＲＢステート
マシーン）を利用する。このステートマシーンは、リセ
ットで状態Ａで始まり、ＳＨＨＯＬＤ即ち同期化ＨＨＯ
ＬＤ信号がアサートされるまで、状態Ａに留まる。その
後制御は、状態Ｂに進行する。ＳＰＨＬＤＡ即ち同期化
ＰＨＬＤＡ信号及びＦＥＨＬＤＡ信号がアサートされる
まで、制御は状態Ｂで留まる。その後制御は、状態Ｃに
進行する。ＳＨＨＯＬＤ＊信号がアサートされる時に、
制御は状態Ｃから状態Ｄに進行する。制御は全てのケー
スにおいて状態Ｄから状態Ａに進行する。ＳＷＢＲＥＱ
信号がアサートされる時に、制御は状態Ｃから状態Ｅに
進行する。他の全ケースでは制御が状態Ｃで留まる。制
御は、ＳＷＢＲＥＱ＊信号がアサートされる時に状態Ｅ
から状態Ｆに進行し、ＳＷＢＲＥＱ即ち同期化ライトバ
ック要求信号がアサートされる間、状態Ｅに留まる。Ｓ
ＰＨＬＤＡ信号とＦＥＨＬＤＡ信号がアサートされる時
に、制御は状態Ｆから状態Ｃに進行する。さもなければ
制御は状態Ｆで留まる。プロセッサ１５２に供給された
ＡＨＯＬＤ即ちアドレスホールド信号は、ＮＰＡＨＯＬ
Ｄ信号とＣＡＨＯＬＤ信号を受信するＯＲゲートの出力
をその入力で受信するＤ型フリップフロップの出力で開
発される。次状態が状態Ｃ、状態Ｄ、状態Ｅ或は状態Ｆ
である時に、ＮＰＡＨＯＬＤ信号がアサートされる。Ｃ
ＡＨＯＬＤ信号は、Ｌ２キャッシュ１５４の読出アロケ
ート・キャッシュラインフルサイクル期間中にキャッシ
ュ制御器４０６から供給される。次状態が状態Ｂ、状態
Ｃ、状態Ｄ或は状態Ｆである時、ＮＰＨＯＬＤ信号がア
サートされる。ＰＨＯＬＤ信号は、その入力でＮＰＨＯ
ＬＤ信号を受信して、そしてＰＣＬＫ信号によってクロ
ックされるＤ型フリップフロップの出力からプロセッサ
１５２にアサートされる。次状態が状態Ｃ、状態Ｅ或は
状態Ｆである時に、ＮＨＨＬＤＡ信号がアサートされ
る。ＨＨＬＤＡ信号はその入力でＮＨＨＬＤＡ信号を受
信するＤ型フリップフロップの出力によって供給され
て、そしてＰＣＬＫとＰＨＡＳＥ信号の結合によってク
ロックされる。
【０１４６】図６１〜７８は、本発明のメモリ制御器に
従った多数の信号の操作を説明する多くのタイミング図
である。多くの場合、種々のステートマシーンの状態
は、ステートマシーンの遷移図と同等を許すために示さ
れる。図６１は、６０ｎｓメモリへの６４ビットプロセ
ッサ対メモリページヒット書込を示す。図６２は、６０
ｎｓメモリからの６４ビットプロセッサページ・ヒット
読出を示す。図６３は、８０ｎｓメモリへの６４ビット
プロセッサ対メモリページミス書込を示す。図６４は、
６０ｎｓメモリからの６４ビットプロセッサページミス
読出を示す。図６５は、図６４との綿密な比較のために
８０ｎｓメモリからの６４ビットプロセッサページミス
読出を示す。図６６は、６０ｎｓメモリからのページヒ
ットキャッシュラインフルを示す。図６７は、６０ｎｓ
メモリへのページミスライトバックを示す。図６８は、
書込保護されたメモリへの書込を示す。図６９は、ホス
ト読出に続くホストバスＨからの６４ビットプロセッサ
パイプライン化読出を示す。図７０はホストバスＨへの
非パイプライン６４ビットプロセッサ書込を示す。図７
１は、メモリ最初、およびホストバスＨへの同時プロセ
ッサ書込サイクルを示す。図７２は、メモリから同時プ
ロセッサ読出サイクルを示す。図７３は、ホストバスＨ
最初に、およびメモリへの同時プロセッサ書込サイクル
を示す。図７４は、次サイクルのメモリ読出とパイプラ
インに続き、ホストバスＨ書込に続くＥＩＳＡバスＥ書
込を示すことによって共起を示す。図７５は、ＩＳＡバ
スマスタ書込を示す。図７６がＩＳＡバスマスタ読出サ
イクルを示す。図７７は、ＥＩＳＡバスマスタ書込サイ
クルを示す。図７８が修正された位置へのＥＩＳＡバス
マスタ読出ヒットを示す。注目されるように、メモリ制
御器１５６のタイミングの実施例の見本が示されてい
る。当該技術者は、容易に残る可能性を展開できる。
【０１４７】本発明の前述の開示及び記述は、実施例及
びそれの説明であって、記述された回路及び構成及び操
作方法と同様に、サイズ、形、材料、構成要素、回路素
子、ワイヤ接続及び接点における種々の変更が本発明の
精神を逸脱しないでなされてもよい。
【図面の簡単な説明】
【図１】本発明と協働するコンピュータシステムのブロ
ック図である。
【図２】図１のシステム基板のブロック図である。
【図３】図１のＩ／Ｏ基板のブロック図である。
【図４】図１のプロセッサ基板のブロック図である。
【図５】図４のプロセッサ基板の部分のより詳細なブロ
ック図である。
【図６】図４のアドレス／制御バッファのブロック図で
ある。
【図７】図４のデータバッファのブロック図である。
【図８】図４のデータバッファのブロック図である。
【図９】図４のデータバッファのブロック図である。
【図１０】図４のメモリ制御器の主な部分のブロック図
である。
【図１１】図４のメモリ制御器中の種々のステートマシ
ーンの概略配置図である。
【図１２】図４のメモリ制御器中の種々のステートマシ
ーンの概略配置図である。
【図１３】図４のメモリ制御器中の種々のステートマシ
ーンの概略配置図である。
【図１４】図４のメモリ制御器中のＰＰＲＯＧステート
マシーンの遷移図である。
【図１５】図４のメモリ制御器中のＰＰＥＮＤステート
マシーンの遷移図である。
【図１６】図４のメモリ制御器中のＤＰＯＥステートマ
シーンの遷移図である。
【図１７】図４のメモリ制御器中のＭＰＲＯＧステート
マシーンの遷移図である。
【図１８】図４のメモリ制御器中のＭＰＥＮＤステート
マシーンの遷移図である。
【図１９】図４のメモリ制御器中のＭＰＭＬＥステート
マシーンの遷移図である。
【図２０】図４のメモリ制御器中のＰＭＤＲＤＹステー
トマシーンの遷移図である。
【図２１】図４のメモリ制御器中のＭＷＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図２２】図４のメモリ制御器中のＭＲＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図２３】種々のステートマシーンと共に使われた図４
のメモリ制御器の部分の概略図である。
【図２４】図４のメモリ制御器中のＨＲＤステートマシ
ーンの遷移図である。
【図２５】図４のメモリ制御器中のＨＲＤＰＮＤステー
トマシーンの遷移図である。
【図２６】図４のメモリ制御器中のＨＷＴステートマシ
ーンの遷移図である。
【図２７】図４のメモリ制御器中のＨＷＬ１ＰＮＤステ
ートマシーンの遷移図である。
【図２８】図４のメモリ制御器中のＨＷＬ２ＰＮＤステ
ートマシーンの遷移図である。
【図２９】図４のメモリ制御器中のＨＲＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図３０】図４のメモリ制御器中のＤＰＳＥＬステート
マシーンの遷移図である。
【図３１】図４のメモリ制御器中のＰＮＡステートマシ
ーンの遷移図である。
【図３２】図４のメモリ制御器中のＲＤＰＮＡステート
マシーンの遷移図である。
【図３３】図４のメモリ制御器中のＷＲＰＮＡステート
マシーンの遷移図である。
【図３４】図４のメモリ制御器中のＷＰＥＰＢＲＤＹス
テートマシーンの遷移図である。
【図３５】種々のステートマシーンと共に使われた図４
のメモリ制御器のＭＣＹＣロジック部分の概略図であ
る。
【図３６】種々のステートマシーンと共に使われた図４
のメモリ制御器のＨＣＹＣロジック部分の概略図であ
る。
【図３７】図４のメモリ制御器中のＭＥＭステートマシ
ーンの遷移図である。
【図３８】図４のメモリ制御器中のＢＵＲＳＴステート
マシーンの遷移図である。
【図３９】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第１部分の概略図である。
【図４０】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第２部分の概略図である。
【図４１】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第３部分の概略図である。
【図４２】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第４部分の概略図である。
【図４３】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第５部分の概略図である。
【図４４】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第６部分の概略図である。
【図４５】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第７部分の概略図である。
【図４６】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第８部分の概略図である。
【図４７】図４のメモリ制御器中のＣＰＵＭＥＭモジュ
ールの第９部分の概略図である。
【図４８】図４のメモリ制御器中のＩＳＡステートマシ
ーンの遷移図である。
【図４９】図４のメモリ制御器中のＩＳＡモジュールの
第１部分の概略図である。
【図５０】図４のメモリ制御器中のＩＳＡモジュールの
第２部分の概略図である。
【図５１】図４のメモリ制御器中のＥＩＳＡステートマ
シーンの遷移図である。
【図５２】図４のメモリ制御器中のＥＩＳＡモジュール
の概略図である。
【図５３】図４のメモリ制御器中のＲＥＦＲＥＳＨステ
ートマシーンの遷移図である。
【図５４】図４のメモリ制御器中のＳＮＯＯＰステート
マシーンの遷移図である。
【図５５】図４のメモリ制御器中のＨＳＹＮＣステート
マシーンの遷移図である。
【図５６】図４のメモリ制御器中のＨＯＳＴステートマ
シーンの遷移図である。
【図５７】図４のメモリ制御器中のＨＡＤＤステートマ
シーンの遷移図である。
【図５８】図４のメモリ制御器中のＨＤＡＴステートマ
シーンの遷移図である。
【図５９】図４のメモリ制御器中のＨＡＲＢステートマ
シーンの遷移図である。
【図６０】図４のメモリ制御器中のＨＡＲＢモジュール
の概略図である。
【図６１】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６２】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６３】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６４】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６５】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６６】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６７】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６８】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図６９】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７０】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７１】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７２】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７３】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７４】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７５】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７６】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７７】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【図７８】図４のメモリ制御器中の種々のサイクルのタ
イミング図である。
【符号の説明】
１５６ メモリ制御器 １６４ ＤＤＦ １６６ アドレス／制御バッファ １６８ 基本メモリ １７０ 追加ＤＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガリー・ダブリュー・ソーム アメリカ合衆国テキサス州77075トムボー ル・メラット・コート16406 (72)発明者 ポール・エイ・サンテーラ アメリカ合衆国テキサス州77429サイプラ ス・ミスティヒルズ・ドライブ13211 (72)発明者 ランディー・エム・ボネーラ アメリカ合衆国テキサス州77429サイプラ ス・メイプル・メドウズ・ドライブ15302 (72)発明者 マイクル・ジェイ・コリンズ アメリカ合衆国テキサス州77375トムボー ル・レイクストーン・ドライブ16030

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】アドレス出力、データ及び制御端子を持
    ち、操作サイクルを実行し、信号が前記アドレス出力及
    び実行されるべき操作を指示する前記制御端子に形成さ
    れ、前記制御端子が操作サイクル開始を指示する出力及
    び操作サイクル完了指示を受信する入力を含むプロセッ
    サと、 このプロセッサに接続されて、同プロセッサとの間で信
    号を行き来し、アドレス、データ及び制御信号を転送す
    るアドレス、データ及び制御部分を持つプロセッサバス
    と、 アドレス、データ及び制御信号を転送するアドレス、デ
    ータ及び制御部分を持つホストバスと、 アドレス入力及び制御及びデータ端子を持ち、前記ホス
    トバスに接続されてアドレスを受信し、前記ホストバス
    に亙って、制御及びデータ信号を受信及び転送し、前記
    制御端子が操作サイクル開始指示を受信する入力及び操
    作サイクル完了指示を形成する出力を含むデバイスと、 アドレス及び制御入力及びデータ端子を持つ複数のメモ
    リデバイスと、 アドレス、制御及びデータ部分を持ち、前記複数のメモ
    リデバイスに接続されて、アドレス及び制御信号を前記
    複数のメモリデバイスに転送し、及びデータ信号を前記
    複数のメモリデバイスとの間で行き来させるメモリバス
    と、 前記プロセッサ、ホスト及びメモリデータバス部分に接
    続されて、これらバス間でデータを転送し、前記バス間
    の転送を制御する信号を受信する制御入力を持つデータ
    バッファと、 前記プロセッサ及びホストアドレスバス部分に接続され
    て、これらバス間でアドレスを転送する手段と、 前記
    プロセッサアドレスバス部分に接続されて、前記プロセ
    ッサバスから前記メモリバスにアドレスを供給し前記ア
    ドレスの供給を制御する信号を受信する制御入力を持つ
    メモリアドレス手段と、 前記プロセッサバスに接続されて、前記プロセッサバス
    の操作サイクルが前記複数のメモリデバイス或いは前記
    ホストバスデバイスに向けさせるか否かを決定する手段
    と、 前記プロセッサ、ホスト及びメモリ制御バス部分に、前
    記データバッファに、前記プロセッサ及びホストバス間
    でアドレスを転送する前記手段に、前記操作サイクル指
    向決定手段に及び前記データバッファの操作を制御する
    前記メモリアドレス手段に接続されて、前記操作サイク
    ル指向決定手段で決定した向き及び操作サイクルによる
    順序に基づいて、前記プロセッサ及びホストバス、前記
    メモリアドレス手段及び前記複数のメモリデバイス間に
    アドレスを転送するメモリ制御器とを備え、このメモリ
    制御器は、 前記プロセッサから操作サイクル開始指示を受信し、前
    記プロセッサに操作サイクル完了指示を供給し、前記デ
    ータバッファに制御信号を供給して前記プロセッサデー
    タバスからのデータを受信し同プロセッサバスにデータ
    を供給し、前記複数のメモリデバイスに向けた操作サイ
    クルの受理を示す制御信号を形成し、前記ホストバスに
    向けた操作サイクルの受理を示す制御信号を形成し、前
    記複数のメモリデバイスに対する前記操作サイクルの完
    了を指示する信号を受信する入力を持ち、前記ホストバ
    スに対する前記操作サイクルの完了を指示する信号を受
    信する入力を持つプロセッサ制御インターフェース部分
    と、 前記プロセッサ制御インターフェース部分から前記ホス
    トバスに向けた操作サイクルの受理を指示する前記制御
    信号を受信し、前記ホストバスに操作サイクル開始指示
    を供給し、前記ホストバスから操作サイクル完了指示を
    受信し、前記データバッファに制御信号を供給して前記
    ホストバスからデータを受信し、前記ホストバスにデー
    タを供給し、前記ホストバスに対する前記操作サイクル
    の完了を指示する信号を前記プロセッサ制御インターフ
    ェース部分に供給するホストバス制御インターフェース
    部分と、 前記プロセッサ制御インターフェース部分から前記複数
    のメモリデバイスに向けた操作サイクルの受理を指示す
    る前記制御信号を受信し、前記複数のメモリデバイスに
    制御信号を供給し、前記メモリアドレス手段に制御信号
    を供給して前記複数のメモリデバイスにアドレス及び制
    御信号を供給し、前記データバッファに制御信号を供給
    して、前記プロセッサバスからデータを受信し、前記プ
    ロセッサバスにデータを供給し、前記複数のメモリデバ
    イスに対する前記操作サイクルの完了を指示する信号を
    前記プロセッサ制御インターフェース部分に供給するメ
    モリ制御インターフェース部分とを含むコンピュータシ
    ステム。
  2. 【請求項２】前記プロセッサ制御端子は次の操作サイク
    ルのアドレスを受信できることを指示する入力を含み、
    前記プロセッサが次の操作サイクルのアドレスをパイプ
    ラインで供給でき、 前記プロセッサインターフェース制御部分は次のアドレ
    スを供給できることを指示する制御信号を形成する出力
    を持ち、この次のアドレス制御信号は前記メモリ制御器
    が未決定の操作サイクルの完了前に前記次のアドレスを
    受信できた時に形成される請求項１に記載のコンピュー
    タシステム。
  3. 【請求項３】前記データバッファは、前記複数のメモリ
    デバイスに前記データを供給するために、前記プロセッ
    サバスからデータを受信するラッチと、前記ホストバス
    に前記データを供給するために、前記プロセッサバスか
    らデータを受信するラッチとを含み、 前記プロセッサ制御インターフェース部分は、前記操作
    サイクルの向きに基づいて前記データバッファを制御し
    て、前記プロセッサバスからのデータを最適な前記ラッ
    チにラッチさせ、前記データがラッチされた時及び前記
    複数のメモリデバイス或いは前記ホストバスへのサイク
    ルが最適に完了する前に前記操作サイクル完了指示を前
    記プロセッサバスに供給する請求項２に記載のコンピュ
    ータシステム。
  4. 【請求項４】前記プロセッサがバースト操作サイクルを
    実行し、アドレスが形成され、複数の順序的データ要素
    が形成され、前記バースト操作サイクルが単一操作サイ
    クル指示を用いて、各データ要素毎に１つの複数の操作
    サイクル完了指示を受信し、 前記プロセッサ制御インターフェースが各データ要素毎
    に操作サイクル完了指示を形成する請求項３に記載のコ
    ンピュータシステム。
  5. 【請求項５】前記複数のメモリデバイスにデータを供給
    する前記データバッファラッチは、バースト操作サイク
    ルにおける全データ要素を受信するに十分な複数のラッ
    チを含み、 前記プロセッサ制御インターフェース部分が前記データ
    バッファ内の前記ラッチを制御して、バースト操作サイ
    クルにおける全データ要素をラッチする請求項４に記載
    のコンピュータシステム。
  6. 【請求項６】前記プロセッサは、前記ホストバス或は前
    記複数のメモリデバイスの１つに向けた操作書込サイク
    ルを形成し、前記複数のメモリデバイス或はホストバス
    の他に向けた操作サイクルが追従し、 前記プロセッサ制御インターフェース部分は、前記制御
    信号を前記データバッファ及び前記プロセッサに供給し
    て、データを前記データバッファにラッチさせ、操作サ
    イクル受理信号が前記ホストバス制御インターフェース
    部分或は前記メモリ制御インターフェース部分の適所に
    供給され、操作サイクル完了指示が第１前記サイクル毎
    に前記プロセッサに供給され、前記プロセッサ制御イン
    ターフェース部分は、第２操作サイクル毎に操作サイク
    ル開始指示を受信し、操作サイクル受理信号を前記ホス
    トバス制御インターフェース部分或は前記メモリ制御イ
    ンターフェース部分の他に供給し、従って２つの操作サ
    イクルが同時に前記メモリ制御器によって処理される請
    求項３に記載のコンピュータシステム。
  7. 【請求項７】前記ホストバスに接続される前記デバイス
    は、 アドレス、制御及びデータ部分を持って、アドレス、デ
    ータ及び制御信号を転送する入力／出力バスと、 前記入力／出力バスに接続されて、アドレス入力及びデ
    ータ及び制御端子を持って、アドレスを受信し、前記入
    力／出力バスを経て制御及びデータ信号を受信及び転送
    するデバイスと、 前記ホスト及び前記入力／出力バスデータ部分間に接続
    されて、これらバス間でデータを転送し、前記バス間の
    転送を制御する信号を受信する制御入力及び前記ホスト
    バスからのデータを受信して前記入力／出力バスに供給
    するラッチを持つデータバッファと、 前記入力／出力及びホストアドレスバス部分に接続され
    て、前記バス間でアドレスを転送する手段と、 前記ホスト及び入力／出力バス制御部分に、前記入力／
    出力データバッファ及び前記入力／出力及びホストバス
    間にアドレスを転送する前記手段に接続されて、前記入
    力／出力データバッファ及び前記入力／出力及びホスト
    バス間にアドレスを転送する前記手段の操作を操作サイ
    クルの順序として制御し、前記入力／出力バス上で操作
    サイクルを実行し、前記ホストバスの操作サイクル開始
    指示を受信する入力と、前記ホストバスのサイクル完了
    指示を形成する出力とを含むバス制御器とを備え、 前記プロセッサは、前記ホストバスに向けた前記操作サ
    イクルの形成に先立って、前記入力／出力バスの前記デ
    バイスに向けた操作を形成し、 前記バス制御器は、前記制御信号を前記入力／出力デー
    タバッファに供給して、前記入力／出力データバッファ
    にデータをラッチさせ、入力／出力バスでの操作サイク
    ルの完了前に、前記操作サイクル完了指示を前記ホスト
    バスに供給し、従って３つの操作サイクルがコンピュー
    タシステムによって同時に処理される請求項６に記載の
    コンピュータシステム。
  8. 【請求項８】第２の前記ホストバスの或は前記複数のメ
    モリデバイスへの操作は書込サイクルであり、 前記プ
    ロセッサが前記第２操作サイクルに続く操作サイクルを
    形成し、 前記プロセッサ制御インターフェース部分は、前記制御
    信号を前記データバッファに供給して、前記サイクル毎
    にデータを前記データバッファにラッチさせ、操作サイ
    クル完了指示が前記サイクル毎に前記プロセッサに供給
    され、前記プロセッサ制御インターフェース部分が操作
    サイクル毎に前記第２操作サイクルに続く、操作サイク
    ル開始指示を受信し、従って４つの操作サイクルがコン
    ピュータシステムによって同時に処理されるその内３つ
    がメモリ制御器によって同時に処理される請求項７に記
    載のコンピュータシステム。
  9. 【請求項９】前記ホストバスに接続される前記デバイス
    は、 アドレス、制御及びデータ部分を持って、アドレス、デ
    ータ及び制御信号を転送する入力／出力バスと、 前記入力／出力バスに接続されて、アドレス入力及びデ
    ータ及び制御端子を持って、アドレスを受信し、前記入
    力／出力バスを経て制御及びデータ信号を受信及び転送
    するデバイスと、 前記ホスト及び前記入力／出力バスデータ部分間に接続
    されて、これらバス間でデータを転送し、前記バス間の
    転送を制御する信号を受信する制御入力を持つデータバ
    ッファと、 前記入力／出力及びホストアドレスバス部分に接続され
    て、前記バス間でアドレスを転送する手段と、 前記ホスト及び入力／出力バス制御部分に、前記入力／
    出力データバッファ及び前記入力／出力及びホストバス
    間にアドレスを転送する前記手段に接続されて、前記入
    力／出力データバッファ及び前記入力／出力及びホスト
    バス間にアドレスを転送する前記手段の操作を操作サイ
    クルの順序として制御し、前記入力／出力バス上で操作
    サイクルを実行し、前記ホストバスの操作サイクル開始
    指示を受信する入力と、前記ホストバスのサイクル完了
    指示を形成する出力とを含むバス制御器と、 アドレス出力及び制御及びデータ端子を持ち、前記入力
    ／出力バスに接続されて、前記入力／出力バスの操作サ
    イクルを制御し、前記複数のメモリデバイスへの操作を
    指向するバスマスタとを備え、 前記バス制御器は、前記複数のメモリデバイスに向けら
    れる前記バスマスタ操作サイクルを検知し、前記入力／
    出力データバッファを制御して、前記入力／出力及びホ
    ストデータバス部分間でデータを転送させ、前記入力／
    出力及びホストアドレスバス部分に接続される前記手段
    を制御して、アドレスを前記入力／出力及びホストバス
    間で転送させ、 前記メモリ制御器は、前記プロセッサ及びホストアドレ
    スバス部分に接続される前記手段を制御して、アドレス
    を前記プロセッサ及びホストバス間で転送するために、
    前記メモリ制御器が前記複数のメモリデバイスに向けた
    前記バスマスタサイクルを検知した時に、アドレスを前
    記プロセッサ及びホストバス間に転送させ、 前記メモリ制御インターフェース部分は、前記入力／出
    力バスから制御信号を受信し、制御信号を前記データバ
    ッファに供給して、データを前記複数のメモリデバイス
    及び前記ホストバス間に転送させ、前記バスマスタが操
    作サイクルを前記複数のメモリデバイスに向けた時に、
    制御信号を前記メモリアドレス手段に供給して、前記プ
    ロセッサバス上のアドレス信号及び前記入力／出力バス
    上の制御信号に基づいて、アドレス及び制御信号を前記
    複数のメモリデバイスに供給する請求項１に記載のコン
    ピュータシステム。
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