KR937000918A - 고성능 버스 인터페이스를 사용하는 집적회로 입출력 - Google Patents

고성능 버스 인터페이스를 사용하는 집적회로 입출력

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KR937000918A
KR937000918A KR1019920702584A KR920702584A KR937000918A KR 937000918 A KR937000918 A KR 937000918A KR 1019920702584 A KR1019920702584 A KR 1019920702584A KR 920702584 A KR920702584 A KR 920702584A KR 937000918 A KR937000918 A KR 937000918A
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팜왈드 마이클
호로위츠 마크
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램버스 인코오퍼레이티드
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Abstract

내용 없음.

Description

고성능 버스 인터페이스를 사용하는 집적회로 입출력
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 메모리 디바이스의 기본적인 2차원 구성을 도시하는 다이어그램,
제2도는 시스템에서 모든 버스라인의 병렬접속 및 각 디바이스에 대한 직력 리세트(Reset)라인을 도시하는 개략 블록도,
제3도는 주버스상의 반도체 디바이스의 3차원 패키칭을 도시하는 발명의 시스템의 투시도.

Claims (149)

  1. 버스에 병렬로 접속된 두 개의 메모리 디바이스를 포함하고; 상기 버스는 상기 메모리 디바이스에 의해 필요한 실체로 모든 어드레스 데이터, 및 제어정보를 전달하기 위한 다수의 버스를 포함하고; 상기 제어정보는 디바이스-선택 정보를 하고; 상기 버스는 단일 어드레스내 비트수보다 실체 더 적은 버스라인을 포함하고; 상기 버스는 개별 메모리 디바이스에 직접 접속된 분리된 디바이스-선택라인의 필요없이 디바이스-선택정보를 전달하는 것을 특징으로 하는 메모리 서브시스템.
  2. 제1항에 있어서, 상기 버스는 적어도 16어드레스 비트와 적어도 8데이터 비트를 운반하기 위해 채택된 적어도 8버스라인을 포함하는 것을 특징으로 하는 메모리 서브시스템.
  3. 제1항에 있어서, 상기 버스는 클록과 전원에 대한 병렬라인을 포함하는 것을 특징으로 하는 메모리 서브 시스템.
  4. 메모리 서브시스템의 각 버스가 그들 자신의 트랜시버 디바이스에 접속된 제1항의 메모리 서브시스템; 상기 트랜시버 디바이스를 접속하는 트랜시버 버스; 및 상기 메모리 서브시스템의 상기 버스의 각각와 상기 트랜시버 버스 사이에 정보를 전달함으로써 메모리 서브시스템이 개별 서브시스템 보다 더 많은 메모리를 갖는 더 큰 시스템으로 집적되도록 하는 수단을 포함하는 것을 특징으로 하는 시스템.
  5. 제4항에 있어서, 다수의 메모리 서브시스템을 갖는 것을 특징으로 하는 시스템.
  6. 제4항에 있어서, 상기 트랜시버 버스에 접속된 마스터 디바이스를 추가로 포함 하는 것을 특징으로 하는 시스템.
  7. 제6항에 있어서, 상기 마스터 디바이스는 중앙처리장치, 부동 소숫점 장치, 및 직접 메모리 억세스 장치로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 시스템.
  8. 제4항에 있어서, 트랜서버 버스에 접속되고 버스상이 아니고 디바이스에 접속하기 위해 채택된 주변 장치를 추가로 포함하는 것을 특징으로 하는 시스템.
  9. 제8항에 있어서, 상기 주변장치는 I/O 인터페이스 포트, 비데오 제어기 및 디스크 제어기로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 시스템.
  10. 제5항에 있어서, 상기 트랜시버 버스는 상기 메모리 서브시스템의 버스 면이 아닌 다른 면에 위치한 것을 특징으로 하는 시스템.
  11. 제5항에 있어서, 각 메모리 서브시스템의 버스는 실제 서브시스템 버스 면내에 위치하여 상기 트랜시버 버스는 상기 서브시스템 버스면에 수직인 면에 위치하는 것을 특징으로 하는 시스템.
  12. 제4항에 있어서, 각각이 제1트랜시버를 통해 트랜시버 버스에 접속된 다수의 메모리 서브시스템 버스를 갖는 적어도 두 개의 트랜시버 버스를 갖고; 상기 각 트랜시버 버스는 2차 트랜시버 버스로 인터페이스하도록 채택된 제2트랜시버에 추가로 접속됨으로써 각 트랜시버 버스는 상기 제2트랜시버를 통해 접속되어 2차 트랜시버 버스 유니트를 형성하는 것을 특징으로 하는 시스템.
  13. 적어도 하나가 메모리 서브시스템에 차례로 접속된 트랜시버 디바이스 혹은 메모리 디바이스이고 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하고; 상기 버스는 상기 반도체 디바이스에 의해 필요한 실체 모든 어드레스, 데이터, 및 제어정보를 전달하기 위해 다수의 버스라인을 포함하고; 상기 제어정보는 반도체 디바이스-선택정보를 포함하고; 상기 버스는 단일 어드레스에 비트수 보다 실체 더 적은 버스라인을 포함하고; 상기 버스는 개별 반도체 디바이스에 적접 분리된 디바이스-선택라인의 필요없이 디바이스-선택정보를 전달하고; 상기 버스상에서 각 반도체 디바이스내 적어도 하나의 수정가능한 레지스터가 상기 버스로부터 억세스 가능함으로서의 서브시스템이 상기 버스상에 전송된 신호를 이용해서 구성되는 것을 특징으로 하는 반도체.
  14. 제13항에 있어서, 수정가능한 레지스터의 한 형태가 시간지연을 기억하도록 설계된 억세스-시간 레지스터이며, 그 지연시간후 디바이스가 상기 버스상에서 몇몇 특정된 동작을 취하 수 있는 것을 특징으로 하는 반도체 서브시스템.
  15. 제13항에 있어서, 적어도 두 개의 억세스-시간 레지스터를 갖는 반도체 디바아스를 추가로 포함하고; 상기 억세스-시간 레지스터의 하나는 고정된 값을 포함하도록 영구적으로 프로그램되며 적어도 하나의 상기 억세스-시간 레지스터는 상기 버스상에서 전달된 정보에 의해 소정될 수 있는 것을 특징으로 하는 반도체 서브 시스뎀.
  16. 제13항에 있어서, 추가로 적어도 하나의 이산 메모리부와 또한 상기 각 이산 메모리부에 해당하는 메모리 어드레스 정보를 기억하도록 채택된 수정가능한 어드레스 레지스터를 갖는 것을 특징으로 하는 반도체 서브 시스템.
  17. 제16항에 있어서, 상기 메모리 어드레스 정보는 상기 이산 메모리부에 대한 포이터를 포함하는 것을 특징으로 하는 반도체 서브시스템
  18. 제16항에 있어서, 상기 이산 메모리부는 톱과 보텀을 가지며 상기 어드레스 정보는 상기 톱과 보텀에 대해 포인터를 포함하는 것을 특징으로 하는 반도체 서브시스템.
  19. 제16항에 있어서, 상기 메모리 어드레스 정보가 상기 이산 메모리부에 대한 포인터와 상기 메모리부의 크기를 표시하는 범위값을 포함하는 것을 특징으로 하는 반도체 서브시스템.
  20. 제16항에 있어서, 상기 메모리 디바이스 각각의 상기 이산 메모리부 각각의 상기 어드레스 레지스터가 각 이산 메모리부에 대해 상이한 메모리 어드레스 정보를 포함하도록 설정되어 각 이산 메모리부내 최고 메모리 어드레스가 또다른 이산 메모리부내 최저 메모리 어드레스보다 1이 작으므로서 메모리는 1또는 소수의 연속 메모리 블록으로 구성된 것을 특징으로 하는 반도체 서시스템.
  21. 제16항에 있어서, 적절히 작동시키시 위해 상기 메모리 디바이스의 각각의 상기 이산 메모리부의 각각을 테스트하기 위한 수단; 비-기능적 이산 메모리부의 각각에 대한 상기 이산 메모리부에 해당하는 적어도 하나의 어드레스 레지스터를 설정해서 상기 이산 메모리부가 비-기능적이란 것을 표시하기 위한 수단; 가능적 이산 메모리부의 각각에 대해 상기 이산 메모리부에 해당하는 적어도 하나의 어드레스 레지스터를 설정해서 그러한 해당 어드레스 정보를 포함하기 위한 수단을 추가로 포함하는 것을 특징으로 하는 반도체 서브시스템.
  22. 제2항에 있어서, 상기 이산 메모리에 해당하는 상기 어드레스 레지스터가 서브 시스템내 하나의 연속 메모리 블록을 제공하도록 설정되는 것을 특징으로 하는 반도체 서브시스템.
  23. 제13항에 있어서, 상기 수정가능한 레지스터중 하나가 반도체 디바이스에 대해 유일한 값을 포함하도록 수정될 수 있는 디바이스 판별 레지스터인 것을 특징으로 하는 반도체 서브시스템.
  24. 상기 디바이스 판별 레지스터가 다른 반도체 디바이스 혹은 상기 버스 관계에 따라 혹은 상기 버스를 따라 반도체 디바이스의 물리적 위치의 함수인 유일 값을 포함하도록 설정되는 것을 특징으로 하는 반도체 서브 시스템.
  25. 버스에 병렬로 접속되며 그중 하나가 마스터 디바이스신 두 개의 반도체 디바이스로 구성되며; 상기 마스터 디바이스는 버스 트랜스액션을 개시하기 위한 수단을 포함하며; 상기 버스는 상기 디바이세 의해 필요한 실체 모든 어드레스, 데이터 및 제어 정보를 전달하기 위한 다수의 버스라인을 포함하며; 상기 제어정보는 디바이스-선택정보를 포함하며; 상기 버스는 단일 어드레스내 비트수보다 실체 더 적은 라인을 포함하며; 상기 버스는 상기 버스상에서 개별 디바이스에 직접 접속된 분리된 디바이스-선택라인의 필요없이 디바이스-선택정보를 전달함으로써 상기 마스터 디바이스는 상기 버스상에서 상기 반도체 디바이스 사이에서 정보를 달하는 버스 트랜스액션을 개시시키는 것을 특징으로 하는 버스 서브시스템.
  26. 제25항에 있어서, 상기 반도체 디바이스의 하나는 상기 버스가 아닌 버스 산에서 메모리 디바이스에 병렬로 접속되고 상기 버스에 병렬로 접속된 트랜시버 디바이스를 포함하는 것을 특징으로 하는 버스 서버시스템.
  27. 제25항에 있어서, 상기 마스터 디바이스에 대해 상기 메모리 디바이스로 하여금 상기 버스를 따라 요구 패키트를 송신함으로써 버스 트랜스액션을 준비하도록 요구하는 수단을 포함하고; 상기 메모리 디바이스와 상기 디바이스 각각은 디바이스-내부 페이즈중에 상기 버스 트랜스액션을 시작하도록 준비하는 디바이스 내부 수단을 가지며, 버스 억세스 페이즈중에 사이 버스 트랜스액션을 발생하는 버스 억세스 수단을 추가로 가지며; 상기 요구 패키트는; 어드레스와 제어정보를 포함하는 바이트의 시퀀스; 몇몇 버스 사이클에 해당하고, 상기 버스-억세스 페이즈를 시작하기전에 방해할 필요가 있는 억세스 시간과 요구된 버스 트랜스액션에 관한 정보를 포함하는 상기 제어정보; 및 사이 메모리 디바이스의 상기 이산 메모리부의 하나내에 적어도 하나의 메모리 위치를 가르키는 상기 어드레스 정보를 포함하는 것을 특징으로 하는 버스 서브시스템.
  28. 제27항에 있어서, 상기 메모리 디바이스는 상기 제어정보를 판독해서 상기 억세스 시간내 상기 디바이스-내부 페이즈를 끝내기 위해 한번에 상기 비다이스-내부 수단을 개시해서 상기 버스 사이클의 수를 뒤따라 상기 버스 억세스 페이즈를 시작하는 수단을 포함하는 것을 특징으로 하는 버스 서브시스템.
  29. 제27항에 있어서, 상기 제어정보가 명령코드를 포하하는 것을 특징으로 하는 버스 서브시스템.
  30. 제29항에 있어서, 상기 메모리 디바이스는 약간의 정보를 홀드하거나 선택된 시간후에 프리차지하도록 채택된 감지 증폭기와 상기 메모리 디바이스로부터 데이터를 판독하거나 상기 메모리 디바이스내로 기록하는 데이터 블록전달주에 데이터 블록을 전달하는 수단을 포함하며; 상기 명령코드는 상기 메모리 디바이스가 응답 수단을 활성화시키도록 명령하여, 상기 응답수단은; 데이터 블록 전달을 개시하는 수단; 상기 데이터 블록의 크기를 선택하는 수단; 상기 데이터 블록 전달을 개시아흔 선택하는 수단; 상기 제어레지스터로의 기록 또는 부터의 판독을 포함해서 제어 레지스터를 억세스하는 수단; 각각의상기 데이터 블록 전달이 끝난후 상기 감지 증폭기를 프리차지하는 수단; 각각의 상기 데이터 블록 전달이 끝난후 각각의 상기 감지 증폭기내 약간의 정보를 홀드하는 단계; 또는 노말 혹은 페이지-모드 억세스를 선택하는 단계를 포함하는 것을 특징으로 하는 버스 서브시스템
  31. 제30항에 있어서, 상기 데이터 블록 전달은 단일 메모리 디바이스내 메모리로의 기록 또는 부터의 판독을 포함하는 것을 특징으로 하는 버스 서브시스템
  32. 제27항에 있어서, 상기 마스터 디바이스에 대해서 상기 요구 패키드내에서 반도체 디바이스에 대해 유일한 디바이스 판별수를 포함함으로써 제어정보를 상기 반도체 디바이스중 상기 특정하나에 송신하는 수단을 추가로 포함하는 것을 특징으로 하는 버스 서브시스템.
  33. 제27항에 있어서, 상기 마스터 디바이스에 대해서 상기 요구 패키트에서 특정 메모리 어드레스를 포함함으로써 제어정보를 상기 이산 메모리부의 선택된 곳으로 송신하는 수단을 추가로 포함하는 것을 특징으로 하는 서브시스템.
  34. 제27항에 있어서, 상기 마스터 디바이스에 대해서 상기 요구 패키트에서 상기 반도체 디바이스에 의해 인식되는 고유한 디바이스 판별수를 포함함으로써 제어 정보를 상기 버스상에서 실체 모든 반도체 디바이스로 전달하는 수단을 추가로 포함하는 것을 특징으로 하는 서브시스템.
  35. 제27항에 있어서, 상기 제어정보가 상기 버스 억세스 페이즈를 개시하기전에 대기하는 상기 메모리 디바이스와 상기 마스터 디바이스에 대해 버스 사이클의 수를 직접 혹은 간접으로 특정하는 것을 특징으로 하는 버스 서브시스템.
  36. 제35항에 있어서, 데이 블록전달에 대해서 상기 마스터 비다이스와 상기 메모리 디바이스는 상기 데이터 블록전달이 판독 혹은 기록동작인가에 관계없이 동일한 억세스 시간과 동일한 데이터 블록 크기를 이용하는 것을 특징으로 하는 버스 서브시스템.
  37. 제27항에 있어서, 상기 제어정보는 전송된 데이터블록의 크기를 코드화하고 특정화한 블록크기값을 추가로 포함하는 것을 특징으로 하는 버스 서브시스템.
  38. 제37항에 있어서, 상기 블록크기값은 상대적으로 작은 블록크기에 대한 선형값으로 코드화되고, 상대적으로 더 큰 블록크기에 대한 로그값으로 코드화되는 것을 특징으로 하는 버스 서브시스템.
  39. 제37항에 있어서, 상기 블록크기값은 4개의 비트를 사용하는 코드화되고 코드값은
    코드값 블록크기(바이트)
    0 0
    1 1
    2 2
    3 3
    4 4
    5 5
    6 6
    7 7
    8 8
    9 16
    10 32
    11 64
    12 128
    13 256
    14 512
    15 1024
    인 것을 특징으로 하는 버스 서브시스템.
  40. 제26항에 있어서, 상기 메모리 디바이스는 다수의 센스증폭기, 디바이스를 페이지 모드로 두고 판독 또는 기이박동후 비수정상태로 상기 센스증폭기를 유지하는 수단, 상기 센스증폭히를 예비충전하는 수단, 그리고 상기 센스증폭기의 예비충전 또는 비수정상태로의 상기 센스증폭기의 유지여무를 선택하는 수단을 포함한 DRAM 디바이인 것을 특징으로 하는 버스 서브시스템.
  41. 제27항에 있어서, 상기 요구패키트는 우수바이트로 구성되는 것을 특징으로 하는 버스 서브시스템.
  42. 제27항에 있어서, 상기 버스가 상기 어드레스, 데이터 및 제어정보를 전달하는 동안 다수의 버스사이클을 형성하고 제어하는 수단을 추가로 포함하며, 여기서 상기 버스사이클을 우수 및 기수사이클로 교대로 설계되고, 상기 요구패키트는 우수사이클에서만 시작하는 것을 특징으로 하는 버스 서부시스템.
  43. 제27항에 있어서, 데이터 일블록에 대응한 ECC 정보를 형성하는 수단 및 사이 데이터블록을 기억 또는 판독하는데 에러를 교정하기 위해 상기 ECC 정보를 사용하는 수단을 추가로 포함하고, 여기서 상기 ECC 정보는 상기 블록데이터로부터 분리되어 기억될 수 있는 것을 특징으로 하는 버스 서브시스템.
  44. 제43항에 있어서, 적어도 두 개의 상기 메모리 디바이스로 추가 구성되어 상기 ECC 정보와 상기 대응 데이터블록이 제1 및 제2 상기 메모리 디바이스에 각각 기억되며, 상기 마스터 디바이스는 상기 ECC 정보의 상기 대응 데이터블록에 대한 상기 요구패키트의 분리된 것들을 보내서 에러교정과 함께 상기 데이터블록을 기입 또는 판독하는 수단을 포함하는 것을 특징으로 하는 버스 서브시스템.
  45. 버스상에 병렬로 접속된 메모리 디바이스와 마스터 디바이스, 요구패키트를 보내고 버스트랜스액션을 개시하는 상기 마스터 디바이스용 수단, 그리고 현재 및 임박한 버스트랜스액션의 트랙을 유지하는 상기 마스터 디바이스용 수단으로 구성되며, 상기 버스는 상기 메모리 디바이스에서 요구되는 사실상 모드 어드레스, 데이터 및 제어정보를 전달하는 복수의 버스선을 포함하고, 상기 버스는 단일 어드레스에서의 비트수보다 사실상 더 적은 수의 선을 포함하고, 상기 버스는 개개의 디바시스에 직접 접속된 분리디바이스-선정선에 대한 요구 없이 상기 버스상에서 디바이스- 선정정보를 전달하고 이에 따라 상기 마스터 디바이스는 상기 버스상의 디바이스들 사이에 정보를 전송하는 버스트랜스액션을 개시하고 상기 마스터 디바이스가 현재 또는 임박한 버스트랜스액션과 충돌할 수 있는 버스트랜스액션의 개시를 피하기 때문에 상기 버스상의 충돌은 회피된 것을 특징으로 하는 버스 서브시스템.
  46. 제45항에 있어서, 적어도 두 개의 상기 마스터 디바이스를 갖고, 제1의 상기 요구패키트를 보내는 제1 상기 마스터 디바이스가 상기 제1요구패키느의 전달과 중첩하여 또는 초기전달과 동시에 전달될 수 있는 상기 충돌요구패키트중 하나를 전달하는 제2 상기 마스터 디바이스를 검출할 수 잇게 하는 충돌검출수단, 그리고 상기 제1 및 상기제2마스터 디바이스가 상기 버스에 순차로 억세스 허용될 각각의 상기 마스터 디바이스의 우선순서를 선택하게 하는 아비트레이션수단을 포함하는 것을 특징르로 하는 버스 서브시스템.
  47. 제46항에 있어서, 각각의 상기 마스터 디바이스는 마스터 ID 넘버를 가지며 각각의 상기 요구패키트는 상기 요구패키트에서의 소정의 위치의 소정 비트수인 마스트 ID 위치를 포함하며, 여기서 상기 충돌검출수단은 상기 요구패키트의 상기 마스터 ID 위치에서 상기 마스터 디바이스의 상기 마스터 ID 넘버를 포함하고 요구 패키트를 전달하는 각 마스터 디바이스에 포함된 수단, 그리고 충돌을 검출하고 어떤 마스터 디바이스가 상기 마스터 ID 위치에서의 다른 마스터 ID 넘버를 검출할 경우 상기 아비트레이션수단을 작동시키는 수단으로 구성되는 것을 특징으로 하는 버스 서브시스템.
  48. 제46항에 있어서, 각각의 상기 마스터 디바이스는 요구패키트를 전달하는 수단, 상기 요구패키트를 전달하면서 적어도 하나의 선택된 버스사이클동안 선택된 버스선 또는 선들을 구동하는 수단, 상기 마스터 디바이스가 충돌요구패키트를 보내는지 여부를 알기 위해 상기 선택된 버스선 또는 선들을 감시하는 수단, 그리고 충돌이 일어나는 모든 다른 마스터 디바이스에 대한 정보제공하고 상기 아비트레이션수단을 작동하는 수단을 포함하는 것을 특징으로 하는 버스 서브시스템.
  49. 제46항에 있어서, 각각의 상기 마스터 다비이스는 요구캐키트가 보내질 때 적어도 하나의 선택된 버스사이클동안 소정전류로 선택된 버스선 또는 버스선들을 구동하는 수단, 다른 마스터 디바이스가 그 선 및 선들을 구동하는지 여부를 알기 위해 통상 전류보다 더 큰 상기 선택된 버스선 또는 선들을 감시하는 수단, 통상 전류보다 더 큰 것을 검출하는 수단, 그리고 충돌이 일어난 모든 상기 마스터 디바이스에 대한 정보제공하고 상기 아비트레이션수단을 작동하는 수단을 포함하는 것을 특징으로 하는 버스 서브시스템.
  50. 제46항에 있어서, 상기 아비트레이션수단은 아비트레이션 사이클을 개시하는 수단, 상기 아비트레이션 사이클의 시작과 관계된 적어도 하나의 선택된 버스사이클동안 각 마스터 디바이스에 단일버스선을 할당하는 수단, 이용가능한 버스선보다 더 많은 마스터 디바이스가 존재하는 경우 상기 선택된 버스사이클중 하나동안 단일 버스선에 각 마스터 디바이스를 할당하는 수단, 상기 선택된 버스사이클 동안 상기 마스터 디바이스에 할당된 상기 버스선을 구동하기 위해 충돌요구패키트를 보내는 상기 각각의 마스터 디바이스의 수단, 그리고 적어도 하나의 상기 마스터 디바이스에 마스터 디바이스가 보낸 충돌요구패키트 정보를 기억하는 수단으로 구성되며, 이에 따라 상기 마스터 디바이스는 상기 아비트레이션 사이클동안 선택된 버스선들을 감시하고 충돌요구패키트를 보낸 각각의 상기 마스터 디바이스를 식별할 수 있는 것을 특징으로 하는 버스 서브시스템.
  51. 제46항에 있어서, 상기 아비트레이션수단은 충돌요구패키트를 보낸 각각의 상기 마스터 디바이스를 식별하기 위해 충돌요구패키트를 보낸 상기 마스터 디바이스중 첫째것에 포함된 수단, 충돌요구패키트를 보낸 각각의 상기 마스터 디바이스에 우선권을 지정하는 수단, 그리고 충돌구패키트를 보낸 각각의 상기 마스터수단이 그 우선권에 따라 사실상 버스를 억세스하도록 하는 수단으로 구성되는 것을 특징으로 하는 버스 서브시스템.
  52. 제51항에 있어서, 상기 우선권은 각각의 상기 마스터 디바이스의 실제 위치에 의거되는 것을 특징으로 하는 버스 서브시스템.
  53. 제51항에 있어서, 상기 우선권은 상기 마스터 디바이스의 상기 마스터 ID 넘버에 의거되는 것을 특징으로 하는 버스 서브시스템.
  54. 제51항에 있어서, 충돌요구패키트를 보낼 때, 마스터 디바이스가 어느시간에 어느 순서에 다음 요구패키트를 보낼 수 있는가를 결정하는 수단을 포함하며, 이에 따라 각 임박한 요구패키트에 대한 응답이 완료되었거나 또는 스케줄링 되었을때까지 어떤 마스터 디바이스도 요구 패키트를 보낼 수 없는 것을 특징으로 하는 버스 서브시스템.
  55. 버스에 병렬로 접속된 다수의 반도체 디바이스로 구성되며, 상기 버스는 상기 반도체 디바이스에 의해 요구된 사실상 모든 어드레스, 데이터 및 제어정보를 전달하기 위해 다수의 버스선을 포함하고, 상기 제어정보는 디바이스-선정정보를 포함하고, 상기 버스는 단일 어드레스의 비트수보다 사실상 더 적은 선을 포함하고, 상기 버스는 개개의 반도체 디바이스에 직접 접속된 분리된 디바이스-선정선에 대한 요구없이 상기 디바이스-선정정보를 전달하고, 상기 반도체 디바이스는 하나의 입력부와 하나의 출력부를 갖춘 리세트수단을 포함하며 하나의 반도체 디바이스의 라세트 수단 출력부는 직렬로 다음 반도체 비다이스의 리세트수단 입력부에 접속되는 것을 특징으로 하는 버스 서브시스템.
  56. 제55항에 있어서, 제1 및 제2리세트신호를 형성하는 수단, 상기 제1리세트신호를 상기 반도체 디바이스의 첫째것에 그후 직렬로 접속된 다음것에 통과시키는 수단, 그리고 제2리세트신호를 상기 첫째 반도체 디바이스에 그후 직렬로 접속된 다음것에 통과시키는 수단으로 구성된 시스템 리세트수단을 추가로 포함하고, 상기 버스 서브시스템은 상기 버스 서브시스템냉 상기 반도체 디바이스에 유일한 숫자를 포함하도록 적용된 디바이스식별 레지스터, 디바이스식별 레지스터 설정수단, 그리고 상기 제1리세트신호에 반응하여 소망된 기지의 리세트상태로 상기 반도체 디바이스를 리세팅하고 상기 제2리세트신호에 반응하여 상기 디바이스식별 레지스터를 설정하는 디바이스 리세트수단을 포함한 하나의 상기 반체 디바이스를 포함하고, 이에따라 상기 버스시스템은 상기 반도체 디바이스 각각의 상기 디바이스식별 레지스터내에 유일한 디바이스식별갓을 가진 기지의 리세트상태로 리세트될 수 있는 것을 특징으로 하는 버스 서브시스템.
  57. 제56항에 있어서, 상기 소망된 기지의 리세트상태는 반도체 디바이스내의 모든 레지스터가 클리어되고 상태기기가 리세트되는 것인 것을 특징으로 하는 버스서브시스템.
  58. 세56항에 있어서, 상기 디바이스식별 레지스터 설정수단은 사이 제2리세트신호를 검출하는 수단, 상기 제2리세트신호에 관련된 특정시간에 상기 버스선으로부터 디바이스식별숫자를 판독하는 수단, 그리고 상기 반도체 디바이스의 상기 디바이스 식별 레지스터에 상기 디바이스식별숫자를 기억하는 수단으로 구성되는 것을 특징으로 하는 버스 서브시스템.
  59. 제56항에 있어서, 상기 제2리세트신호는 다중펄스퀀스로 구성되고, 상기 디바이스 식별 설정수단은 디바이스 식별숫자로서 상기 펄스퀀스를 해석하는 수단, 그리고 상기 반도체 디바이스의 상기 디바이스 식별레지스터내의 상기 디바이스 식별숫자를 기억하는 수단을 포함하는 것을 특징으로 하는 버스서브시스템.
  60. 제56항에 있어서, 상기 디바이스 리세트수단은 n-비트값을 기억사능한 n-스테이지 시프트 레지스터로 구성되며, 여기서 상기 비다이스 리세트수단은 상기 제1리세트 신호로서 상기 시프트 레지스터내의 특정값을 해석하고 상기 제2리세트신호로서 상기 시프트 레지스터내의 특정값을 해석하는 것을 특징으로 하는 버스 서브시스템.
  61. 제56항에 있어서, 상기 반도체 디바이스중 하나는 마스터 디바이스이고, 상기 마스터 디바이스는 상기 제1 및 제2리세트신호를 발생하는 수단을 포함하는 것을 특징으로 하는 버스 서브시스템.
  62. 제56항에 있어서, 상기 반도체디바이스의 하나는 마스터 디바이스이고, 상기 마스터 디바이스는 마스터 ID레지스터, 상기 마스터 디바이스에 마스터 ID 넘버를 할당하는 수단, 그리고 상기 마스터 ID 레지스터내의 사이 마스터 ID 넘버를 기억하는 수단을 포함하는 것을 특징으로 하는 버스 서브시스템
  63. 제56항에 있어서, 제2의 상기 마스터 디바이스와 사실상 모든 다른 마스터 디바이에 마스터 ID 넘버를 할당하기 위한 제1의 상기 마스터 디바이스에 대한 수단으로 추가로 구성되며, 이에 따라 상기 제1마스터 디바이스는 상기 버스 서브시스템상이 각각의 상기 마스터 디바이스에 상기 마스터 ID 넘버를 기억하는 것을 특징으로 하는 버스 서브시스템.
  64. 제56항에 있어서, 상기 반도체 디바이스중 하나는 반도체 디바이스의 디바이스 형식의 특징을 갖는 식별자를 포함하도록 적용된 디바이스형식 레지스터와 적어도 하나가 억세스시간을 기억하도록 적용된 억세스시간 레지스터인 하나이상의 수정 가능 레지스터를 포함하는 것을 특징으로 하는 버스 서브시스템.
  65. 제64항에 있어서, 상기 반도체 디바이스중 하나는 반도체 디바이스를 선택하는 수단, 상기 선택된 반도체 디바이스의 상기 디바이스형식 레지스터를 판독하는 수단, 상기 선택된 반도체 디바이스의 디바이스형식을 결정하는 수단, 상기 선택된 반도체 디바이스에 적합한 억세스시간값을 결정하고 상기 선택된 반도체 디바이스의 대응레지스터에 상기 선택된 반도체 디바이스용으로 적합한 다른값을 선택하고 기억하는 수단을 갖춘 마스터디바이스이며, 이에 따라 상기 마스터 디바이스는 반도체 디바이스를 선택하고, 그것의 형식을 결정하고, 그리고 상기 억세스시간과 다른 레지스터들을 적절한 값을 포함하도록 설정할 수 있는 것을 특징으로 하는 버스 서브시스템.
  66. 제65항에 있어서, 적어도 하나의 이산메모리부와 각각의 상기 이산메모리부에 대응한 메모리 어드레스정보를 기억하도록 적용된 적어도 하나의 수정가능 어드레스 레지스터를 갖춘 메모리 디바이스로 추가로 구성되며, 그리고 상기 마스터 디바이스는 상기 이산 메모리부의 각각을 선택하고 시험하는 수단과 각각의 상기 이산메모리부에 대응한 상기 어드레스 레지스터에 어드레스정보를 기억하는 수단으로 추가로 구성되며, 이에 따라 상기 마스터 다비이스는 모든 상기 이산메모리를 시험하고 거기에 유일한 어드레스값을 할당할 수 있는 것을 특징으로 하는 버스 서브시스템.
  67. 구중 하나가 마스터 디바이스인 버스에 병렬로 접속된 두 개 반도체 디바이스로 구성되며, 상기 버스는 상기 반도체 디바이스에 의해 요구된 사실상 모든 어드레스, 데이터 및 제어정보를 전달하고 다수의 버스데이터선을 포함하고, 상기 제어정보는 디바이스 선정정보를 포함하고, 상기 버스는 단일 어드레스에서의 비트수보다 사실상 더 작은 수이 상기 버스 데이터선을 포함하고, 그리고 상기 버스는 개개의 반도체 디바이스에 적접 접속된 분리된 디바이스 선정선의 필요성없이 디바이스 선정정보를 전달하고, 여기서 상기 모든 버스데이터선을 전승선에 의해 말단을 이루며 모든 상기 어드레스, 데이터 및 제어정보는 저전압 스윙신호의 형태인 순차적 비트열로 상기 버스데이터션에서 전달되는 것을 특징으로 하는 버스 서브시스템.
  68. 제67항에 있어서, 상기 버스데이터선중 하나를 구동하기 위해 접속된 전류모드 구동기를 포함한 반도체 디바이스로 추가로 구성되는 것을 특징으로 하는 버스 서브시스템.
  69. 제68항에 있어서, 상기 버스데이터선중 선택된 하나에 대한 상기 저전압 스윙신호의 전압을 측정하는 수단을 갖추는 반도체 디바이스로 추가로 구성되고, 이에 따라 상기 반도체 디바이스는 하나 또는 그 이상의 상기 전류모드 구동기가 상기 선택된 버스데이터선을 구동하는지 또는 어느 구동기도 상기 선택된 버스데이차선을 구동하지 않는지를 결정할 수 있는 것을 특징으로 하는 버스 서브시스템.
  70. 제69항에 있어서, 상기 버스데이터선중 하나에 접속된 다수의 입력수신기, 그리고 상기 순차비트열의 비트를 동시에 차례로 감지하고 기억하기 위해 상기 입력수신기를 선택하는 선택수단을 갖춘 반도체 디바이스로 추가로 구성된 것을 특징으로 하는 버스 서브시스템.
  71. 제69항에 있어서, 상기 버스데이터선중 하나와 접속된 두 개의 입력수신기를 갖춘 반도체 디바이스로 추가로 구서되는 것을 특징으로 하는 버스 서브시스템.
  72. 제1 및 제2말단을 갖추며 버스클록선을 포함한 버스에 병렬로 접속된 두 개의 반도체 디바이스 여기서 상기 버스클록선을 각각 상기버스의 제1 및 제2말단에 대응하는 제1 및 제2단을 갖추며, 표준상승 시간으로 최초 버스클록신호를 발생하기 위해 상기 버스콜록선의 상기 제1말단에 접속된 클록발생기, 그리고 대응 최후 버스클록신호로서 상기 최초 버스클록신호를 상기 버스의 상기 제1말단에 복귀시키기 위하 사이 버스클록선의 상기 제2말단에서의 신호복쉬수단으로 구성되며, 이에 따라 각각의 상기 최초 버스클록신호는 상기 버스의 상기 제1말단으로부터 사이 제2말단으로 상기 클록선을 따라 상기 클록발생기로부터 전파되고 그후 대응 최후 버스클로신호로서 상기 버스의 상기 제1말단에 더 늦은 시간에 복귀할 것이어서, 이에 따라 상기 버스상의 각 반도에 디바이스는 상기 최초 버스클록신호와 상기 대응 최후 버스클록신호를 검출할 수 있는 것을 특징으로 하는 버스 서브시스템.
  73. 제73항에 있어서, 상기 버스의 상기 제1 및 상기 제2말단에 각각 제1 및 제2말단을 갖춘 제1 및 제2의 상기 버스클록선으로 추가로 구성되고, 여기서 상기 신호복귀수단은 상기 제1 및 제 버스클록선의 상기 제2말단들을 직접 연결하고 이에 따라 각각의 상기 최초 버스클록신호는 상기 제1버스클록선을 따라 상기 버스의 상기 제1말단에서의 상기 클록발생기로부터 상기 버스의 상기 제2말단으로 전파되고 그후 상기대응 최후 버스 클록신호의 하나로서 상기 버스의 제1말단에 상기 제2버스클록선을 따라 복귀하는 것을 특징으로 하는 버스 서브시스템.
  74. 제72항에 있어서, 신호복쉬수단은 그것의 상기 제2말단에 라인종료기가 없는 상기 제1버스클록선으로 구성되며, 이에 따라 상기 제1버스클록선의 상기 제2말단에 도착한 각각의 상기 최초 버스클록신호는 상기 대응 최후 버스클록 신호로서 상기 제1버스클록선을 따라 반사되는 것을 특징으로 하는 버스 서브시스템.
  75. 제72항에 있어서, 소정의 버스사이클 주파수와 대응 버스사이클주기를 가진 버스 사이클로 상기 버스를 동작시키는 수단, 그리고 버스사이클주기의 두배의 주기로상기 클록발생기를 동작시키는 수단으로 추가로 구성되는 것을 특징으로 하는 서브시스템.
  76. 제75항에 있어서, 상기 버스사이클 주파수는 약 500MHZ보다 크고 약 50MHZ와 같거나 작은 것을 특징으로 하는 버스 서브시스템.
  77. 제72항에 있어서, 상기 최초 및 대응 최후 버스클록신호간의 중간시간을 도출하고 상기 중간시간에 동기된 내부디바이스 클록을 발생하기 위해 내부디바이스 클록발생수단을 갖춘 반도체 디바이스를 추가로 포함한 것을 특징으로 하는 버스 서브시스템.
  78. 제72항에 있어서, 입력부, 출력부 및 기본지연부와 상기 최초 버스클록신호로 상기 제1지연선의 출력을 동기화하는 수단을 갖춘 제1지연선, 가변지연부와 함께 상기 기본지연부를 가지며, 상기 최후 버스클록신호로 상기 제2지연선의 출력을 동기화하는 수단 및 출력부를 갖춘 제2지연선, 그리고 제3지연부와 제1 및 제2지연선의 지연간의 중간으로 상기 제3지연을 설정하는 수단을 가지며 상기 최초 및 최후 버스클록신호간의 중간시간으로 동기화된 내부 디바이스 클록신호를 제공하는 출력부를 가진 제3지연선으로 구성된 로우스큐(low-skew)클록발생기를 가진 반도체 디바이스를 추가로 포함하는 것을 특징으로하는 버스 서브시스템.
  79. 제72항에 있어서, 상기 최초 및 최후 버스클록신호는 로우 및 하이논리값간을 주기적으로 변하는 저전압 스윙신호이며, 상기 최초 및 최후 버스클록신호를 풀스윙(full-swing)논리신호로 변환하는 DC 증폭기, 제1가변지연부와 입출력부를 가지고 하기 제1가변지연선의 입력ㅂ는 상기 DC 증폭기에 접속되는 제1가변지연선, 각각 입출력부를 가진, 제1, 제2 및 제3부가지연선-여기서 상기 부가지연선의 각 입력부는 상기 제1지연선의 출력부에 접속되며, 상기 제1부가지연선은 고정 지연부를 가지며, 상기 제2부가지연선은 상기 고정지연부 및 제2가변지연부를 가지며, 그리고 상기 제3부 가지연선은 상기 고정지연부 및 상기 제2가변지연부의 반을 가진다. 상기 최초 버스클록신호를 샘플링하기 위해 접속되며 상기 제1부가 지연선의 상기 출력에 의해 게이트된 제1클록입력수신기, 상기 최초 버스클록신호의 변환에 의해 곧 상기 제1클록입력수신기가 상기 최초 버스클록 신호를 샘플링하도록 상기 제1가변지연을 조절하는 수단, 상기 최후 버스클록신호를 샘플링하기 위해 접속되고 상기 제2부가 지연선의 상기 출력에 의해 게이트된 제2클록입력 수신기, 상기 최후 버스 클록신호의 변환에 의해 곧 상기 제2클록입력수신기가 상기 최후 버스클록신호를 샘플링하도록 상기 제2가변을 조절하는 수단으로 구성된 로우스큐클록 발생회로를 갖춘 반도체 디바이스를 추가로 포함하고, 이에 따라 상기 제3부가지연선의 상기 출력은 상기 제1 및 제2부가지연선간의 절반시간으로 동기화되고, 상기 제3부가지연선의 상기 출력은 내부 디바이스 클록 신호를 제공하는 것을 특징으로 하는 버스 서브시스템.
  80. 제79항에 있어서, “참 ”내부 디바이스 클록신호를 발생하는 제1의 상기 로우스큐 클록발생기회로, 그리고 상기 “참” 내부디바이스 클록신호에 논리값이 반대되도록 동기화된 “보수” 내부대바이스 클록신호를 발생하기 위해 접속된 제2의 상기 로우 스큐클록 발생기회로로 추가로 구성되는 것을 특징으로 하는 버스 서브시스템.
  81. 순차비트열로서 DRAM에 의해 요구된 사실상 모든 어드레스, 데이터 및 디바이스- 선정정보를 포함한 제어정보를 전달하기 위한 다수의 버스선을 가지며, 단일 어드레스의 비트수보다 사실상 더 작은 수의 상기 버스선을 가지며, 단일 어드레스의 비트수보다 사실상 더 작은 수의 상기 버스선을 포함한 외부버스에 접속되고, 분리된 디바이스 선정선없이 상기 버스절단 디바이스 선정정보가 직접 상기 DRAM 디바이스에 접속되도록 설계된 DRAM 디바이스에 있어서, 상기 DRAM 디바이스는 행과 열로 연결되며 각각이 상기 비트중 하나를 기억하기 위해 적용된 메모리셀의 어레이, 상기 행중 하나를 선택하는 해어드레스 선택수단, 각각의상기 열에 연결되며 각각이 2진논리값으로서 상기 비트중 하나를 래칭하고 또는 선택된 상태로 예비충전하도록 적용된 열센스증폭기, 상기 메모리셀로부터 상기 비트중 하나를 출력하거나 또는 상기 메모리셀에 상기 비트중 하나를 입력하는 다수의 상기 열센스증폭기를 선택하도록 각각의 상기 열센스증폭기와 접속된 열디코팅수단, 다수의 내부 I/O선을 가지며 각각의 상기 내부 I/O선은 다수의 상기 열센스 증폭기와 접속되는 내부 I/O 버스 그리고, 상기 내부 I/O 선들을 상기 외부버스에 접속하도록 설계된 다수의 버스접속수단으로 구성되며, 이에 따라 상기 순차비트열의 선택된 비트는 상기 외부버스부터 상기 메모리셀중 선택된 하나에 전송될 수 있고 또는 상기 메모리셀중 선택된 하나에 포함된 상기 비트는 상기 외부버스 전송될 수 있는 것을 특징으로 하는 DRAM 디바이스.
  82. 제81항에 있어서, 상기 버스접속수단중 하나에 접속된 출력구동기, 상기 출력드라이버에 접속된 출력부와 다수의 입력부를 가지며, 상기 각각의 입력부는 상기 내부 I/O 선중 하나에 접속되는 출력멀티플레서, 그리고 상기 출려구동기가 상기 외부버스를 구동할 수 있는지 여부를 선택하는 제어 수단으로 추가로 구성되며, 이에 따라 다수의 메모리셀이 상기 행어드레스 선택수단을 사용하여 서택되고 사익 열디코딩수단부 상기의 다수의 메모리셀에 포함된 다수의 비트가 상기 열센스증폭기를 통해 사익 내부 I/O 버스로 상기 출력멀티플렉서로 상기 출력구동기로 상기 외부버스로 출력되는 것을 특징으로 하는 DRAM 디바이스.
  83. 제81항에 있어서, 상기 버스데이터선중 하나와 상기 재부 I/O 버스에 접속되는 다수의 입력수신기, 상기 순차비트열의 비트를 동시에 차례로 감지하고 기억하도록 상기입력 수신기를 선택하는 선택수단, 그리고 입력 수신기가 상기 내부 I/O 버스를 구동할 수 있는지 여부를 선택하는 제어수단으로 추가로 구성되며, 이에 따라 상기 순차비트열의 비트가 상기 입력수신기중 하나를 통해 상기 외부버스로부터 상기 내부 I/O 서중 하나로 상기 열센스증폭기중 하나로 상기 메모리셀중 하나로 입력되는 것을 특징으로 하는 DRAM 디바이스.
  84. 제81항에 있어서, 상기 메모리셀의 제1 및 제2하프-어레이, 여기서 상기 메모리 셀의 상기 어레이의 각각의 상기열이 두부분으로 나눠지며, 상기 제1 및 제2하프에레이에서 각각 사이 열센스증폭기에 접속된 제1 및 제2의상기 내부 I/O 버스, 그리고, 상기 제1 및 제2하프- 어레이의 선택된 행에서 동시에 상기 메모리 셀에 접속된 상기 열센스증폭기의 선택된 게이팅하는 열디코더수단으로 추가로 구성되는 것을 특징으로 하는 DRAM 디바이스.
  85. 제84항에 있어서, 상기 열디코더수단은 동시에 17열센스증폭기를 선택하는 것을 특징으로 하는 DRAM 디바이스.
  86. 제81항에 있어서, 상기 외부버스는 소정속도로 작동하고 상기 DRAM 디바이스는 4개의 상기 내부 I/O 버스를 포함하고 이들 각각은 상기 외부버스속도의 1/4로 작동하는 것을 특징으로 하는 DRAM 디바이스.
  87. 제81항에 있어서, 2진논리값이 상기 열셈스증폭기에 재빨리 로딩될 수 있는 예비충전상태로 상기 열센스 증폭기의 하나를 예비충전하는 수단, 상기 열센스증폭기가 2진논리값을 포함한 경우 상기 열센스증폭기에 현재 포함된 논리값을 래칭하는 수단, 그리고 상기 열센스증폭기를 예비충전하거나 또는 상기 열센스증폭기내의 상기 제2진논리값을 래칭하도록 상기 DRAM 디바이스에 명령하는 수단으로 추가로 구성되는 것을 특징으로 하는 DRAM 디바이드.
  88. 제87항에 있어서, 상기 행어드레스 선택수단이 상기 행중 다른 하나를 선택하면 항상 추가명령 없이도 상기 열센스증폭기를 예비충전하도록 상기 DRAM 디바이스에 명령하는 수단으로 추가로 구성되는 것을 특징으로 하는 DRAM 디바이스.
  89. 제87항에 있어서, 최후의 상기 2진논리값을 래칭한후 제1또는 제2의 미리 선택되 시간에서 추가명령없이 상기 열센스증폭기를 예비충전하도록 상기 DRAM 디바이스에 명령하는 수단으로 추가로 구성되며, 상기 제1의 미리선택된 시간은 상기 DRAM이 상기 2진논리값을 상기 열센스증폭기에 래칭하고 메모리 또는 상기 내부 I/O선중 하나에 상기 2진논리값을 전송하기에 충분히 길며, 상기 제2의 미리 결정된 시간은 상기 DRAM이 선택된 상기 메모리셀내로 또는 상기 메모리셀로부터 상기 제2진논리값을 전송하기 위해 2진논리값을 상기 열 센스증폭기에 래칭하고, 그후 더 빠른 다음의 판독 및 기입을 위해 예비충전도될 수 있도록 상기 DRAM 디바이스에 기억될 수 있는 변수인 것을 특징으로 하는 DRAM 디바이스.
  90. 측면, 회로군 및 상기 측면근처나 측면을 따라 위치되고 선택된 피치로 간격지며 상기 회로군에 접속된 다수의 접속영역을 갖춘 반도체다이를 포함하고, 상기 접속영역중 하나에 대응하는 다수의 외부버스선에 접속하는 다수의 버스접속 수단으로 구성되며, 상기 버스접속수단의 각각의 패키지의 제1측에 위치되고, 상기 외부 버스선 및 상기 반도체다이상이 상기 대응접속외부버스선에 접속되며, 그리고 상기 접속영역의 상기 선택된 피치와 사실상 동일한 피치로 간격지며, 이에 따라 상기 외부버스선의 각각은 상기 패키지의 단일측을 따라 위치된 버스접속수단에 의해 상기 반도체다이의 상기 대응접속영역에 접속될 수 있는 것을 특징으로 하는 패키지.
  91. 제90항에 있어서, 상기 다수의 버스접속수단으로 추가로 구성되며 여기서 각각의 상기 버스접속수단은 사이 외부버스선중 하나에 연결되도록 저용된 핀과 상기 반도체다이상의 상기 접속영역중 하나에 상기 핀을 접속하는 와이어를 포함하고, 상기 와이어는 약 4㎜보다 더 작은 유효라이드 길이를 가지며 여기서 상기 패키지용 상기 각각의 버스접속수단의 상기 와이어의 유효리이드길이는 거의 동일한 것을 특징으로 하는 패키지.
  92. 제90항에 있어서, 상기 반도체다이의 적어도 두 개가 메모리 디바이스이고, 각각의 상기 패키지가 통상 편평하고 정상부와 바닥부를 가지며, 그리고 여기서 상기 패키지는 한 스텍에서 제2의 패키지와 인접하는 곳에서 상기 제1패키지의 상기 정상부가 상기 제2패키지의 상기바닥부에 사실상 정렬되며, 그리고 상기 각각의 패키지의 상기 버스접속수단은 사실상 한 평면에 위치 정렬되는 것을 특징으로 하는 다수의 패키지.
  93. 제92항에 있어서, 다수의 스택으로 추가로 구성되며 여기서 각각의 상기 버스 접속수단은 각각의 상기 스택에서의 대응 상기 버스접속수단과 전기적으로 접속될 수 있는 것을 특징으로 하는 다수의 패키지.
  94. 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 디바이스에 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-전정정보를 반송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 직접으로 접속된 단독의 디바이스-선정라인 없이도 상기 반도체 디바이스에 대한 디바이스-선정 정보를 반송하는 상기 버스에 병렬로 접속된 다수의 반도체 비다이스를 포함하는 반도체 버스 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 및 상기 접속수단을 통해 상기 버스를 억제할 수 있어, 그것에 의하여 상기 버스를 통해 데이터를 수신하고 상기 디바이스를 단일하게 식별할수 이는 최소한 하나의 수정가능한 식별레지스터로 구성되는 것을 특징으로 하는 디바이스.
  95. 제94항에 있어서, 상기 반도체 디바이스는 단지 상기 버스에만 접속되어 모든 어드레스, 데이터 및 제어 정보를 상기 버스를 통하여 송신하고 수신하는 메모리 비다이스인 것을 특징으로 하는 반도체 비다이스.
  96. 버스에 접속된 바도체 디바이스에 하나씩 걸려서 통신하기 위하여 상기 반도체 디바이스에서 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선정정보를 반송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 직접으로 접속된 단독의 디바이스-선정라인 없이도 상기 반도체 디바이스에 대한 디바이스-선정 정보를 반송하는 상기 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 버스 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스를 포함하는 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 및 디바이스 어드레스 정보를 유지하며, 상기 접속수단을 통해 상기버스를 억세스 할 수 있어 , 그것에 의하여 상기 디바이스가 소정 범위의 어드레스에 응답할 수 있게 하는 상기 버스를 통하여 데이터를 수신할 수 있는 최소한 하나의 수정 간능한 레지스터로 구성된 것을 특징으로 하는 반도체 디바이스.
  97. 제96항에 있어서, 상기 반도체 디바이스는 단지 상기버스에만 접속되어 모든 어드레스, 데이터 및 제어 정보를 상기 버스를 통하여 송신하고 수힌하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  98. 제97항에 있어서, 상기 메모리 디바이스를 최소한 하나의 이산메모리구역 및 상기 이산메모리구역에 대응되는 메모리 어드레스 정보를 기억하는 최소한 하나의 수정가능한 어드레스 레지스터를 또한 구비한 것을 특징으로 하는 반도체 디바이스.
  99. 제98항에 있어서, 상기 메모리 어드레스 정보는 상기 이산메모리구역에 대한 포인터로 구성된 것을 특징으로 하는 반도체 디바이스.
  100. 제99항에 있어서, 상기 이산메모구역은 상단과 하단 및 상기 상단과 하단에 대한 포인터로 구성된 것을 특징으로 하는 반도체 디바이스.
  101. 제99항에 있어서, 사이 메모리 어드레스 정보는 상기 이산메모리구역에 대한 포인터 및 상기 이산메모리구역의 크기를 가리키는 범위값으로 구성된 것을 특징으로 하는 반도체 디바이스.
  102. 버스에 접속된 반도체 디바이스에 하나씩 걸려서 통신하기 위하여 상기 반도체 디바이스에 필요로 하는 모든 에드레스, 데이터 및 제어정보를 반송하는 다수의 버퍼라인을 포함하고, 단일 어드레스내의 비트의 갯수보다 적은 수의버스 라인을 가진 상기 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 버스 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 및 상기 접속수단을 통하여 상기 버스를 억세스할 수 있어, 그것에 의하여 상기 반도체 디바이스가 요구에 응답하여 상기 버스를 사용하기전에 대기하여야만 하는 소정량의 시간을 설립하는 상기 버스를 통하여 데이터를 수신할 수 있는 최소한 하나의 소정가능한 억세스-타임 레지스터로 구성된 것을 특징으로 하는 반도체 디바이스.
  103. 제102항에 있어서, 상기 반도체 디바이스는 단지 상기버스에만 접속되는 모든 어드레스, 데이터 및 제어정보를 상기 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  104. 제102항에 있어서, 상기 반도체 디바이스는 또한 최소한 두 개의 억세스-타임 레지스터로 구성되고 상기 억세스-타임 레지스터중 하나는 불변하게 프로그램되어 고정치를 포함하고 상기 억세스-타임 레지스터중 최소한 하나는 상기 버스를 통하여 반송된 정보에 의해 수정될 수 있는 것을 특징으로 하는 반도체 디바이스.
  105. 버스에 접속된 반도체 디바이스에 하나씩 걸려서 통신하기 위하여 상기 반도체 디바이스에 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선정정보를 반송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바스에 직접으로 접속된 단독의 디바이스-선정라인 없이도 상기 반도체 디바이스에 대한 디바이스-선정 정보를 반송하며, 각 상기 버스라인은 말단정송라인인 상기 버스에 병렬로 접속된 다수의 번도체 디바이스를 포함하는 반도체 버스 아키텍처에 사용될 수 있는 번도체 디바이스에 있어서, 상기 반도체 디바이스는 상기의 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 및 상기 말단전송라인상에 저전압 스윙신호를 만들어낼 수 있는 버스라인 드리이버로 구성된 것을 특징으로 하는 반도체 디바이스.
  106. 제105항에 있어서, 상기 반도체 디바이스는 단지 사이 버스에만 접속되어 모든 어드레스, 데이터 및 제어정보를 상기 버스를 통하여 송신하고 수신하는 메모리 디비이스인 것을 특징으로 하는 반도체 디바이스.
  107. 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 비다이스에서 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선정 정보를 반송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 직접으로 접속된 단독의 디바이스-선정라인 없이도 상기반도체 디바이스에 대한 디바이스-선택정보를 반송하고, 초기 및 후기 버스클록신호를 반송하는 최소한 하나의 버스 클록라인을 또한 포함하는 상기 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 버스 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 및 초기 및 상기 후지 버스클록신호사이의 중간시간에 동기화된 내부 디바이스클록을 발생하는 내부디바이스 클록 발생 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  108. 제107항에 있어서, 상기버스는 상기 버스클록라인중 제1과 제2라인을 포함하고, 상기 제1버스클로라인은 상기 초기 버스클로신호를 반송하고, 상기 제2버스 클록라인은 상기 후기 버스클로신호를 반송하며, 상기 반도체 디바이스는 상기 제1버스클록라인상의 상기 초기 버스클록신호를 검출하는 수단과 상기 제2버스클록라인상의 상기 후기 버스클록신호를 검출하는 수단으로 또한 구성된 것을 특징으로 하는 반도체 디바이스.
  109. 제108항에 있어서, 상기 반도체 디바이스는 단지 상기 버스에만 접속되어 모든 어드레스, 데이터 및 제어정보를 상기 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  110. 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 비다이스에서 필요로 하는 모든 어드레스, 데디터, 제어 및 디바이스-선정 정보를 순차적인 일련의 비트로서 반송하는 다수의 버스 라인을 포함하고, 어드레스내의 비트의 갯수보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 직접으로 접속된 단독의 디바이스-선정라인 없이도 상기 반도체 디바이스에 대한 디바이스-선택정보를 반송하는 상기 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 버스 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 상기 버스데이터라인중 하나에 접속된 다수의 입력수신기, 및 상기 입력수신기를 하나씩 선택하여 상기 순차적인 비트를 한번에 하나씩 감지하고 기억하는 선택수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  111. 제110항에 있어서, 상기 반도체 디바이스는 단지 버스에만 접속되어 모든 어드레스, 데이터 및 정어정보를 상기 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로하는 반도체 디바이스.
  112. 제111항에 있어서, 두 개의 입력수신기가 사이 버스라인중 하나에 접속된 것을 특징으로 하는 반도체 디바이스.
  113. 시스템 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 디바이스에서 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선택정보를 반송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수 보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 적접적으로 접속된 단독의 디바이스-선정하인 없이도 상기반도체 디바이스에대한 디바이스-선택정보를 반송하는 상기 버스시프템의 버스에 병렬로 접속된 다수의 반도체 디아비스를 포함하는 반도체 시스템 버스의 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 시스템 버스에 접속시키는 접속수단, 상기 시스템 버스보다 많은 라인을 가진 상기 반도체 디바이스내의 내부 입력 출력 버스, 및 상기 내부버스의 라인을 상기 시스템 버스의 라인에 대해 다중화시켜, 그것에 의하여 상기 시스템 버스가 상기 내부버스보다 높은 속도에서 동작할 수 있게 하는 수단으로 구성된 것을 특징으로 하는 반도체.
  114. 제113항에 있어서, 상기 반도체 디바이스는 단지 상기 시스템 버스에만 접속되어 모든 어드렛, 데이터 및 제어정보를 시스템 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  115. 시스템 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 디바이스에서 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선택정보를 반송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수 보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 적접적으로 접속된 단독의 디바이스-선정라인 없이도 상기 반도체 디바이스에 대한 디바이스-선택정보를 반송하는 상기 시스템 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 시스템 버스의 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 상기 시스템 버스에 접속시키는 접속수단, 상기 시스템 버스보다 많은 라인을 가진 상기 반도체 디바이스내의 내부 입력/출력 버스, 상기 내부버스의 라인에 대해 다중화시키어, 그것에 의하여 상기 시스템 버스가 상기내부버스보다 높은 속도에서 동작할 수 있게 하는 수단, 및 상기 접속 수단을 통하여 상기 시스템 버스를 억세스할 수 있어, 그것에 의하여 상기 시스템 버스를 통하여 데이터를 수신하고 상기 디바이스를 단일하게 식별할 수 있는 최소한 하나의 수정가능한 식별레지스터로 구성된 것을 특징으로 하는 반도체 디바이스.
  116. 제115항에 있어서, 상기 반도체 디바이스는 단지 상기 시스템 버스에만 접속되어 모든 어드레스, 데이터 및 제어정보를 상기 시스템 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  117. 시스템 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 디바이스에서 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선택정보를 반송하는 다수의 버스라인를 포함하고, 단일 어드레스내의 비트의 갯수 보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 적접적으로 접속된 단독의 디바이스-선정라인 없이도 상기 반도체 디바이스에 대한 디바이스-선택정보를 반송하는 상기 시스템 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 시스템 버스의 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 시스템 버스에 접속시키는 접속수단, 상기 시스템 버스보다 많은 라인을 가진 상기 반도체 디바이스내의 내부 입력/출력 버스, 상기 내부버스의 라인을 상기 시스템 버스의 라인에 대해 다중화시키어, 그것에 의하여 상기 시스템 버스가 상기 내부버스보다 높은 속도에서 동작할 수 있게 하는 수단, 및 디바이스 어드레스 정보를 유지하며, 상기 접속수단을 통해 상기 시스템 버스를 억세스할 수 있어, 그것에 의하여 상기 디바이스가 소정범위의 어드레스에 응답할 수 있게 하는 상기 시스템 버스를 통하여 데이터를 수신할 수 있는 최소한 하나의 수정가능한 레지스터로 구성된 것을 특징으로 하는 반도체 디바이스.
  118. 제117항에 있어서, 상기 반도체 디바이스는 단지 상기 시스템 버스에만 접속되어 모든 어드레스, 데이터 및 제어정보를 상기 시스템 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  119. 제118항에 있어서, 상기 메모리 디바이스를 최소한 하나의 이산메모리구역 및 상기 이산메모리구역에 대응되는 메모리 어드레스 정보를 기억하는 최소한 하나의 수정가능한 어드레스 레지스터를 또한 구비한 것을 특징으로 하는 반도체 디바이스.
  120. 시스템 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 디바이스에서 필요로 하는 모든 어드레스, 데이터 및 제어정보를 반송하는 다수의 버스라인를 포함하고, 단일 어드레스내의 비트의 갯수 보다 적은 수의 버스라인을 가진 시스템의 버스에 병렬로 접속된 다수의 반도체 디아비스를 포함하는 반도체 시스템 버스의 아키텍처에 사용될 수 있는 반도체 디아비스에 있어서 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 시스템 버스에 접속시키는 접속수단, 상기 시스템 버스보다 많은 라인을 가진 상기 반도체 디바이스내의 내부 입력/출력 버스, 상기 내부버스의 라인을 상기 시스템 버스의 라인에 대해 다중화시키어, 그것에 의하여 상기 시스템 버스가 상기 내부버스보다 높은 속도에서 동작할 수 있게 하는 수단, 및 상기 접속수단을 통해 상기 시스템 버스를 억세스할 수 있어, 그것에 의하여 상기 디바이스가 요구에 응답하여 상기 시스템 버스를 사용하기 전에 대기하여야만 하는 수정령의 시간을 설립하는 상기 버스를 통하여 데이터를 수신할 수 있는 최소한 하나의 소정가능한 엑세스-타임 레지스터로 구성된 것을 특징으로 하는 반도체 디바이스.
  121. 제120항에 있어서, 상기 반도체 디바이스는 단지 상기 시스템 버스에만 접속되어 모든 어드레스, 데이터 및 제어정보를 상기 시스템 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  122. 제120항에 있어서, 상기 메모리 디바이스는 또한 최소한 두 개의 억세스-타임 레지스터로 구성된고 상기 억세스-타임 레지스터중 하나는 불변하게 프로그램되어 고정치를 포함하고 상기 억세스-타임 레지스터중 최소한 하나는 상기 시스템 버스상에서 반송되는 정보에 의해 수정될 수 있는 것을 특징으로 하는 반도체 디바이스.
  123. 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 디바이스에서 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선택정보를 방송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수 보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 적접적으로 접속된 단독의 디바이스-선정라인 없이도 상기 반도체 디바이스에 대한 디바시스-선택정보를 반송하는 상기 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 버스의 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 어드레스, 데이터, 제어 및 디바이스-선정정보는 요구패키트와 버스트랜스액션의 형태로 상기 버스를 통해서 반송되고, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 상기 버스를 통하여 상기 요구패키트를 수신하는 수단, 상기 요구패키트내의 정보를 해독하는 수단, 및 상기 요구패키트내의 상기 정보에 응답하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  124. 제123항에 있어서, 상기 요구패키트의 정보를 해독하는 상기 수단은 또한 상기 요구패키트내의 상기 제어정보를 식별하고 해독하는 수단, 상기 요구패키트내의 상기디바이스-선정정보를 식별하고 해독하는 수단, 상기 요구패키트내의 상기 어드레스정보를 식별하고 해독하는 수단, 및 상기 제어정보 또는 상기 어드레스 정보가 상기 반도체 디바이스에게 응답을 개시하라는 명령을 내리는지 여부를 결정하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  125. 제123항에 있어서, 각각의 상기 버스트랜스액션은 상기 요구패키트중 하나내의 상기 어드레스 및 상기 제어정보에 응답하여 수행되고, 상기 요구패키트내의 정보를 식별하고 해독하는 상기 수단은 상기 어드레스 및 상기 제어정보를 포함하는 상기 요구패키트중 하나로서 상기 버스상의 바이트의 순서를 인식하는 수단을 포함하고, 상기 제어정보는 상기 버스를 통하여 상기 버스트스액션을 개시하기 전에 개재할 필요가 있는 억세스시간과 요구된 상기 버스트랜스액션의 종류에 관한 정보를 포함하고 상기 어드레스 및 상기 제어정보는 하나 이상의 상기 반도체 디바이스가 상기 어드레스 및 상기 제어정보에 응답하도록 명령를 내리는 디바이스-선정 정보를 포함하는 것을 특징으로 하는 반도체 디바이스.
  126. 제123항에 있어서, 상기 반도체 디바이스는 또한 선택된 상태로 프리차지 하거나 정보비트를 래치하는 다수의 감지증폭기, 상기 정보비트중 하나를 래치한 후 수정안된 상태에 상기 감지증폭기를 유지하는 수단, 상기 감지증폭기를 프리차지하는 수단 및 상기반도체 디바이스가 상기 감지증폭기를 프리차지해야 하거나 수정안된 상태에 유지해야 하는지 여부를 선택하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  127. 제123항에 있어서, 상기 정보가 제어정보인 경우 상기 정보에 응답하는 상기 수단은 또한 상기 반도체 디바이스로부터 데이터를 판독하고 상기반도체 디바이스내로 데이터를 기록하는 수단을 또한 포함하며 데이터 블록 전송동안 데이터블록을 전송하는 수단, 및 데이터블록 전송을 개시하는 수단, 선택된 사이즈의 데이터블록을 전송하는 수단, 선택된 시간에서 데이터블록을 전송하는 수단 제어레니스터로부터 판독하거나 그 안으로 기록하는 수단을 포함하며 상기 제어 레지스터를 억세스하는 수단, 또는 정류 또는 페이지-모드 억세스를 선택하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  128. 제123항에 있어서, 상기 반도체 디바이스는 또한 상기 정보가 상기 반도체 디바이스에 대하여 유일한 디바이스 식별숫자를 포함한다면 상기 요구패키트내의 상기 정보에 응답하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  129. 제123항에 있어서, 상기 반도체 디바이스는 또한 상기 디바이스가 응답하도록 요청하는 특수 디바이스 식별숫자를 상기 정보가 포함한다면 상기 요구패키트내의 상기 정보에 응답하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  130. 제123항에 있어서, 상기 반도체 디바이스는 또한 상기 정보가 상기 반도체 디바이스에 대하여 유일한 어드레스를 포함한다면 상기 요구패키트내의 상기 정도에 응답하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  131. 제123항에 있어서, 상기 반도체 디바이스는 또한 상기 버스트랜스액션을 상기 버스를 통하여 개시하기전에 대기하는 시간을 해독하고 상기 제어정보를 해석하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  132. 제123항에 있어서, 상기 반도체 디바이스는 또한 상기 버스트랜스액션중 하나 동안 전송되는 데이터블록의 사이즈를 해독하고 상기 제어정보를 해석하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  133. 제123항 내지 제132항에 있어서, 상기 반도체 디바이스는 단지 상기 버스에만 접속되어 모든 어드레스, 데이터 및 제어정보를 상기 버스를 통하여 송신하고 수신하는 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
  134. 버스에 접속된 반도체 디바이스에 하나씩 걸러서 통신하기 위하여 상기 반도체 디바이스에서 필요로 하는 모든 어드레스, 데이터, 제어 및 디바이스-선택정보를 반송하는 다수의 버스라인을 포함하고, 단일 어드레스내의 비트의 갯수 보다 적은 수의 버스라인을 가지고, 상기 개별적인 반도체 디바이스에 적접적으로 접속된 단독의 디바이스-선정라인이 없어도 상기반도체 디바이스에 대한 디바이스-선정정보를 반송하며, 상기 어드레스, 데이터, 제어 및 디바이스-선정정보는 요구패키트 및 버스트랜스액션의 형태로 반송되는 상기 버스에 병렬로 접속된 다수의 반도체 디바이스를 포함하는 반도체 버스 아키텍처에 사용될 수 있는 반도체 디바이스에 있어서, 상기 반도체 디바이스는 상기 반도체 디바이스를 상기 버스에 접속시키는 접속수단, 상기 요구패키트내의 어드레스 및 제어정보를 부호화하는 수단 및 상기 버스를 통하여 상기 요구패키트를 송신하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  135. 제134항에 있어서, 상기 반도체 디바이스는 또한 상기 요구패키트중 하나내의 상기 어드레스 및 제어정보에 응답하여 각각 수행되는 버스트랜스액션을 요구하는 수단으로 구성되고, 상기 요구 패키트내의 정보를 부호화하는 상기 수단은 상기 요구패키트중 하나로서 상기 버스상의 바이트의 순서를 표시하는 수단을 포함하고, 상기 제어정보는 상기 버스를 통하여 상기 버스트랜스액션을 개시하기전에 개재될 필요가 있는 억센스시간 및 요구된 상기 버스트랜스액션의 종류에 관한 정보를 포함하고 상기 어드레스 및 상기 제어정보는 하나이상의 상기 반도체 디바이스가 상기 어드레스 및 상기 제어정보에 응답하도록 명령을 내리는 디바이스-선정정보를 포함하는 것을 특징으로 하는 반도체 디바이스.
  136. 제134항에 있어서, 하나 또는 그 이상의 상기 다수의 반도체 디바이스는 유일한 디바이스 식별숫자를 가지고, 상기 반도체 디바이스는 상기 요구패키트내에 선택된 상기 디바이스 식별숫자를 포함시킴으로써 상기 다수의 반도체 디바이스중 특정한 하나로 제어정보를 송신하는 수단으로 또한 구성된 것을 특징으로 하는 반도체 디바이스.
  137. 제134항에 있어서, 각각의 상기 다수의 반도체 디바이스는 특수 디바디스 식별숫자에 응답하고, 상기 반도체 디바이스는 또한 상기 요구패키트내에 상기 특수 디바이스 식별숫자를 포함시킴으로써 각각의 상기 다수의 반도체 디바이스로 제어정보를 송신하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  138. 제134항에 있어서, 하나 또는 그 이상의 상기 다수의 반도체 디바이스는 다수의 어드레스를 가진 메모리 디바이스이고, 상기 반도체 디바이스는 또한 상기 요구패캐트내에 특정 어드레스 또는 어드레스의 범위를 포함시킴으로써 상기 다수의 반도체 디바이스중 하나내의 상기 특정 어드레스 또는 어드레스의 범위로 제어정보를 송신하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  139. 제134항에 있어서, 상기 요구패키트중 최소한 하나는 상기 버스트랜스액션중이 대응되는 트랜스액션이 뒤따르는 버스트랜스액션을 요구하는 요구패키트이고, 상기 반도체 디바이스는 또한 상기 버스를 통하여 버스 트랜스액션을 요구하는 상기 요구 패키드의 종료와 상기 대응되는 버스트랜스액션 사이의 사간을 직접 또느 간접적으로 명기하도록 상기 제어정보를 부호화하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  140. 제139항에 있어서, 상시 버스트랜스액션중 한종류는 데이터블록의 전송이고, 상기 반도체 디바이스는 또한 상기 제어정보를 부호화하여 전송되는 상기 데이트블록이 크기를 명기하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  141. 제139항에 있어서, 상기 반도체 디바이스는 또한 현재 및 대기중인 버스 트랜스액션을 기억하여, 그것에 의하여 상기 반도체 디바이스가 현재 또는 대기중인 버스트랜스액션과 충돌할 수 있는 버스트랜스액션을 개시하지 않음으로써 상기 버스상의 충돌을 피할 수 있게 하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  142. 제134항에 있어서, 상기 반도체 디바이스는 제1마스터 디바이스이고 상기 다수의 반도체 디바이스중 하나는 제2마스터 디바이스이고, 상기 반도체 디바이스는 또한 충돌요구패키트가 상기 요구패키트중 제1패키트의 송신과 겹치거나 초기의 송신과 동시에 송신될 수 있는 경우, 상기 제1요구패키트의 전송시 상기 제1마스터 디바이스가 상기 요구패키트중 충돌패키트를 전송하는 상기 제2마스터 디바이스를 검출할 수 있게 하는 충돌검출수단, 및 상기 제1과 제2마스터 디바이스가 상기 버스를 순차적으로 억세스할 수 있게 허락되는 우선 순위순서를 선택하게 하는 아비트레이션수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  143. 제142항에 있어서, 상기 반도체 디바이스는 마스터디바이스이고 상기 다수의 반도체 디바이스중 최소한 하나는 마스터 디바이스이고, 각각의 상기 마스터 디바이스는 마스터 ID 숫자를 가지고 각각의 상기 요구패키트는 상기 요구패키트내의 소정위치의 소정숫자의 비트인 마스터 ID 위치를 포함하고, 상기 충돌검출수단은 상기 반도체 디바이스가 자체의 마스터 ID 숫자를 상기 요구패키트에송신하게 하는 수단 및 충돌을 검출하고 상기 반도체 디바이스가 상기 반도체 디바이스가 상기 마스터 ID 위치에서 임의의 다른 마스터 ID 숫자를 검출하면 상기 아비트레이션 수단을 가동시키는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  144. 제143항에 있어서, 상기 시스템 버스 아키텍처는 버스사이클 동안 상기 버스상으로 정보를 반송하는 수단을 포함하고, 상기 반도체 디바이스는 또한 각각의 상기 요구패키트를 송신하는 동안 최소한 하나의 선택된 버스사이클중에 선택된 버스라인 또는 라인들을 구동하는 수단, 다른 상기 마스터 디바이스가 사이 충돌 요구패키트중 하나를 송신하는지 알기 위하여 상기 선택된 버스라인 또는 라인들은 모니터하는 수단 및 모든 상기 마스터 디바이스에게 충돌이 발생했음을 통지하고 상기 아비트레이션 수단을 가동시키는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  145. 제144항에 있어서, 상기 반도체 디바이스는 또한 요구패키트를 송신할 때, 최소한 하나의 선택된 버스사이클동안 선택된 버스라인 또는 라인들을 임의의 전류로 구동하는 수단, 다른 상기 마스터 디바이스가 상기 선택된 버스라인 또는 라인들을 구동하고 있는지 알기 위하여 정상전류보다 큰 전류동안 그 라인 또는 라인들을 모니터하는 수단, 정상전류보다 큰 상기 전류를 검출하는 수단 및 모든 상기 마스터 디바이스에게 충돌이 발생했음을 통지하고 상기 아비트레이션 수단을 가동하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  146. 제142항에 있어서, 상기 아비트레이션수단은 아비틀레이션 사이클을 개시하는 수단, 상기 아비트레이션 사이클의 시작과 관련하여 최소한 하나의 선택된 버스사이클 동안 각각의 상기 마스터 디바이스로 단일버스라인을 할당하는 수단, 사용가능한 버스라인보다 많은 마스터 디바이스가 존재한다면 상기 선택된 버스사이크중 한사이클중 한 사이클동안 단일버스라인으로 각각의 상기 마스터 디바이스를 할당하는 수단, 상기 충돌 요구패키트중 하나를 송신하는 각각의 상기 미스터 디바이스가 상기 선택된 버스사이클동안 상기 마스터버스로 할당된 상기 버스라인을 구동하는 수단, 및 상기 마스터 디바이스중 최소한 하나내에서 상기 충돌 요구패키트중 하나를 송신한 마스터 디바이스에 관한 정보를 저장하여, 그것에 의하여 상기 마스터 디바이스가 상기 아비트레이션 사이클동안 선택된 버스라인을 모니터하고 상기 충돌 요구패키트중 하나를 송신한 각각의 상기 마스터 디바이스를 식별할 수 있게 하는 수단을 특징으로 하는 반도체 디바이스.
  147. 제142항에 있어서, 상기 아비트레이션수단은 상기 충돌 요구패키트중 하나를 송신한 각각의 상기 마스터 디바이스를 식별 하는 수단, 상기 충돌 요구패키트중 하나를 송신한 각각의 상기 마스터 디바이스로 우선 순위를 할당하는 수단, 및 상기 충돌 요구패키트중 하나를 송신한 각각의 상기 마스터디바이스가 그 우선순위에 따라 순차적으로 버스를 억세스할 수 있게 허락하는 수단으로 구성된 것을 특징으로 하는 반도체 디바이스.
  148. 제142항에 있어서, 상기 우선순위는 각각의 상기 마스터 디바이스의 물리적 위치에 기초한 것을 특징으로 하는 반도체 디바이스.
  149. 제142항에 있어서, 상기 우선순위는 상기 마스터 디바이스의 상기 마스터 ID 숫자에 기초한 것을 특징으로 하는 반도체 디바이스.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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