JP4890369B2 - デューティ検知回路及びこれを用いたｄｌｌ回路、半導体記憶装置、並びに、データ処理システム - Google Patents

Description

本発明はデューティ検知回路及びこれを用いたＤＬＬ回路に関し、特に、ＤＤＲ（Double Data Rate）型のシンクロナスＤＲＡＭにて用いられる内部クロックのデューティを検知することが好適なデューティ検知回路及びこれを用いたＤＬＬ回路に関する。また、本発明は、このようなＤＬＬ回路を用いた半導体記憶装置、並びに、このような半導体記憶装置を用いたデータ処理システムに関する。

ＤＤＲ型のシンクロナスＤＲＡＭでは、データの入出力タイミングを外部クロックに同期させるべく、ＤＬＬ（Delay Locked Loop）回路が用いられている。ＤＬＬ回路には、内部クロックのデューティが５０％となるよう、デューティ検知回路が設けられることが多い（特許文献１参照）。

図９は、従来のデューティ検知回路の回路図である。

図９に示すデューティ検知回路は、放電トランジスタＴＲ１と充電トランジスタＴＲ３との接点に接続された検出ラインＬＤＵＴＹＨＢと、放電トランジスタＴＲ２と充電トランジスタＴＲ４との接点に接続された検出ラインＬＤＵＴＹＬＢと、これら検出ラインの電位差を検出する比較回路ＣＯＭＰとを備えている。検出ラインＬＤＵＴＹＨＢには、容量Ｃ１，Ｃ２が接続されており、検出ラインＬＤＵＴＹＬＢには、容量Ｃ３，Ｃ４が接続されている。

放電トランジスタＴＲ１及び充電トランジスタＴＲ３は、それぞれゲート回路Ｇ１，Ｇ３によって制御され、いずれも内部クロックＬＣＬＫＯＥＴ及び選択信号ＬＤＣＳＭＴに応答してオンする。一方、放電トランジスタＴＲ２及び充電トランジスタＴＲ４は、それぞれゲート回路Ｇ２，Ｇ４によって制御され、いずれも内部クロックＬＣＬＫＯＥＢ及び選択信号ＬＤＣＳＭＢに応答してオンする。内部クロックＬＣＬＫＯＥＴ及び内部クロックＬＣＬＫＯＥＢは、デューティ検知の対象となる内部クロック信号であり、互いに相補の信号である。

また、放電トランジスタＴＲ１，ＴＲ２のソースは放電接点ＢＩＡＳＮＤに共通接続されている。放電接点ＢＩＡＳＮＤは、バイアストランジスタＮ１を介してグランド電位に接続されている。一方、充電トランジスタＴＲ３，ＴＲ４のソースには、プリチャージ信号ＰＲＥに基づいて動作するプリチャージ回路Ｐ０が接続されている。

図１０は、図９に示すデューティ検知回路の動作波形図である。

図１０に示すように、選択信号ＬＤＣＳＭＴはクロックエッジ０〜クロックエッジ４の期間において活性化し、選択信号ＬＤＣＳＭＢはクロックエッジ１〜クロックエッジ５の期間において活性化する。つまり、これらの選択信号は、内部クロックの半周期分ずれて活性化する。

これにより、検出ラインＬＤＵＴＹＨＢは、選択信号ＬＤＣＳＭＴが活性化している期間において、内部クロックＬＣＬＫＯＥＴがハイレベルになると放電され、内部クロックＬＣＬＫＯＥＴがローレベルになると充電される。同様に、検出ラインＬＤＵＴＹＬＢは、選択信号ＬＤＣＳＭＢが活性化している期間において、内部クロックＬＣＬＫＯＥＢがハイレベルになると放電され、内部クロックＬＣＬＫＯＥＢがローレベルになると充電される。

その結果、内部クロックＬＣＬＫＯＥＴのデューティが大きいほど、検出ラインＬＤＵＴＹＨＢの電位が低くなり、検出ラインＬＤＵＴＹＬＢの電位が高くなる。一方、内部クロックＬＣＬＫＯＥＴのデューティが小さいほど、検出ラインＬＤＵＴＹＨＢの電位が高くなり、検出ラインＬＤＵＴＹＬＢの電位が低くなる。このようにして得られる電位差△Ｖは比較回路ＣＯＭＰによって検知され、デューティ検知信号ＬＵＰＤＣＴが生成される。

しかしながら、図９に示した従来のデューティ検知回路は、検知開始時における放電トランジスタＴＲ１，ＴＲ２の放電速度が異なるという問題がある。つまり、放電トランジスタＴＲ１はクロックエッジ０にてオンするが、それ以前は放電トランジスタＴＲ１，ＴＲ２ともオフしていることから、検知開始時における放電接点ＢＩＡＳＮＤはほぼグランド電位となっている。これに対し、放電トランジスタＴＲ２はクロックエッジ１にてオンするため、検知開始時の時点で放電接点ＢＩＡＳＮＤは既に上昇している。このため、放電トランジスタＴＲ１，ＴＲ２の放電速度に差が生じ、正確なデューティ検知ができないという問題があった。

さらに、図９に示した従来のデューティ検知回路は、連続した２サイクルを検出期間としていることから、偶数サイクルにおけるデューティと奇数サイクルにおけるデューティの平均値しか得られないという問題もある。例えば、偶数サイクルにおけるデューティが６０％であり、奇数サイクルにおけるデューティが４０％であれば、平均値は５０％となることから、結果的にデューティ補正は行われなくなる。

偶数サイクルにおけるデューティと奇数サイクルにおけるデューティが相違するケースとしては、いわゆる２相式のＤＬＬ回路を用いた場合が挙げられる。２相式のＤＬＬとは、外部クロック信号を２分周することによって２つの分周信号を生成し、これら分周信号の遅延量を調整した後、これら分周信号を合成することにより内部クロックを生成する方式である。このようなタイプのＤＬＬ回路は、外部クロックの周波数が高い場合においてしばしば用いられる。

しかしながら、２相式のＤＬＬ回路では、偶数サイクルにおける内部クロックの制御と、奇数サイクルにおける内部クロックの制御が独立していることから、偶数サイクルにおけるデューティと奇数サイクルにおけるデューティが一致しないことがある。このようなケースにおいて、図９に示したデューティ検知回路では正しく検知できないという問題があった。

これらの問題を解決する方法として、本出願人は、改良されたデューティ検知回路を過去に提案した（特許文献２参照）。

図１１は、改良されたデューティ検知回路の回路図である。

図１１に示すデューティ検知回路は、図９に示したデューティ検知回路から充電トランジスタＴＲ３，ＴＲ４及びこれを制御するゲート回路Ｇ３，Ｇ４を削除する一方で、ゲート回路Ｇ２の出力を遅延させる遅延回路Ｄ１を追加した構成を有している。

図１２は、図１１に示すデューティ検知回路の動作波形図である。

図１１に示すように、本例では、選択信号ＬＤＣＳＭＴについてはクロックエッジ０〜２の期間とクロックエッジ４〜６の期間に分けて活性化させ、選択信号ＬＤＣＳＭＢについてはクロックエッジ１〜３の期間とクロックエッジ５〜７の期間に分けて活性化させている。その結果、ゲート回路Ｇ１，Ｇ２の出力である選択信号は、内部クロックの偶数サイクルにのみ対応した波形となる。

このため、図１１に示すデューティ検知回路では、偶数サイクル（又は奇数サイクル）におけるデューティだけを抽出して検知することができることから、偶数サイクル用のデューティ検知回路と、奇数サイクル用のデューティ検知回路をそれぞれ設けることにより、２相式のＤＬＬ回路に適用することが可能となる。

しかも、ゲート回路Ｇ２の出力は、遅延回路Ｄ１によって遅延された後に放電トランジスタＴＲ２に供給されることから、放電トランジスタＴＲ１のオン期間と放電トランジスタＴＲ２のオン期間との間に、両方のトランジスタがオフする期間が挿入される。このため、放電トランジスタＴＲ１，ＴＲ２がオフからオンに変化する際には、放電接点ＢＩＡＳＮＤの電位はほぼグランド電位にプリチャージされることから、放電速度に差が生じなくなる。
特開２００６−３０３５５３号公報 特開２００７−１２１１１４号公報

しかしながら、図１１に示したデューティ検知回路においては、充電トランジスタＴＲ３，ＴＲ４が削除されていることから、図９に示したデューティ検知回路と比べ、検出ラインＬＤＵＴＹＨＢ，ＬＤＵＴＹＬＢに現れる電位差△Ｖが小さいという問題がある。このような問題は、図１１に示したデューティ検知回路に充電トランジスタＴＲ３，ＴＲ４を付加すれば良いと考えられるが、単純に充電トランジスタＴＲ３，ＴＲ４を付加するのみでは、充電側の制御と放電側の制御にばらつきが生じたり、検出ラインＬＤＵＴＹＨＢ側の制御と検出ラインＬＤＵＴＹＬＢ側の制御にばらつきが生じたりするなど、別の問題が生じてしまう。

したがって、本発明の目的は、多相式のＤＬＬ回路への適用が可能であり、放電速度や充電速度を一定に保つことが可能であり、さらに、検出ラインに現れる電位差が大きいデューティ検知回路及びこれを用いたＤＬＬ回路を提供することである。

また、本発明の他の目的は、このようなＤＬＬ回路を用いた半導体記憶装置を提供することである。

また、本発明のさらに他の目的は、このような半導体記憶装置を用いたデータ処理システムを提供することである。

本発明によるデューティ検知回路は、それぞれ第１及び第２の制御信号に応答して動作する第１及び第２の放電トランジスタと、それぞれ第３及び第４の制御信号に応答して動作する第１及び第２の充電トランジスタと、第１の放電トランジスタと第１の充電トランジスタとの接点に接続された第１の検出ラインと、第２の放電トランジスタと第２の充電トランジスタとの接点に接続された第２の検出ラインと、第１及び第２の検出ラインの電位差を検出する比較回路と、ｎの倍数サイクル（ｎは２のべき乗）の内部クロック信号がハイレベルである期間に第１の制御信号を活性化させる第１のゲート回路と、ｎの倍数サイクルの内部クロック信号がローレベルである期間に第２の制御信号を活性化させる第２のゲート回路と、ｎの倍数サイクルの内部クロック信号がローレベルである期間に第３の制御信号を活性化させる第３のゲート回路と、ｎの倍数サイクルの内部クロック信号がハイレベルである期間に第４の制御信号を活性化させる第４のゲート回路と、第１及び第２の制御信号のいずれか一方を遅延させる第１の遅延回路と、第３及び第４の制御信号のいずれか一方を遅延させる第２の遅延回路と、を備えることを特徴とする。

また、本発明によるＤＬＬ回路は、外部クロック信号をｎ分周することにより、互いに位相の異なるｎ個の分周信号を生成する分周回路と、分周信号の位相をそれぞれ調整するｎ個の遅延調整部と、ｎ個の遅延調整部からの出力を合成することにより内部クロックを生成する合成回路と、内部クロックのデューティを検知する上記のデューティ検知回路とを備え、デューティ検知回路の出力は、ｎ個の遅延調整部の少なくとも１つにフィードバックされることを特徴とする。

また、本発明による半導体記憶装置は上記のＤＬＬ回路を含む。さらに、本発明によるデータ処理システムは、上記の半導体記憶装置を含む。

本発明によれば、ｎの倍数サイクルの内部クロック信号に対応して第１及び第２の検出ラインを充放電していることから、多相式のＤＬＬ回路への適用が可能であるとともに、検出ラインに現れる電位差を十分に確保することが可能となる。しかも、放電側のみならず充電側にも遅延回路を設けていることから、放電速度及び充電速度を一定に保つことも可能となる。

本発明においては、第１のゲート回路は内部クロック信号と第１の選択信号を受けて第１の制御信号を生成し、第２のゲート回路は内部クロック信号の反転信号と第２の選択信号を受けて第２の制御信号を生成し、第３のゲート回路は反転信号と第３の選択信号を受けて第３の制御信号を生成し、第４のゲート回路は内部クロック信号と第４の選択信号を受けて第４の制御信号を生成することが好ましい。これによれば、各ゲート回路の段数を最小とすることが可能となる。

本発明においては、各検出期間に対応して活性化する第１乃至第４の制御信号の数が互いに等しいことが好ましい。これによれば、検出ばらつきを最小限に抑えることが可能となる。

このように、本発明によれば、多相式のＤＬＬ回路への適用が可能であり、放電速度や充電速度を一定に保つことが可能であり、さらに、検出ラインに現れる電位差の大きいデューティ検知回路を提供することができる。また、このようなデューティ検知回路を用いたＤＬＬ回路、半導体記憶装置及びデータ処理システムを提供することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるデューティ検知回路の回路図である。

図１に示すように、本実施形態によるデューティ検知回路は、それぞれ制御信号Ａ，Ｂに応答してオンする放電トランジスタＴＲ１，ＴＲ２と、それぞれ制御信号Ｄ，Ｃに応答してオンする充電トランジスタＴＲ３，ＴＲ４と、放電トランジスタＴＲ１と充電トランジスタＴＲ３との接点に接続された検出ラインＬＤＵＴＹＨＢと、放電トランジスタＴＲ２と充電トランジスタＴＲ４との接点に接続された検出ラインＬＤＵＴＹＬＢと、これら検出ラインの電位差を検出する比較回路ＣＯＭＰとを備えている。検出ラインＬＤＵＴＹＨＢには、容量Ｃ１，Ｃ２が接続されており、検出ラインＬＤＵＴＹＬＢには、容量Ｃ３，Ｃ４が接続されている。

トランジスタＴＲ１〜ＴＲ４は、それぞれゲート回路Ｇ１１〜Ｇ１４によって制御される。ゲート回路Ｇ１１は、内部クロックＬＣＬＫＯＥＴと選択信号ＬＤＣＳＭＴＴを受けるＡＮＤゲートであり、これらがいずれもハイレベルになると制御信号Ａを活性化させる。ゲート回路Ｇ１２は、内部クロックＬＣＬＫＯＥＢと選択信号ＬＤＣＳＭＢＴを受けるＡＮＤゲートであり、これらがいずれもハイレベルになると制御信号Ｂ０を活性化させる。ゲート回路Ｇ１３は、内部クロックＬＣＬＫＯＥＢと選択信号ＬＤＣＳＭＢＢを受けるＮＡＮＤゲートであり、これらがいずれもハイレベルになると制御信号Ｄ０を活性化させる。ゲート回路Ｇ１４は、内部クロックＬＣＬＫＯＥＴと選択信号ＬＤＣＳＭＴＢを受けるＮＡＮＤゲートであり、これらがいずれもハイレベルになると制御信号Ｃを活性化させる。

周知の通り、半導体集積回路においてＡＮＤゲートは、ＮＡＮＤゲートとインバーターの組み合わせによって構成される。このため、放電トランジスタＴＲ１，ＴＲ２は、いずれも２段の論理回路を経由した信号によって制御されることになる。一方、充電トランジスタＴＲ３，ＴＲ４については、いずれも１段の論理回路を経由した信号によって制御される。このように、本実施形態の回路構成によれば、各ゲート回路の段数を最小とすることができるとともに、放電トランジスタＴＲ１，ＴＲ２を制御する信号パスのバランスが取れ、充電トランジスタＴＲ３，ＴＲ４を制御する信号パスのバランスが取れることから、良好な回路特性を得ることが可能となる。

図１に示すように、制御信号Ａ，Ｃについてはそのままゲート回路Ｇ１１，Ｇ１４に供給される一方、制御信号Ｂ０，Ｄ０については、それぞれ遅延回路Ｄ１１，Ｄ１２を経由した後、ゲート回路Ｇ１２，Ｇ１３に供給される。遅延回路Ｄ１１，Ｄ１２を経由した信号は、制御信号Ｂ，Ｄと表記する。遅延回路Ｄ１１，Ｄ１２の遅延量は、内部クロック信号の少なくとも半周期に設定されている。

また、放電トランジスタＴＲ１，ＴＲ２のソースは放電接点ＢＩＡＳＮＤに共通接続されている。放電接点ＢＩＡＳＮＤは、バイアストランジスタＮ１を介してグランド電位に接続されている。同様に、充電トランジスタＴＲ３，ＴＲ４のソースは充電接点ＢＩＡＳＰＤに共通接続されている。充電接点ＢＩＡＳＰＤは、バイアストランジスタＰ１を介して電源電位に接続されている。図１に示すように、バイアストランジスタＰ１のゲートにはプリチャージ信号ＰＲＥが供給され、バイアストランジスタＮ１のゲートにはプリチャージ信号ＰＲＥの反転信号が供給される。

検出ラインＬＤＵＴＹＨＢ、ＬＤＵＴＹＬＢには、プリチャージ回路Ｐ０が接続されている。プリチャージ回路Ｐ０は、検出ラインＬＤＵＴＹＨＢ、ＬＤＵＴＹＬＢを中間電位ＶＰＥＲＤＨにプリチャージする回路であり、プリチャージ信号ＰＲＥに応答して活性化される。中間電位ＶＰＥＲＤＨとは、グランド電位と電源電位との間の電位であり、電源電位の１／２の電位であることが好ましい。

このように、本実施形態によるデューティ検知回路は、放電トランジスタのみならず充電トランジスタを備えていることから、図１１に示した従来のデューティ検知回路に比べ、検出ラインＬＤＵＴＹＨＢ、ＬＤＵＴＹＬＢに生じる電位差を拡大することが可能となる。

図２は、図１に示すデューティ検知回路の動作波形図である。

図２に示すように、選択信号ＬＤＣＳＭＴＴは、クロックエッジ０〜２の期間、４〜６の期間、１２〜１４の期間に分けて３回活性化する。選択信号ＬＤＣＳＭＢＴは、クロックエッジ１〜３の期間、５〜７の期間、９〜１１の期間に分けて３回活性化する。選択信号ＬＤＣＳＭＴＢは、クロックエッジ４〜６の期間、８〜１０の期間、１２〜１４の期間に分けて３回活性化する。選択信号ＬＤＣＳＭＢＢは、クロックエッジ１〜３の期間、９〜１１の期間、１３〜１５の期間に分けて３回活性化する。その結果、ゲート回路Ｇ１１〜Ｇ１４の出力である制御信号Ａ〜Ｄは、いずれも内部クロックの偶数サイクルにのみ対応した波形となる。

このため、本実施形態によるデューティ検知回路では、偶数サイクル（又は奇数サイクル）におけるデューティのみを抽出して検知することができることから、偶数サイクル用のデューティ検知回路と、奇数サイクル用のデューティ検知回路をそれぞれ設けることにより、２相式のＤＬＬ回路に適用することが可能となる。

しかも、ゲート回路Ｇ１２の出力は、遅延回路Ｄ１１によって遅延された後に放電トランジスタＴＲ２に供給されることから、放電トランジスタＴＲ１のオン期間と放電トランジスタＴＲ２のオン期間との間に、遅延回路Ｄ１１による遅延量だけ、両方のトランジスタがオフする期間が挿入される。このため、放電トランジスタＴＲ１，ＴＲ２がオフからオンに変化する際には、放電接点ＢＩＡＳＮＤの電位はほぼグランド電位にプリチャージされることから、放電速度に差が生じなくなる。

同様に、ゲート回路Ｇ１３の出力は、遅延回路Ｄ１２によって遅延された後に充電トランジスタＴＲ３に供給されることから、充電トランジスタＴＲ３のオン期間と充電トランジスタＴＲ４のオン期間との間に、遅延回路Ｄ１２による遅延量だけ、両方のトランジスタがオフする期間が挿入される。このため、充電トランジスタＴＲ３，ＴＲ４がオフからオンに変化する際には、充電接点ＢＩＡＳＰＤの電位はほぼ電源電位にプリチャージされることから、充電速度に差が生じなくなる。

図３は、各検出期間において行われる充放電動作を説明するための模式的なタイミング図である。

図３に示すように、１回目の検出期間は、クロックエッジ０〜２の期間が該当し、この期間に対応して制御信号Ａ，Ｂ，Ｄが活性化する。これにより、検出ラインＬＤＵＴＹＨＢの充放電と、検出ラインＬＤＵＴＹＬＢの放電が実施される。

２回目の検出期間は、クロックエッジ４〜６の期間が該当し、この期間に対応して制御信号Ａ，Ｂ，Ｃが活性化する。これにより、検出ラインＬＤＵＴＹＨＢの放電と、検出ラインＬＤＵＴＹＬＢの充放電が実施される。

３回目の検出期間は、クロックエッジ８〜１０の期間が該当し、この期間に対応して制御信号Ｂ，Ｃ，Ｄが活性化する。これにより、検出ラインＬＤＵＴＹＨＢの充電と、検出ラインＬＤＵＴＹＬＢの充放電が実施される。

４回目の検出期間は、クロックエッジ１２〜１４の期間が該当し、この期間に対応して制御信号Ａ，Ｃ，Ｄが活性化する。これにより、検出ラインＬＤＵＴＹＨＢの充放電と、検出ラインＬＤＵＴＹＬＢの充電が実施される。

これにより、各検出周期に対応して活性化する制御信号の数がいずれも３つとなることから、検出ばらつきを最小限に抑えることが可能となる。つまり、各検出周期に対応して活性化する制御信号の数にばらつきがあると、検出ラインＬＤＵＴＹＨＢの充放電条件と、検出ラインＬＤＵＴＹＬＢの充放電条件との間に差が生じてしまうが、各検出周期に対応して活性化する制御信号の数が一定であれば、このような条件の差をほとんど無くすことができる。しかも、各検出周期に対応して活性化する制御信号の数をいずれも１つ又は２つとした場合に比べ、検出に必要な時間を短縮することも可能となる。

このように、本実施形態による充放電パターンは、充電側の制御と放電側の制御にアンバランスが無く、且つ、検出ラインＬＤＵＴＹＨＢ側の制御と検出ラインＬＤＵＴＹＬＢ側の制御にもアンバランスが無いことから、非常に高精度なデューティ検知を行うことが可能となる。

図４は、本実施形態によるデューティ検知回路を用いたＤＬＬ回路のブロック図である。

図４に示すＤＬＬ回路は、例えば、半導体記憶装置としてＤＤＲ型のシンクロナスＤＲＡＭに使用される回路である。入力された外部クロックＣＬＫはＤＬＬ回路専用の入力レシーバ３１を介してＤＬＬ回路に入力される。入力レシーバ３１から入力されたクロックは、分周回路３２により立ち上がりエッジに同期して分周される。これにより、分周クロックＬ１ＣＤＬＩＮＢが生成される。同様にＤＬＬ回路専用の入力レシーバ４３から入力されたクロックは、分周回路４４により立下りエッジ（反転クロックＣＬＫＢの立ち上がりエッジ）に同期して分周される。これにより、分周クロックＬ２ＣＤＬＩＮＢが生成される。分周された内部クロックＬ１ＣＤＬＩＮＢ、Ｌ２ＣＤＬＩＮＢはそれぞれの遅延調整部(ディレイライン)３３、４５に入力される。

ディレイライン３３は、分周された内部クロックＬ１ＣＬＤＩＮＢを受け、これを所定量だけ遅延させて内部クロックＬ１ＣＬＫＯＥＴ／Ｂを生成する回路である。内部クロックＬ１ＣＬＫＯＥＴ／Ｂは、さらにデータ出力を行うＤＱバッファと同じ動作を行うＤＱレプリカ回路３４、３８に入力される。ＤＱレプリカ回路３４，３８の出力は位相検知回路３５、３９に供給され、外部クロックＣＬＫとの位相比較が行われる。この位相比較の結果がディレイライン３３にフィードバックされ、外部クロックＣＬＫの立ち上りにＤＱレプリカ回路の３４，３８出力が同期するよう、ディレイライン３３の遅延量が調整される。

位相検知回路３５においては、外部クロックＣＬＫの偶数サイクルにおける立ち上がりエッジの位相が検知され、その結果がＲｉｓｅ＿Ｅｖｅｎコントローラ３６を経由して、Ｒｉｓｅ＿Ｅｖｅｎカウンタ３７に入力される。これに応答して、Ｒｉｓｅ＿Ｅｖｅｎカウンタ３７は、分周クロックＬ１ＣＤＬＩＮＢの立ち上がりエッジの位相を調整する。一方、位相検知回路３９においては、外部クロックＣＬＫの奇数サイクルにおける立ち上がりエッジの位相が検知され、その結果がＲｉｓｅ＿Ｏｄｄコントローラ４０を経由して、Ｒｉｓｅ＿Ｏｄｄカウンタ４１に入力される。これに応答して、Ｒｉｓｅ＿Ｏｄｄカウンタ４１は、分周クロックＬ１ＣＤＬＩＮＢの立ち下がりエッジの位相を調整する。このように、ディレイライン３３では、分周クロックの立ち上がり、立下りエッジの両方の位相調整が行われる。

これに対し、分周クロックＬ２ＣＤＬＩＮＢが入力されるディレイライン４５の遅延量は、ＤＱバッファからの出力データのデューティが５０％となるように調整される。ディレイライン４５は、分周された内部クロックＬ２ＣＬＤＩＮＢを受け、これを所定量だけ遅延させて内部クロックＬ２ＣＬＫＯＥＴ／Ｂを生成する。

そして、ディレイライン３３の出力であるＬ１ＣＬＫＯＥＴ／Ｂと、ディレイライン４５の出力であるＬ２ＣＬＫＯＥＴ／Ｂは、マルチプレクサ４２にて合成され、内部クロックＬＣＬＫＯＥＴ／Ｂが生成される。内部クロックＬＣＬＫＯＥＴ／Ｂは、デューティ検知回路４６，４７に供給され、その判定結果に基づいてディレイライン４５の遅延量が調整される。

このように、生成された内部クロックＬＣＬＫＯＥＴ／Ｂは、立ち上がりエッジがディレイライン３３により調整される一方、立ち下がりエッジがディレイライン４５にて調整される。調整されたクロックＬＣＫＯＥＴ／Ｂは、ＤＱバッファ部に供給され、これにより、ＤＱバッファによるデータ出力のタイミングは外部クロックＣＬＫに同期して行われるようになる。

図４に示すように、デューティ検知回路４６は偶数サイクル用のデューティ検知回路であり、デューティ検知回路４７は奇数サイクル用のデューティ検知回路である。偶数サイクル用のデューティ検知回路４６は、内部クロックＬＣＬＫＯＥＴ／Ｂと、ＤＣＣコントローラ４８からの選択信号ＬＤＣＳＭＴＴ〜ＬＤＣＳＭＢＢを受け、これに基づいて偶数サイクルにおける内部クロックのデューティを検知する。その動作の詳細は既に説明した通りである。

ＤＣＣコントローラ４８の出力である判定信号Ｌ２ＤＣＴ＿Ｅｖｅｎは、Ｆａｌｌ＿Ｅｖｅｎコントローラ５０を経由して、Ｆａｌｌ＿Ｅｖｅｎカウンタ５１に供給される。これに応答して、Ｆａｌｌ＿Ｅｖｅｎカウンタ５１は、分周クロックＬ２ＣＤＬＩＮＢの立ち上がりエッジの位相を調整する。これにより、内部クロックＬＣＬＫＯＥＴ／Ｂの偶数サイクルにおけるデューティは５０％に補正される。

同様に奇数サイクル用のデューティ検知回路４７は、内部クロックＬＣＬＫＯＥＴ／Ｂと、ＤＣＣコントローラ４９からの選択信号ＬＤＣＳＭＴＴ〜ＬＤＣＳＭＢＢを受け、これに基づいて奇数サイクルにおける内部クロックのデューティを検知する。ＤＣＣコントローラ４９の出力である判定信号Ｌ２ＤＣＴ＿Ｏｄｄは、Ｆａｌｌ＿Ｏｄｄコントローラ５２を経由して、Ｆａｌｌ＿Ｏｄｄカウンタ５３に供給される。これに応答して、Ｆａｌｌ＿Ｏｄｄカウンタ５３は、分周クロックＬ２ＣＤＬＩＮＢの立ち下がりエッジの位相を調整する。これにより、内部クロックＬＣＬＫＯＥＴ／Ｂの奇数サイクルにおけるデューティも５０％に補正される。

以上が本実施形態によるＤＬＬ回路の構成であり、上述したデューティ検知回路を２台用いることによって、偶数サイクルにおけるデューティと奇数サイクルにおけるデューティをそれぞれ５０％に調整することが可能となる。

このようなＤＬＬ回路は、上述の通りＤＤＲ型のシンクロナスＤＲＡＭに用いることが好適である。

図５は、本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体記憶装置がＤＲＡＭである場合を示している。

図５に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体記憶装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図５においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。

また、図５には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図５に示すメモリシステムデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。

ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図５に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、制御信号Ａ〜Ｄを生成するゲート回路の論理としては、図１に示した論理に限定されるものではなく、種々の変更が可能である。変形例として、図６〜図８に示す回路を挙げることができる。図６〜図８に示す回路は、いずれも図１に示した回路と同じ動作を行う。しかしながら、図６〜図８に示す回路では、図１に示した回路に比べてゲート段数が増加したり、ゲート段数にアンバランスが生じたりすることから、図１に示した回路を用いることが最も好ましい。

また、上記実施形態では、２相式のＤＬＬ回路を用いた場合を例に説明したが、本発明がこれに限定されるものではなく、ｎ（ｎは２のべき乗）相式のＤＬＬ回路に適用することが可能である。

本発明の好ましい実施形態によるデューティ検知回路の回路図である。 図１に示すデューティ検知回路の動作波形図である。 各検出期間において行われる充放電動作を説明するための模式的なタイミング図である。 本発明の好ましい実施形態によるデューティ検知回路を用いたＤＬＬ回路のブロック図である。 本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム１００の構成を示すブロック図である。 変形例によるデューティ検知回路の回路図である。 他の変形例によるデューティ検知回路の回路図である。 さらに他の変形例によるデューティ検知回路の回路図である。 従来のデューティ検知回路の回路図である。 図９に示すデューティ検知回路の動作波形図である。 改良されたデューティ検知回路の回路図である。 図１１に示すデューティ検知回路の動作波形図である。

符号の説明

Ａ〜Ｄ，Ｂ０，Ｄ０ 制御信号
ＢＩＡＳＮＤ 放電接点
ＢＩＡＳＰＤ 充電接点
ＣＯＭＰ 比較回路
Ｄ１１，Ｄ１２ 遅延回路
Ｇ１１〜Ｇ１４ ゲート回路
ＬＣＬＫＯＥＢ，ＬＣＬＫＯＥＴ 内部クロック
ＬＤＣＳＭＴＴ〜ＬＤＣＳＭＢＢ 選択信号
ＬＤＵＴＹＨＢ，ＬＤＵＴＹＬＢ 検出ライン
Ｎ１ バイアストランジスタ
Ｐ０ プリチャージ回路
Ｐ１ バイアストランジスタ
ＰＲＥ プリチャージ信号
ＴＲ１，ＴＲ２ 放電トランジスタ
ＴＲ３，ＴＲ４ 充電トランジスタ
３１，４３ 入力レシーバ
３２，４４ 分周回路
３３，４５ ディレイライン
３４，３８ ＤＱレプリカ回路
３５，３９ 位相検知回路
３６，４０，４８〜５０，５２ コントローラ
３７，４１，５１，５３ カウンタ
４２ マルチプレクサ
４６，４７ デューティ検知回路
１００ データ処理システム
１１０ システムバス
１２０ データプロセッサ
１４０ ストレージデバイス
１５０ Ｉ／Ｏデバイス

Claims (11)

1. それぞれ第１及び第２の制御信号に応答して動作する第１及び第２の放電トランジスタと、
   それぞれ第３及び第４の制御信号に応答して動作する第１及び第２の充電トランジスタと、
   前記第１の放電トランジスタと前記第１の充電トランジスタとの接点に接続された第１の検出ラインと、
   前記第２の放電トランジスタと前記第２の充電トランジスタとの接点に接続された第２の検出ラインと、
   前記第１及び第２の検出ラインの電位差を検出する比較回路と、
   ｎの倍数サイクル（ｎは２のべき乗）の内部クロック信号がハイレベルである期間に前記第１の制御信号を活性化させる第１のゲート回路と、
   前記ｎの倍数サイクルの内部クロック信号がローレベルである期間に前記第２の制御信号を活性化させる第２のゲート回路と、
   前記ｎの倍数サイクルの内部クロック信号がローレベルである期間に前記第３の制御信号を活性化させる第３のゲート回路と、
   前記ｎの倍数サイクルの内部クロック信号がハイレベルである期間に前記第４の制御信号を活性化させる第４のゲート回路と、
   前記第１及び第２の制御信号のいずれか一方を遅延させる第１の遅延回路と、
   前記第３及び第４の制御信号のいずれか一方を遅延させる第２の遅延回路と、を備えることを特徴とするデューティ検知回路。
2. 前記第１及び第２の遅延回路の遅延量は、前記内部クロック信号の少なくとも半周期であることを特徴とする請求項１に記載のデューティ検知回路。
3. 前記第１及び第２の検出ラインを中間電位にプリチャージするプリチャージ回路をさらに備えることを特徴とする請求項１又は２に記載のデューティ検知回路。
4. 前記第１のゲート回路は、前記内部クロック信号と第１の選択信号を受けて前記第１の制御信号を生成し、
   前記第２のゲート回路は、前記内部クロック信号の反転信号と第２の選択信号を受けて前記第２の制御信号を生成し、
   前記第３のゲート回路は、前記反転信号と第３の選択信号を受けて前記第３の制御信号を生成し、
   前記第４のゲート回路は、前記内部クロック信号と第４の選択信号を受けて前記第４の制御信号を生成することを特徴とする請求項１乃至３のいずれか一項に記載のデューティ検知回路。
5. 各検出期間に対応して活性化する前記第１乃至第４の制御信号の数が互いに等しいことを特徴とする請求項１乃至４のいずれか一項に記載のデューティ検知回路。
6. １回目の検出期間においては、前記第１乃至第４の制御信号のうちいずれか１つを除く３つを活性化させ、
   ２回目の検出期間においては、前記第１乃至第４の制御信号のうち他のいずれか１つを除く３つを活性化させ、
   ３回目の検出期間においては、前記第１乃至第４の制御信号のうちさらに他のいずれか１つを除く３つを活性化させ、
   ４回目の検出期間においては、前記第１乃至第４の制御信号のうち残りの１つを除く３つを活性化させることを特徴とする請求項５に記載のデューティ検知回路。
7. 前記１回目の検出期間においては前記第１、第２及び第３の制御信号を活性化させ、
   前記２回目の検出期間においては前記第１、第２及び第４の制御信号を活性化させ、
   前記３回目の検出期間においては前記第２、第３及び第４の制御信号を活性化させ、
   前記４回目の検出期間においては前記第１、第３及び第４の制御信号を活性化させることを特徴とする請求項６に記載のデューティ検知回路。
8. 外部クロック信号をｎ分周することにより、互いに位相の異なるｎ個の分周信号を生成する分周回路と、
   前記分周信号の位相をそれぞれ調整するｎ個の遅延調整部と、
   前記ｎ個の遅延調整部からの出力を合成することにより前記内部クロック信号を生成する合成回路と、
   前記内部クロック信号のデューティを検知する請求項１乃至７のいずれか一項に記載のデューティ検知回路とを備え、
   前記デューティ検知回路の出力は、前記ｎ個の遅延調整部の少なくとも１つにフィードバックされることを特徴とするＤＬＬ回路。
9. ｎ＝２であり、
   請求項１乃至７のいずれか一項に記載のデューティ検知回路を２台有しており、
   一方のデューティ検知回路は前記内部クロック信号の偶数サイクルに対応して検知を行い、
   他方のデューティ検知回路は前記内部クロック信号の奇数サイクルに対応して検知を行い、
   前記遅延調整部は、前記一方のデューティ検知回路の出力に基づいて前記内部クロック信号の偶数サイクルのエッジを調整し、前記他方のデューティ検知回路の出力に基づいて前記内部クロック信号の奇数サイクルのエッジを調整することを特徴とする請求項８に記載のＤＬＬ回路。
10. 請求項８又は９に記載のＤＬＬ回路を含む半導体記憶装置。
11. 請求項１０に記載の半導体記憶装置と、データプロセッサと、ＲＯＭと、ストレージデバイスと、Ｉ／Ｏデバイスとを備え、これらがシステムバスにより相互に接続されていることを特徴とするデータ処理システム。

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