JP2007121114A - デューティ検知回路、これらを備えたｄｌｌ回路及び半導体装置 - Google Patents

Abstract

【課題】 従来のデューティ検知回路においては、デューティずれを精確に電位差に反映できないという問題がある。またクロックの分周及び逓倍が行われる２分周ＤＬＬ回路のデューティ検知回路においては、連続サイクルでのデューティの検知が出来ないという問題がある。
【解決手段】 クロックの一方のレベル検知を半サイクル遅延させ、デューティ検知を２サイクルに１回とする。遅延期間に共通接点の電位を初期設定値とすることで、精確なデューティが検知できる。２分周方式のＤＬＬ回路には偶数、奇数のサイクル別にデューティ検知回路を備え、偶数、奇数のサイクルに対しそれぞれのデューティを検知する。これらの構成とすることでクロックに精確にタイミング調整できるＤＬＬ回路及び半導体装置が得られる。
【選択図】 図１

Description

本発明はクロックのデューティずれを検知するデューティ検知回路、これらを備えたＤＬＬ回路及び半導体装置に関する。

最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。そのため半導体装置においても高速データ転送動作が求められ、半導体装置内部ではクロックに同期させたクロック同期方式が採用されている。例えば半導体記憶装置としては、シンクロナスＤＲＡＭ（ Synchronous Dynamic Random Access Memory、以下ＳＤＲＡＭと略記する）がある。さらにＳＤＲＡＭを進化させ、クロックの立ち上り／立下りエッジに同期させたＤＤＲ（Double Data Rate）、ＤＤＲ２及びＤＤＲ３方式のＳＤＲＡＭが開発されている。

これらのＤＤＲ−ＳＤＲＡＭにおいては、外部クロックの位相に出力データの位相を同期させるためにＤＬＬ(Delay Lock Loop)回路が採用されている。しかしＤＤＲ方式では入力されたクロックの立ち上り／立下りエッジに同期させるために、半導体内部でクロックは逓倍あるいは分周される。これらの逓倍あるいは分周されたクロックの立ち上りエッジと立下りエッジは個別に調整される。そのため立ち上りエッジと立下りエッジが独立したタイミングを有することになりクロックのデューティは変わってしまう。これらのデューティが変わることでデューティずれという問題が発生する。このクロックのデューティずれを補正するためにデューティ検知回路及びデューティ補正回路（Duty Correct Circuit）が使用されている。

しかし、従来のデューティ検知回路においては、デューティずれを検出する精度が悪いという問題がある。図６に従来のデューティ検知回路、図７にそのタイミング図を示す。図６のデューティ検知回路は差動アンプ回路方式であり、電流源ＭＯＳトランジスタ６１、差動の入力ＭＯＳトランジスタ６２，６３、負荷ＭＯＳトランジスタ６４，６５、プリチャージＭＯＳトランジスタ６６，６７，６８、入力制御回路６９，７２、差動アンプからの出力を比較するコンパレータ７３から構成されている。

デューティ検知回路の動作を図７のタイミング図を参照して説明する。デューティ検知の前準備として、プリチャージＭＯＳトランジスタ６６，６７，６８により出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢを電源電位に充電する。検知開始信号ＬＤＣＳＭＴ／Ｂの活性化により検知が開始される。クロックＬＣＬＫＯＥＴがハイレベルの時間には差動入力ＭＯＳトランジスタ６２をオン状態とし、充電された出力ＤＵＴＹ＿ＬＢの電荷を引き抜き、その電位を低下させる。反転クロックＬＣＬＫＯＥＢがハイレベルの時間には差動入力ＭＯＳトランジスタ６３をオン状態とし、充電された出力ＤＵＴＹ＿ＨＢの電荷を引き抜き、その電位を低下させる。

クロック信号ＬＣＬＫＯＥＴ／Ｂがローレベルの時間には差動入力ＭＯＳトランジスタ６２，６３がオフ状態となり、出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位は保持される。クロックのハイレベル期間に比例して出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位が低下することになる。例えばクロックを２サイクル入力させ、そのときの出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位をコンパレータ７３で比較し、その電位差を判定し、判定信号ＬＤＣＴを出力する。

クロックのデューティが等しい場合には、出力ＤＵＴＹ＿ＨＢ、ＤＵＴＹ＿ＬＢの電位は等しくなる。デューティずれがあり、例えばデューティ４０％（サイクル期間のハイレベル期間が４０％）の場合を考える。このときには反転されたクロックＬＣＬＫＯＥＢ側のＭＯＳトランジスタ６３のオン期間が長くなり、出力ＤＵＴＹ＿ＨＢの電位がより低下することになる。また逆にデューティ６０％ではクロックＬＣＬＫＯＥＴ側のＭＯＳトランジスタ６２のオン期間が長くなり、出力ＤＵＴＹ＿ＬＢの電位がより低下することになる。このように充電した電位をデューティに比例した期間で引き抜くことで、デューティずれを検知している。

しかし、これらの従来デューティ検知には下記問題がある。第１の問題は、検知開始時の電荷の引き抜き速度がクロックＬＣＬＫＯＥＴと反転クロックＬＣＬＫＯＥＢ間で異なることである。従来のＬＣＬＫＯＥＴ／Ｂのデューティ検知は１／２サイクルの時差を持って連続した数サイクル（図７では２サイクル）期間において行われる。そのためクロックＬＣＬＫＯＥＴの“Ｈ”期間検知開始時には電流源ＭＯＳトランジスタのドレイン電圧（ＢＩＡＳＮＤ）は接地レベルにある。しかし、反転クロックＬＣＬＫＯＥＢの“Ｈ”期間検知開始時は既にクロックＬＣＬＫＯＥＴの検知を行っているため中間電位となっている。

このようにクロックＬＣＬＫＯＥＴと反転クロックＬＣＬＫＯＥＢにおける検知開始時の共通節点ＢＩＡＳＮＤの電位は接地電位、または中間電位と異なっている。従って、検知開始時の電荷の引き抜き速度がクロックＬＣＬＫＯＥＴと反転クロックＬＣＬＫＯＥＢ間で異なる。つまりデューティずれを正確に電位差に反映できない。これは電源電圧が下がるほど顕著となり低電圧且つ高速化において問題となる。

さらに第２の問題は、２サイクル連続したデューティ検知が出来ないことである。例えば２分周ＤＬＬでは内部クロックとして、２分周された後で逓倍されクロックＬＣＫＯＥＴ／Ｂとなる。再生されたクロックＬＣＫＯＥＴ／Ｂの奇数サイクルと偶数サイクルとは、内部で個別に遅延量の調整が行われている。つまり図８に示すように、内部でＲｉｓｅ＿Ｅｖｅｎエッジ、 Ｒｉｓｅ＿Ｏｄｄエッジ、Ｆａｌｌ＿Ｅｖｅｎエッジ、Ｆａｌｌ＿Ｏｄｄエッジは独立している。従ってクロックの奇数サイクルと偶数サイクルのデューティが異なることがある。そのため２サイクル連続でデューティを検知した場合、奇数サイクルのデューティ６０％、偶数サイクル４０％では平均して５０％となり、デューティずれが検知できない。このように２分周ＤＬＬ回路においては、２サイクル連続したデューティの検知が出来ないという問題がある。

これらのデューティ検知回路に関しては先行文献１（特開２００２−１９０１９６）、先行文献２（特開２００２−０４２４６９）がある。またＤＬＬ回路に関しては先行文献３（特開２００３―１８８６９４）がある。しかしこれらの先行文献のいずれにも、上記した問題に関する記載もなく、解決のための示唆もない。

特開２００２−１９０１９６号公報 特開２００２−０４２４６９号公報 特開２００３―１８８６９４号公報

上記したように、従来のデューティ検知回路においては、検知開始時の電荷の引き抜き速度がクロックＬＣＬＫＯＥＴと反転クロックＬＣＬＫＯＥＢ間で異なり、デューティずれを精確に電位差として反映できないという問題がある。またクロックの分周及び逓倍が行われる２分周ＤＬＬ回路のデューティ検知回路においては、クロックの奇数番目のサイクルのデューティと、偶数番目のサイクルのデューティとが異なるために連続サイクルでのデューティの検知が出来ないという問題がある。

本発明の課題は，上記した問題に鑑み、精確にデューティずれを検知するデューティ検知回路、これらのデューティ検知回路を備えたＤＬＬ回路及び半導体装置を提供することにある。

本発明によれば、デューティ検知を２サイクルに１回とする。クロックの“Ｈ”レベル検知はクロック入力により開始し、クロックの“Ｌ”レベル検知はクロック入力により半サイクル遅延させ開始させる。遅延させた期間に共通接点の電位を初期設定値に再設定する。共通接点の電位を初期設定値とすることで電荷の引き抜きが等しくなり、精確なデューティが検知できる。分周方式のＤＬＬ回路には偶数、奇数サイクル別にデューティ検知回路を備えることで、偶数、奇数サイクルに対しそれぞれのデューティを検知する。これらの構成とすることでクロックに対し精確にタイミング調整できるＤＬＬ回路及び半導体装置を提供することが可能となる。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明のデューティ検知回路は、１サイクルにおける１つの論理レベル期間は該１つの論理レベルが入力された時点から測定され、他の論理レベル期間は該他の論理レベルが入力された時点から特定の遅延時間だけ遅延されて測定することを特徴とする。

本発明のデューティ検知回路においては、前期遅延時間に共通接点の電位を初期設定値に再設定することを特徴とする。

本発明のデューティ検知回路においては、前期遅延時間はサイクルタイムの半分であることを特徴とする。

本発明のデューティ検知回路においては、デューティ測定回数は連続した２サイクルに１回であることを特徴とする。

本発明のデューティ検知回路は、共通接点と接地電位間に接続された電流源回路と、前記共通接点と第１の出力に接続された第１入力トランジスタと、前記共通接点と第２の出力に接続された第２入力トランジスタと、遅延回路とを備え、前記第１の入力トランジスタのゲートには前記１つの論理レベルのときに活性化される信号が入力され、前記第２の入力トランジスタのゲートには前記他の論理レベルのときに活性化される信号が前記遅延回路により遅延されて入力されることを特徴とする。

本発明のＤＬＬ回路は、上記に記載のデューティ回路を、偶数番目のサイクルのデューティを検知する第１のデューティ検知回路と、奇数番目のサイクルのデューティを検知する第２のデューティ検知回路として備えたことを特徴とする。

本発明のＤＬＬ回路においては、前記第１のデューティ検知回路からの出力にしたがって前記偶数番目のサイクルのデューティを補正する第１のデューティ補正回路と、前記第２のデューティ検知回路からの出力にしたがって前記奇数番目のサイクルのデューティを補正する第２のデューティ補正回路とを、さらに備えたことを特徴とする。

本発明のＤＬＬ回路においては、前記第１及び第２のデューティ補正回路はそれぞれ前記偶数番目及び奇数番目のサイクルの立下りエッジのタイミングを調整することを特徴とする。

本発明の半導体装置は、上記いずれかに記載のＤＬＬ回路を備えたことを特徴とする。

本発明から得られる作用効果は、下記の通りである。

（１）デューティ検知開始時の共通接点の電位を初期設定値に再設定する。動作電圧が低電圧化した場合、検知回路の電流源ＭＯＳのソース-ドレイン間電圧（ノード：ＢＩＡＳＮＤ）が検知精度に影響するため、検知回路を毎回初期設定することで、検知精度を向上できるという効果が得られる。

（２）奇数サイクル用と偶数サイクル用のデューティ検知回路を個別に設ける。外部クロックを２分周して調整し、再度合成するタイプのＤＬＬ回路においては奇数サイクルと偶数サイクルは個別の遅延量を持ち別制御となるため、連続してデューティ検知を行うことが出来ない。このため２サイクルに１回の検知を行う本発明は検知回路を２台（偶数サイクル用と奇数サイクル用）使用することで２分周タイプのＤＬＬに適用できるという効果を得られる。

本発明の最良の形態について、以下図面を参照して詳細に説明する。

本発明の実施例１について、図面１、図２を参照して詳細に説明する。実施例１はデューティ検知回路の実施例であり、図１には本発明によるデューティ検知回路図、図２にデューティ検知回路のタイミング図を示す。

図１に本発明によるクロックに対するデューティ検知回路を示す。相補のクロックＬＣＬＫＯＥＴ／Ｂは、例えばＤＤＲ−ＳＤＲＡＭの出力データのタイミング制御クロックとする。基本クロックの立ち上りエッジに同期した偶数（Ｅｖｅｎ）番目のクロック、基本クロックの立下りエッジに同期した奇数（Ｏｄｄ）番目のクロックからなり、Ｅｖｅｎ／Ｏｄｄのデューティは異なっている。実施例１では、Ｅｖｅｎ／Ｏｄｄのサイクルに対し同様の構成、動作であることから、Ｅｖｅｎ番目のクロックのデューティ検知として説明する。

デューティ検知回路は差動アンプ形式であり、電流源ＭＯＳトランジスタ１、差動の入力ＭＯＳトランジスタ２，３、プリチャージＭＯＳトランジスタ４，５，６、入力制御用のＡＮＤ回路７，８、遅延素子９、容量Ｃ１，Ｃ２，及び差動アンプからの出力ＤＵＴＹ＿ＨＢ／ＬＢを比較するコンパレータ１０から構成されている。

電流源ＭＯＳトランジスタ１のドレイン、ソース、ゲートは、それぞれ共通接点ＢＩＡＳＮＤ、接地電位、基準電位に接続される。差動の入力ＭＯＳトランジスタ２のドレイン，ソース、ゲートは、それぞれ出力ＤＵＴＹ＿ＬＢ、共通接点ＢＩＡＳＮＤ、ＮＡＮＤ７の出力に接続される。差動の入力ＭＯＳトランジスタ３のドレイン，ソース、ゲートは、それぞれ出力ＤＵＴＹ＿ＨＢ、共通接点ＢＩＡＳＮＤ、遅延素子９の出力に接続される。ここで差動の入力トランジスタ２，３の電流駆動能力は等しくなるように設定する。

プリチャージＭＯＳトランジスタ４は出力ＤＵＴＹ＿ＨＢと出力ＤＵＴＹ＿ＬＢとの間に接続され、ゲートはプリチャージ信号Ｐｒｅに接続される。プリチャージＭＯＳトランジスタ５のドレイン、ソース、ゲートは、それぞれ出力ＤＵＴＹ＿ＬＢ、電源電位、プリチャージ信号Ｐｒｅに接続される。プリチャージＭＯＳトランジスタ６のドレイン、ソース、ゲートは、それぞれ出力ＤＵＴＹ＿ＨＢ、電源電位、プリチャージ信号Ｐｒｅに接続される。

ＡＮＤ回路７はクロック信号ＬＣＬＫＯＥＴとクロック用の検知開始信号ＬＤＣＳＭＴとを入力され、その出力を差動入力ＭＯＳトランジスタ２のゲートに出力する。ＡＮＤ回路８は反転クロック信号ＬＣＬＫＯＥＢと反転クロック用の検知開始信号ＬＤＣＳＭＢとを入力され、その出力を遅延素子９に出力する。遅延素子９はＡＮＤ回路８からの信号を遅延させ、差動入力ＭＯＳトランジスタ３のゲートに出力する。容量Ｃ１，Ｃ２はそれぞれ出力ＤＵＴＹ＿ＨＢ／ＬＢに接続され、出力電荷を蓄える。ここではＣ１、Ｃ２の容量値は等しく設定する。コンパレータ１０は、出力ＤＵＴＹ＿ＨＢと出力ＤＵＴＹ＿ＬＢとを入力とし、両者の電位の高低を判定し、判定出力Ｌ２ＤＣＴ＿Ｅｖｅｎ（奇数サイクルの場合はＬ２ＤＣＴ＿Ｏｄｄ）を出力する。

図１のデューティ検知回路の動作を図２のタイミング図をも参照して説明する。図２においては、例えば約デューティ４０％（サイクル期間のハイレベル期間が４０％）とする。デューティ検知の前準備として、プリチャージ信号Ｐｒｅを活性化（ここではローレベル）する。プリチャージＭＯＳトランジスタ４，５，６がオン状態になり、出力ＤＵＴＹ＿ＨＢ及び出力ＤＵＴＹ＿ＬＢは電源電位に充電される。このとき差動入力ＭＯＳトランジスタ２，３はともにオフ状態であり電流源ＭＯＳトランジスタ１はオン状態であり、共通接点ＢＩＡＳＮＤは接地電位とされる。

時刻Ｔ０において、偶数（Ｅｖｅｎ）番目のクロックＬＣＬＫＯＥＴが“Ｈ”レベルに立ち上り、検知開始信号ＬＤＣＳＭＴが活性化され論理“Ｈ”レベルとなる。時刻Ｔ０はＲｉｓｅ＿Ｅｖｅｎエッジであり、クロックＥｖｅｎサイクルの“Ｈ”レベル期間のデューティ検知が開始される。ＡＮＤ回路７は２入力とも“Ｈ”レベルであり、“Ｈ”レベルを出力する。差動入力ＭＯＳトランジスタ２がオンされ、出力ＤＵＴＹ＿ＬＢの電荷を引き抜くことでその電位は低下する（図２には、出力ＤＵＴＹ＿ＬＢの電位を破線で示す）。このため、共通接点ＢＩＡＳＮＤは上昇する。この時刻には反転クロック用の検知開始信号ＬＤＣＳＭＢは非活性であり、差動入力ＭＯＳトランジスタ３はオフであり、出力ＤＵＴＹ＿ＨＢの電位は保持される（図２には、出力ＤＵＴＹ＿ＨＢの電位を実線で示す）。

時刻Ｔ１になり、クロックＬＣＬＫＯＥＴが“Ｌ”レベルとなる。時刻Ｔ１はＦａｌｌ＿Ｅｖｅｎエッジであり、クロックＥｖｅｎサイクルの“Ｈ”レベル期間のデューティ検知が終了され、Ｅｖｅｎサイクルの“Ｌ”レベル期間のデューティ検知が開始される時刻である。差動入力ＭＯＳトランジスタ２はオフとなり、出力ＤＵＴＹ＿ＬＢの電荷引き抜きはなくなる。反転クロック用の検知開始信号ＬＤＣＳＭＢは活性化され、反転クロックＬＣＬＫＯＥＢが“Ｈ”レベルとなり、ＮＡＮＤ８の出力は“Ｈ”レベルとなる。

しかしＮＡＮＤ８の出力は遅延素子９によりクロックの１／２サイクル（ｔＣＫ／２）遅延されることから、クロックＥｖｅｎサイクルの“Ｌ”レベル期間のデューティ検知は開始されない。ＮＡＮＤ８の出力は遅延素子９により遅延され、差動入力ＭＯＳトランジスタ３の入力は“Ｌ”レベルのままである。そのため差動入力ＭＯＳトランジスタ３はオフ、出力ＤＵＴＹ＿ＨＢの電位は保持されたままである。差動入力ＭＯＳトランジスタ２、３はともにオフで、電荷の引き抜きがないことから共通接点ＢＩＡＳＮＤは初期設定値である接地電位に再設定されることになる。ＮＡＮＤ８の出力を遅延素子９により遅延させ、共通接点ＢＩＡＳＮＤを初期設定値に復帰させる。

時刻Ｔ１から１／２サイクル経過した時点で、遅延されていた差動入力ＭＯＳトランジスタ３の入力は“Ｈ”レベルに変化する。そのため差動入力ＭＯＳトランジスタ３はオン、出力ＤＵＴＹ＿ＨＢの電荷が引き抜かれ、その電位は低下する。この電荷が引き抜かれる場合共通接点ＢＩＡＳＮＤは接地電位から立ち上がることになり、クロックＬＣＬＫＯＥＴが入力された場合と同様である。クロックＬＣＬＫＯＥＴと反転クロックＬＣＬＫＯＥＢにおける電荷引き抜きは、ともに共通接点ＢＩＡＳＮＤが初期設定値である接地電位から開始される。そのため、クロックＬＣＬＫＯＥＴ／Ｂの電荷引き抜き速度は等しくなる。

時刻Ｔ２になり、クロックＬＣＬＫＯＥＴはＯｄｄサイクルの“Ｈ”レベル、反転クロックＬＣＬＫＯＥＢは“Ｌ”レベルとなる。時刻Ｔ２はＲｉｓｅ＿Ｏｄｄエッジであり、クロックＥｖｅｎサイクルの“Ｌ”レベル期間のデューティ検知が終了され、クロックＯｄｄサイクルの“Ｈ”レベル期間のデューティ検知が開始される時刻である。しかし、検知開始信号ＬＤＣＳＭＴは非活性化され論理“Ｌ”レベルとなることで、クロックＯｄｄサイクルの“Ｈ”レベル期間のデューティ検知が開始されない。ＮＡＮＤ７の出力は“Ｌ”レベルのままであり、クロックＬＣＬＫＯＥＴ側の電荷引き抜きは行われない。

一方遅延素子９により遅延されたＮＡＮＤ８の出力により反転クロックＬＣＬＫＯＥＢ側の電荷引き抜きが引き続き行われる。時刻Ｔ２ではＯｄｄサイクルのデューティ検知は行われないで、Ｅｖｅｎサイクルの“Ｌ”レベル期間のデューティ検知が行われることになる。従って、時刻Ｔ２にはＯｄｄサイクルのクロックが入力されるが、Ｏｄｄサイクルのデューティ検知は実施されないでＥｖｅｎサイクルのデューティ検知が実施される。

時刻Ｔ３になると、クロックＬＣＬＫＯＥＴはＯｄｄサイクルの“Ｌ”レベル、反転クロックＬＣＬＫＯＥＢは“Ｈ”レベルとなる。時刻Ｔ３はＦａｌｌ＿Ｏｄｄエッジであり、クロックＯｄｄサイクルの“Ｈ”レベルのデューティ検知が終了され、クロック“Ｌ”レベルのデューティ検知が開始される時刻である。しかし、クロック用検知開始信号ＬＤＣＳＭＴが“Ｌ”レベル、反転クロック用検知開始信号ＬＤＣＳＭＢも“Ｌ”レベルとされ、クロックＯｄｄサイクルのデューティは検知されない。

反転クロック用検知開始信号ＬＤＣＳＭＢは非活性化され論理“Ｌ”レベルとなることで、ＮＡＮＤ８は“Ｌ”レベルに変化する。しかし、遅延素子９により１／２サイクル遅延されるので、差動入力ＭＯＳトランジスタ３のゲート入力は“Ｈ”レベルのままであり、反転クロックＬＣＬＫＯＥＢ側の電荷引き抜きが引き続き行われる。時刻Ｔ２から１／２サイクル経過した時点で遅延素子９からのＮＡＮＤ８の“Ｌ”レベルが入力されることで、差動入力ＭＯＳトランジスタ３はオフとなる電荷の引き抜きが終わる。共通接点ＢＩＡＳＮＤも再び初期設定値である接地電位となる。

時刻Ｔ４となり、クロックＬＣＬＫＯＥＴはＥｖｅｎサイクルの“Ｈ”レベル、反転クロックＬＣＬＫＯＥＢは“Ｌ”レベルとなる。このＥｖｅｎサイクルにおける動作は、時刻Ｔ０と同様であり、出力ＤＵＴＹ＿ＬＢの電位をさらに低下させる。以下時刻Ｔ４，Ｔ６，Ｔ７における動作は時刻Ｔ１，Ｔ２，Ｔ３と同様の動作を繰り返すことで、出力ＤＵＴＹ＿ＬＢ及び出力ＤＵＴＹ＿ＨＢの電位をデューティに従って低下させる。これらの出力をコンパレータ１０により判定し、その判定信号を出力する。判定信号が入力された図示していないデューティ補正回路は、デューティが５０％になるように補正する。

本実施例のデューティ検知回路におけるデューティ検知は、２サイクルに１回実施される。そのためクロックのＥｖｅｎサイクルとＯｄｄサイクルのデューティ検知回路を別々に設ける。ＥｖｅｎまたはＯｄｄサイクルのクロックＬＣＬＫＯＥＴの１つの論理レベル（ここでは“Ｈ”レベル）に対するデューティ検知は、クロックが入力された時点で実行する。さらに他の論理レベルである反転クロックＬＣＬＫＯＥＢの“Ｈ”レベル（クロックＬＣＬＫＯＥＴの“Ｌ”レベル）に対するデューティ検知は、反転クロックが入力された時点から半サイクル（ｔＣＫ／２）遅れて実行する。

遅延されることで反転クロックＬＣＬＫＯＥＢに対するデューティ検知は、次のＯｄｄまたはＥｖｅｎサイクルを含んで実施されることになる。反転クロックＬＣＬＫＯＥＢに対するデューティ検知を遅らせ、この遅延期間に共通接点ＢＩＡＳＮＤの初期設定値に再設定する。共通接点ＢＩＡＳＮＤを初期設定値に復帰させることで、クロックの各レベルの検知開始時の電荷引き抜き速度はクロックＬＣＬＫＯＥＴ／Ｂ間で一定でありデューティ検知精度を向上できるという効果が得られる。

本発明の実施例２について、図面３〜５を参照して詳細に説明する。実施例２は実施例１のデューティ検知回路をＤＬＬ回路に適用した実施例である。図３にはＤＬＬ回路のブロック図、図４にタイミング図を示す。図５にクロックサイクルに対するデューティ補正結果を示す。

図３には、実施例１のデューティ検知回路を適用したＤＬＬ回路のブロック図を示す。このＤＬＬ回路は、例えば、半導体装置としてＤＤＲ３−ＳＤＲＡＭに使用される回路である。入力されたクロックＣＬＫはＤＬＬ回路専用の入力初段３１を介してＤＬＬ回路に入力される。ＤＬＬ回路専用入力初段３１から入力されたクロックは立ち上がりエッジを使った分周回路３２により分周され、分周クロックＬ１ＣＤＬＩＮＢとなる。同様にＤＬＬ回路専用入力初段４３から入力されたクロックは立下りエッジ（反転クロックＣＬＫＢの立ち上がりエッジ）を使った分周回路４４により分周され、分周クロックＬ２ＣＤＬＩＮＢとなる。分周された内部クロックＬ１ＣＤＬＩＮＢ、Ｌ２ＣＤＬＩＮＢはそれぞれの遅延調整部(ディレイライン)３３、４５に入力される。

分周された内部クロックＬ１ＣＬＤＩＮＢはディレイライン３３を通過後にＬ１ＣＬＫＯＥＴ／Ｂとなる。Ｌ１ＣＬＫＯＥＴ／Ｂは、さらにメモリのデータ出力を行うＤＱバッファと同じ動作を行うＤＱレプリカ回路３４、３８に入力される。ＤＱレプリカ回路３４，３８の出力は位相検知回路３５、３９において、入力クロックＣＬＫとの位相比較が行われる。この位相比較結果がディレイラインにフィードバックされ、クロックの立ち上りにＤＱレプリカの出力が同期するようにディレイラインの遅延量が調整される。

位相検知回路３５においては、Ｒｉｓｅ＿Ｅｖｅｎのエッジの位相が検知され、その結果がＲｉｓｅ＿Ｅｖｅｎコントローラ３６を経由して、Ｒｉｓｅ＿Ｅｖｅｎカウンタ３７に入力される。Ｒｉｓｅ＿Ｅｖｅｎカウンタ３７により、分周クロックＬ１ＣＤＬＩＮＢの立下りエッジの位相が調整される。位相検知回路３９においては、Ｒｉｓｅ＿Ｏｄｄのエッジの位相が検知され、その結果がＲｉｓｅ＿Ｏｄｄコントローラ４０を経由して、Ｒｉｓｅ＿Ｏｄｄカウンタ４１に入力される。Ｒｉｓｅ＿Ｏｄｄカウンタ４１により、分周クロックＬ１ＣＤＬＩＮＢの立ち上がりエッジの位相が調整される。従ってここでは分周クロックの立ち上がり、立下りエッジの両方の位相調整が行われる。

一方、分周クロックＬ２ＣＤＬＩＮＢが入力されたディレイラインの遅延量は、ＤＱバッファからの出力データのデューティが５０％となるように調整される。分周された内部クロックＬ２ＣＤＬＩＮＢは遅延調整部(ディレイライン)４５に入力され、遅延調整されクロックＬ２ＣＬＫＯＥＴとして出力される。マルチプレクサ４２にてディレイライン３３からのクロックＬ１ＣＬＫＯＥＴと、ディレイライン４５からのクロックＬ２ＣＬＫＯＥＴとが入力され、合成される。クロックＣＬＫと同じ周波数となったＤＱバッファ用クロック（ＬＣＬＫＯＥＴ／Ｂ）のデューティをデューティ検知回路部にてモニタし、その判定結果をＬ２ＣＤＬＩＮＢ用のディレイライン４５に送り、遅延量の調整を行う。

このようにクロックＣＬＫと同じ周波数となったクロックＬＣＬＫＯＥＴ／Ｂは、立ち上がりエッジをディレイライン３３により調整し、立下りエッジをディレイライン４５にて調整される。調整されたクロックＬＣＫＯＥＴ／Ｂは、ＤＱバッファ部にも送られ、ＤＱバッファによるデータ出力のタイミングは、クロックに同期して行われるようになる。

次にデューティ検知と、デューティ補正について説明する。図３においては、Ｅｖｅｎサイクル用のデューティ検知回路４６とＯｄｄサイクル用のデューティ検知回路４７として、実施例１のデューティ検知回路が２台備えられている。Ｅｖｅｎサイクル用のデューティ検知回路４６はクロックＬＣＬＫＯＥＴ／Ｂと、デューティ補正コントローラ４８からの検知開始信号ＬＤＣＳＭＴ／Ｂと、を入力され、Ｅｖｅｎサイクルのデューティを検知する。その判定信号Ｌ２ＤＣＴ＿Ｅｖｅｎを、Ｆａｌｌ＿Ｅｖｅｎコントローラ５０を経由して、Ｆａｌｌ＿Ｅｖｅｎカウンタ５１に出力する。Ｆａｌｌ＿Ｅｖｅｎカウンタ５１はディレイライン４５のＦａｌｌ＿Ｅｖｅｎエッジのタイミングを調整する。よって、ＬＣＬＫＯＥＴ／ＢのＥｖｅｎサイクルの“Ｈ”期間と“Ｌ”期間とは等しく、デューティ５０％に補正される。

同様にＯｄｄサイクル用のデューティ検知回路４７はクロックＬＣＬＫＯＥＴ／Ｂと、デューティ補正コントローラ４９からの検知開始信号ＬＤＣＳＭＴ／Ｂと、を入力され、Ｏｄｄサイクルのデューティを検知する。その判定信号Ｌ２ＤＣＴ＿Ｏｄｄを、Ｆａｌｌ＿Ｏｄｄコントローラ５２を経由して、Ｆａｌｌ＿Ｏｄｄカウンタ５３に出力する。Ｆａｌｌ＿Ｏｄｄカウンタ５３はディレイライン４５のＦａｌｌ＿Ｏｄｄエッジのタイミングを調整する。よって、ＬＣＬＫＯＥＴ／ＢのＯｄｄサイクルの“Ｈ”期間と“Ｌ”期間とは等しく、デューティ５０％に補正される。

図４のタイミング図を使って説明する。ＥｖｅｎサイクルのクロックＬＣＬＫＯＥＴの立ち上がりのタイミングはＬ１ＣＤＬＩＮＢ、Ｌ１ＣＬＫＯＥＴの立下りエッジで決定される。立下りのタイミングはＬ２ＣＤＬＩＮＢ、Ｌ２ＣＬＫＯＥＴの立下りエッジで決定される。さらに立ち下がりのタイミングはＦａｌｌ＿Ｅｖｅｎエッジのデューティ判定結果により調整され、デューティ５０％に補正される。同様にＯｄｄサイクルのＬＣＬＫＯＥＴの立ち上がりのタイミングはＬ１ＣＤＬＩＮＢ、Ｌ１ＣＬＫＯＥＴの立ち上がりエッジで決定される。立下りのタイミングはＬ２ＣＤＬＩＮＢ、Ｌ２ＣＬＫＯＥＴの立ち上がりエッジで決定される。さらに立ち下がりのタイミングはＦａｌｌ＿Ｏｄｄエッジのデューティ判定結果により調整され、デューティ５０％に補正される。

このように、Ｅｖｅｎ／Ｏｄｄサイクルの立ち上がり、立下りは独立した個別の遅延量をもつためデューティ検知回路も２台必要となる。１台あたりのデューティ検知回路は２サイクル周期で動作すればよいため、１サイクル期間で検知を行い、他方が動作している１サイクル期間を検知回路のプリチャージに充てることが出来る。図５にサイクル数に対するデューティとの関係図を示す、サイクルを繰り返すことにより、デューティが５０％に補正されていくのが理解できる。

本実施例のＤＬＬ回路は、Ｅｖｅｎ、Ｏｄｄサイクルの立ち上がりのタイミングを調整する。さらにＥｖｅｎサイクル用とＯｄｄサイクル用のデューティ検知回路、補正回路を備え、Ｅｖｅｎ、Ｏｄｄサイクルの立下りタイミングを調整する。クロックＬＣＬＫＯＥＴ／Ｂの立ち上がりタイミング調整と、さらにデューティを検知し立ち上がりタイミング調整と行うことができる。デューティ検知開始時の共通接点電位を初期設定値に設定し、電荷引き抜き能力を等しくすることで、クロックの“Ｈ”期間と“Ｌ”期間を等しく精確に検知できる。デューティを正しく検知することで、タイミング調整精度が向上できるという効果が得られる。タイミング調整精度が向上できるＤＬＬ回路が得られ、これらのＤＬＬ回路を備えた高速動作可能な半導体装置が得られる。

以上、本発明の好ましい実施形態につき詳述したが、本願は上記実施形態例に限定されることなく、本発明の主旨を逸脱しない範囲で、種々変更して実施することが可能であり、これらも本発明に含まれることはいうまでもない。

例えば、他の実施例として４分周、８分周など分周の数を増やした場合においても本検知回路を分周する台数だけ配置することでデューティ検知することが可能となる。また分周しない場合においても電源電圧の低電圧化を図った場合には、デューティ検知精度に対する電流源ＭＯＳトランジスタのドレイン−ソース間電圧の影響を低減することが可能となり、デューティ検知精度を向上させることが出来る。また本実施例ではデューティを５０％としたが、容量Ｃ１及びＣ２の容量値比を変更したり、入力ＭＯＳトランジスタの電流駆動能力を変更することで、デューティ比は任意に設定することができる。

実施例１に係るデューティ検知回路図である。 図１のデューティ検知回路のタイミング図である。 実施例２に係るＤＬＬ回路のブロック図である。 図３のＤＬＬ回路のタイミング図である。 図３のＤＬＬ回路のサイクル数とデューティ補正の関係図である。 従来例としてのデューティ検知回路図である。 従来例のデューティ検知回路のタイミング図である。 逓倍した場合の各エッジのタイミング説明図である。

符号の説明

１、６１ 電流源ＭＯＳトランジスタ
２、３、６２、６３ 入力ＭＯＳトランジスタ
４、５、６、６６、６７，６８ プリチャージＭＯＳトランジスタ
７、８ ＡＮＤ回路
９ 遅延素子
１０、７３ コンパレータ
３１、４３ ＤＬＬ専用入力初段
３２、４４ 分周回路（÷２）
３３、４５ 遅延回路部（ディレイライン）
３４、３８ ＤＱレプリカ回路
３５ Ｒｉｓｅ＿Ｅｖｅｎ位相検知回路
３６ Ｒｉｓｅ＿Ｅｖｅｎコントローラ
３７ Ｒｉｓｅ＿Ｅｖｅｎカウンタ
３９ Ｒｉｓｅ＿Ｏｄｄ位相検知回路
４０ Ｒｉｓｅ＿Ｏｄｄコントローラ
４１ Ｒｉｓｅ＿Ｏｄｄカウンタ
４２ マルチプレクサ（ＭＵＸ）
４６、４７ デューティ検知回路
４８、４９ デューティ補正（ＤＣＣ）コントローラ
５０ Ｆａｌｌ＿Ｅｖｅｎコントローラ
５１ Ｆａｌｌ＿Ｅｖｅｎカウンタ
５２ Ｆａｌｌ＿Ｏｄｄコントローラ
５３ Ｆａｌｌ＿Ｏｄｄカウンタ
６９、７２ 入力制御回路

Claims (9)

1. デューティ検知回路において、１サイクルにおける１つの論理レベル期間は該１つの論理レベルが入力された時点から測定され、他の論理レベル期間は該他の論理レベルが入力された時点から特定の遅延時間だけ遅延されて測定することを特徴とするデューティ検知回路。
2. 前期遅延時間に共通接点の電位を初期設定値に再設定することを特徴とする請求項１に記載のデューティ検知回路。
3. 前期遅延時間は、サイクルタイムの半分であることを特徴とする請求項１に記載のデューティ検知回路。
4. デューティ測定回数は連続した２サイクルに１回であることを特徴とする請求項３に記載のデューティ検知回路。
5. 共通接点と接地電位間に接続された電流源回路と、前記共通接点と第１の出力に接続された第１入力トランジスタと、前記共通接点と第２の出力に接続された第２入力トランジスタと、遅延回路とを備え、前記第１の入力トランジスタのゲートには前記１つの論理レベルのときに活性化される信号が入力され、前記第２の入力トランジスタのゲートには前記他の論理レベルのときに活性化される信号が前記遅延回路により遅延されて入力されることを特徴とする請求項１に記載のデューティ検知回路。
6. 請求項１に記載のデューティ回路を、偶数番目のサイクルのデューティを検知する第１のデューティ検知回路と、奇数番目のサイクルのデューティを検知する第２のデューティ検知回路として備えたことを特徴とするＤＬＬ回路。
7. 前記第１のデューティ検知回路からの出力にしたがって前記偶数番目のサイクルのデューティを補正する第１のデューティ補正回路と、前記第２のデューティ検知回路からの出力にしたがって前記奇数番目のサイクルのデューティを補正する第２のデューティ補正回路とを、さらに備えたことを特徴とするＤＬＬ回路。
8. 前記第１及び第２のデューティ補正回路は、それぞれ前記偶数番目及び奇数番目のサイクルの立下りエッジのタイミングを調整することを特徴とする請求項７に記載のＤＬＬ回路。
9. 請求項６乃至８のいずれかに記載のＤＬＬ回路を備えたことを特徴とする半導体装置。
   

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