JP2735413B2 - ピーク信号検出装置 - Google Patents
ピーク信号検出装置Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1532—Peak detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Description
【０００１】
【産業上の利用分野】この発明は入力信号のピーク時を
検出するピーク信号検出装置に関する。
検出するピーク信号検出装置に関する。
【０００２】
【従来の技術】図８は磁気ディスクの読み取り信号等の
入力信号のピーク時を検出する従来のピーク信号検出装
置の構成を示すブロック図である。図９はピーク信号検
出装置の各種信号を示す波形図である。図８に示すよう
に、読み取り信号Ｓ０（図９参照）が入力端子７を介し
て微分回路１及びレベルスライス回路３に付与される。
入力信号のピーク時を検出する従来のピーク信号検出装
置の構成を示すブロック図である。図９はピーク信号検
出装置の各種信号を示す波形図である。図８に示すよう
に、読み取り信号Ｓ０（図９参照）が入力端子７を介し
て微分回路１及びレベルスライス回路３に付与される。
【０００３】微分回路１は読み取り信号Ｓ０を微分して
微分信号Ｓ１（図９参照）をゼロクロス検出回路２に出
力する。ゼロクロス検出回路２は微分信号Ｓ１を取り込
み、通常はＬレベルで、微分信号Ｓ１がゼロレベルにな
る時点（ゼロレベルをクロスする時点）、つまり、読み
取り信号Ｓ０の傾きが０になる時点を検出すると所定期
間Ｈレベルのパルスとなるゼロクロス信号Ｓ２（図９参
照）をゲート回路４に出力する。
微分信号Ｓ１（図９参照）をゼロクロス検出回路２に出
力する。ゼロクロス検出回路２は微分信号Ｓ１を取り込
み、通常はＬレベルで、微分信号Ｓ１がゼロレベルにな
る時点（ゼロレベルをクロスする時点）、つまり、読み
取り信号Ｓ０の傾きが０になる時点を検出すると所定期
間Ｈレベルのパルスとなるゼロクロス信号Ｓ２（図９参
照）をゲート回路４に出力する。
【０００４】一方、レベルスライス回路３は、読み取り
信号Ｓ０の絶対値が所定の閾値ＶＴ１以上／以下でＨ／
Ｌに変化するレベルスライス信号Ｓ３（図９参照）をゲ
ート回路４に出力する。
信号Ｓ０の絶対値が所定の閾値ＶＴ１以上／以下でＨ／
Ｌに変化するレベルスライス信号Ｓ３（図９参照）をゲ
ート回路４に出力する。
【０００５】ゲート回路４はゼロクロス信号Ｓ２及びレ
ベルスライス信号Ｓ３を受け、両者Ｓ２及びＳ３の論理
積をとったゲート信号Ｓ４（図９参照）を出力端子８を
介して外部に出力する。したがって、ゲート信号Ｓ４が
Ｈレベルとなるのは、微分信号Ｓ１が０で、かつ読み取
り信号Ｓ０の絶対値がＶＴ１以上の時となり、読み取り
信号Ｓ０が０レベル付近で傾きが０になる時点ではゲー
ト信号Ｓ４はＬレベルとなる。その結果、読み取り信号
Ｓ０がピーク位置に到達した時点に対応してゲート信号
Ｓ４がＨレベルとなるため、ゲート信号Ｓ４のＨレベル
を検出することにより、読み取り信号Ｓ０のピーク時を
検出することができる。
ベルスライス信号Ｓ３を受け、両者Ｓ２及びＳ３の論理
積をとったゲート信号Ｓ４（図９参照）を出力端子８を
介して外部に出力する。したがって、ゲート信号Ｓ４が
Ｈレベルとなるのは、微分信号Ｓ１が０で、かつ読み取
り信号Ｓ０の絶対値がＶＴ１以上の時となり、読み取り
信号Ｓ０が０レベル付近で傾きが０になる時点ではゲー
ト信号Ｓ４はＬレベルとなる。その結果、読み取り信号
Ｓ０がピーク位置に到達した時点に対応してゲート信号
Ｓ４がＨレベルとなるため、ゲート信号Ｓ４のＨレベル
を検出することにより、読み取り信号Ｓ０のピーク時を
検出することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ピーク信号検出装置では、図１０の時刻ｔ１に示すよう
に、レベルスライス回路３の閾値ＶＴ１を越えるレベル
でノイズＮＺが発生してしまい読み取り信号Ｓ０に偽り
の極点が発生すると、ゼロクロス信号Ｓ２がＨレベルと
なるとともにレベルスライス信号Ｓ３もＨレベルにな
り、ゲート信号Ｓ４がＨレベルとなるため、ノイズＮＺ
の発生時を誤ってピーク時と判定してしまい、ピーク時
検出精度が劣化するという問題点があった。
ピーク信号検出装置では、図１０の時刻ｔ１に示すよう
に、レベルスライス回路３の閾値ＶＴ１を越えるレベル
でノイズＮＺが発生してしまい読み取り信号Ｓ０に偽り
の極点が発生すると、ゼロクロス信号Ｓ２がＨレベルと
なるとともにレベルスライス信号Ｓ３もＨレベルにな
り、ゲート信号Ｓ４がＨレベルとなるため、ノイズＮＺ
の発生時を誤ってピーク時と判定してしまい、ピーク時
検出精度が劣化するという問題点があった。
【０００７】この発明は上記問題点を解決するためにな
されたもので、ノイズが発生しても正確に入力信号のピ
ーク時を検出することができるピーク信号検出装置を得
ることを目的とする。
されたもので、ノイズが発生しても正確に入力信号のピ
ーク時を検出することができるピーク信号検出装置を得
ることを目的とする。
【０００８】
【課題を解決するための手段】この発明にかかる請求項
１記載のピーク信号検出装置は、入力信号を受け、該入
力信号を微分して微分信号を出力する微分手段と、前記
入力信号を受け、前記入力信号の絶対値と第１の基準レ
ベルとの比較結果のに基づき、前者が後者より大きいと
き第１の論理レベルになり、前者が後者より小さいとき
第２の論理レベルとなる第１のレベルスライス信号を出
力する第１のレベルスライス手段と、前記微分信号を受
け、前記微分信号の絶対値と第２の基準レベルとの比較
結果に基づき、前者が後者より大きいとき第１の論理レ
ベルになり、前者が後者より小さいとき第２の論理レベ
ルとなる第２のレベルスライス信号を出力する第２のレ
ベルスライス手段と、前記微分信号を受け、前記微分信
号がゼロレベルに到達した時点を検出してゼロクロス信
号を出力するゼロクロス検出手段と、前記第２のレベル
スライス信号を受け、前記第２のレベルスライス信号を
第１の期間遅延させた遅延信号を出力する遅延手段とを
備え、前記遅延手段は前記第２のレベルスライス信号の
前記第１の論理レベルの期間が前記所定の有効期間以下
の場合は該第１の論理レベルを無効にする機能を有し、
前記第１のレベルスライス信号、前記ゼロクロス信号及
び前記遅延信号に基づき、前記入力信号のピーク状態を
示すピーク検出信号を出力するピーク検出手段とをさら
に備えて構成されている。
１記載のピーク信号検出装置は、入力信号を受け、該入
力信号を微分して微分信号を出力する微分手段と、前記
入力信号を受け、前記入力信号の絶対値と第１の基準レ
ベルとの比較結果のに基づき、前者が後者より大きいと
き第１の論理レベルになり、前者が後者より小さいとき
第２の論理レベルとなる第１のレベルスライス信号を出
力する第１のレベルスライス手段と、前記微分信号を受
け、前記微分信号の絶対値と第２の基準レベルとの比較
結果に基づき、前者が後者より大きいとき第１の論理レ
ベルになり、前者が後者より小さいとき第２の論理レベ
ルとなる第２のレベルスライス信号を出力する第２のレ
ベルスライス手段と、前記微分信号を受け、前記微分信
号がゼロレベルに到達した時点を検出してゼロクロス信
号を出力するゼロクロス検出手段と、前記第２のレベル
スライス信号を受け、前記第２のレベルスライス信号を
第１の期間遅延させた遅延信号を出力する遅延手段とを
備え、前記遅延手段は前記第２のレベルスライス信号の
前記第１の論理レベルの期間が前記所定の有効期間以下
の場合は該第１の論理レベルを無効にする機能を有し、
前記第１のレベルスライス信号、前記ゼロクロス信号及
び前記遅延信号に基づき、前記入力信号のピーク状態を
示すピーク検出信号を出力するピーク検出手段とをさら
に備えて構成されている。
【０００９】
【００１０】
【作用】この発明における遅延手段は、第２のレベルス
ライス信号を第１の期間遅延させた遅延信号を出力する
とともに、第２のレベルスライス信号の第１の論理レベ
ルの期間が所定の有効期間以下の場合は第１の論理レベ
ルを無効にする。
ライス信号を第１の期間遅延させた遅延信号を出力する
とともに、第２のレベルスライス信号の第１の論理レベ
ルの期間が所定の有効期間以下の場合は第１の論理レベ
ルを無効にする。
【００１１】ところで、入力信号がピーク位置に到達す
る前に、必ず入力信号が所定レベル以上の傾きを前記所
定の有効期間以上有し、一方、ノイズの影響により入力
信号が偽りの極点を有する場合、入力信号が所定レベル
以上の傾きを有する期間は前記所定の有効期間を越える
ことはないという特徴がある。
る前に、必ず入力信号が所定レベル以上の傾きを前記所
定の有効期間以上有し、一方、ノイズの影響により入力
信号が偽りの極点を有する場合、入力信号が所定レベル
以上の傾きを有する期間は前記所定の有効期間を越える
ことはないという特徴がある。
【００１２】したがって、ノイズの影響により入力信号
が偽りの極点を有する場合は、遅延手段から出力される
遅延信号には第１の論理レベルは現れない。
が偽りの極点を有する場合は、遅延手段から出力される
遅延信号には第１の論理レベルは現れない。
【００１３】
【実施例】図１はこの発明の一実施例であるピーク信号
検出装置の構成を示すブロック図である。図２は図１で
示したピーク信号検出装置の各種信号を示す波形図であ
る。図１に示すように、磁気ディスクの読み取り信号Ｓ
０（図２参照）が入力端子７を介して微分回路１及びレ
ベルスライス回路３に付与される。
検出装置の構成を示すブロック図である。図２は図１で
示したピーク信号検出装置の各種信号を示す波形図であ
る。図１に示すように、磁気ディスクの読み取り信号Ｓ
０（図２参照）が入力端子７を介して微分回路１及びレ
ベルスライス回路３に付与される。
【００１４】微分回路１は読み取り信号Ｓ０を微分して
微分信号Ｓ１（図２参照）をゼロクロス検出回路２及び
レベルスライス回路５に出力する。ゼロクロス検出回路
２は微分信号Ｓ１を取り込み、通常はＬレベルで、微分
信号Ｓ１がゼロレベルになる時点、つまり、読み取り信
号Ｓ０の傾きが０になる時点を検出すると所定期間Ｈレ
ベルのパルスとなるゼロクロス信号Ｓ２（図２参照）を
ゲート回路４に出力する。
微分信号Ｓ１（図２参照）をゼロクロス検出回路２及び
レベルスライス回路５に出力する。ゼロクロス検出回路
２は微分信号Ｓ１を取り込み、通常はＬレベルで、微分
信号Ｓ１がゼロレベルになる時点、つまり、読み取り信
号Ｓ０の傾きが０になる時点を検出すると所定期間Ｈレ
ベルのパルスとなるゼロクロス信号Ｓ２（図２参照）を
ゲート回路４に出力する。
【００１５】そして、レベルスライス回路３は、読み取
り信号Ｓ０の絶対値が所定の閾値ＶＴ１以上／以下でＨ
／Ｌに変化するレベルスライス信号Ｓ３（図２参照）を
ゲート回路４に出力する。
り信号Ｓ０の絶対値が所定の閾値ＶＴ１以上／以下でＨ
／Ｌに変化するレベルスライス信号Ｓ３（図２参照）を
ゲート回路４に出力する。
【００１６】一方、レベルスライス回路５は微分信号Ｓ
１の絶対値が所定の閾値ＶＴ２以上／以下でＨ／Ｌに変
化するレベルスライス信号Ｓ５（図２参照）を遅延回路
６に出力する。
１の絶対値が所定の閾値ＶＴ２以上／以下でＨ／Ｌに変
化するレベルスライス信号Ｓ５（図２参照）を遅延回路
６に出力する。
【００１７】遅延回路６は内部でまずレベルスライス信
号Ｓ５の立ち上がりエッジ（前縁）のみを時間Ｔ１遅ら
せた内部信号Ｓ６０（図２参照、図１では図示せず）を
生成し、次にこの内部信号Ｓ６０の立ち下がりエッジ
（後縁）のみを時間Ｔ２遅らせて遅延信号Ｓ６を生成す
る。
号Ｓ５の立ち上がりエッジ（前縁）のみを時間Ｔ１遅ら
せた内部信号Ｓ６０（図２参照、図１では図示せず）を
生成し、次にこの内部信号Ｓ６０の立ち下がりエッジ
（後縁）のみを時間Ｔ２遅らせて遅延信号Ｓ６を生成す
る。
【００１８】ゲート回路４はゼロクロス信号Ｓ２、レベ
ルスライス信号Ｓ３及び遅延信号Ｓ６を受け、３つの信
号Ｓ２、Ｓ３及びＳ６の論理積をとったゲート信号Ｓ
４′（図２参照）を出力端子８を介して外部に出力す
る。
ルスライス信号Ｓ３及び遅延信号Ｓ６を受け、３つの信
号Ｓ２、Ｓ３及びＳ６の論理積をとったゲート信号Ｓ
４′（図２参照）を出力端子８を介して外部に出力す
る。
【００１９】以下、図２を参照して、本実施例のピーク
信号検出装置の動作を説明する。図２に示すように、読
み取り信号Ｓ０がピーク位置になる時刻ｔ２１に、従来
同様、ゼロクロス信号Ｓ２及びレベルスライス信号Ｓ３
がＨレベルとなる。
信号検出装置の動作を説明する。図２に示すように、読
み取り信号Ｓ０がピーク位置になる時刻ｔ２１に、従来
同様、ゼロクロス信号Ｓ２及びレベルスライス信号Ｓ３
がＨレベルとなる。
【００２０】一方、この時刻ｔ２１以前の期間ＴＡ（＞
Ｔ１）において微分信号Ｓ１が閾値ＶＴ２を越える。つ
まり、読み取り信号Ｓ０がピーク位置に到達し傾きが０
になる時刻ｔ２１以前に、読み取り信号Ｓ０の傾きがＶ
Ｔ２を越える、時間長さＴ１以上の期間ＴＡが必ず存在
するようにＶＴ２，Ｔ１を設定しておく。したがって、
時刻ｔ２１以前の時刻ｔ２０に、レベルスライス信号Ｓ
５はパルス幅ＴＡのＨレベルパルス（Ｐ３）を発生す
る。
Ｔ１）において微分信号Ｓ１が閾値ＶＴ２を越える。つ
まり、読み取り信号Ｓ０がピーク位置に到達し傾きが０
になる時刻ｔ２１以前に、読み取り信号Ｓ０の傾きがＶ
Ｔ２を越える、時間長さＴ１以上の期間ＴＡが必ず存在
するようにＶＴ２，Ｔ１を設定しておく。したがって、
時刻ｔ２１以前の時刻ｔ２０に、レベルスライス信号Ｓ
５はパルス幅ＴＡのＨレベルパルス（Ｐ３）を発生す
る。
【００２１】このレベルスライス信号Ｓ５のＨレベルパ
ルスＰ３のパルス幅ＴＡはＴＡ＞Ｔ１であるため、Ｈレ
ベルパルスＰ３の前縁が遅延回路５により、時間Ｔ１遅
延されても、内部信号Ｓ６０にＨレベルパルスＰ３′が
残る。そして、内部信号Ｓ６０の後縁が時間Ｔ２遅延さ
れることにより、時刻（ｔ２０＋Ｔ１）からパルス幅
（ＴＡ＋Ｔ２ーＴ１）のＨレベルパルスＰ３′′を有す
る遅延信号Ｓ６が遅延回路６から発生される。この時、
後縁の遅延時間Ｔ２を十分に長く設定することにより、
時刻ｔ２１に遅延信号Ｓ６を確実にＨレベルにする。し
たがって、ほとんどの場合、Ｔ２＞Ｔ１となる。
ルスＰ３のパルス幅ＴＡはＴＡ＞Ｔ１であるため、Ｈレ
ベルパルスＰ３の前縁が遅延回路５により、時間Ｔ１遅
延されても、内部信号Ｓ６０にＨレベルパルスＰ３′が
残る。そして、内部信号Ｓ６０の後縁が時間Ｔ２遅延さ
れることにより、時刻（ｔ２０＋Ｔ１）からパルス幅
（ＴＡ＋Ｔ２ーＴ１）のＨレベルパルスＰ３′′を有す
る遅延信号Ｓ６が遅延回路６から発生される。この時、
後縁の遅延時間Ｔ２を十分に長く設定することにより、
時刻ｔ２１に遅延信号Ｓ６を確実にＨレベルにする。し
たがって、ほとんどの場合、Ｔ２＞Ｔ１となる。
【００２２】その結果、時刻ｔ２１において、ゼロクロ
ス信号Ｓ２、レベルスライス信号Ｓ３及び遅延信号Ｓ６
がすべてＨレベルになることにより、ゲート信号Ｓ４′
がＨレベルとなるため、読み取り信号Ｓ０のピーク位置
を検出できる。
ス信号Ｓ２、レベルスライス信号Ｓ３及び遅延信号Ｓ６
がすべてＨレベルになることにより、ゲート信号Ｓ４′
がＨレベルとなるため、読み取り信号Ｓ０のピーク位置
を検出できる。
【００２３】また、時刻ｔ１１に閾値ＶＴ１を越えるレ
ベルで読み取り信号Ｓ０にノイズＮＺ１が発生したとす
ると、従来同様、ゼロクロス信号Ｓ２及びレベルスライ
ス信号Ｓ３がＨレベルとなる。
ベルで読み取り信号Ｓ０にノイズＮＺ１が発生したとす
ると、従来同様、ゼロクロス信号Ｓ２及びレベルスライ
ス信号Ｓ３がＨレベルとなる。
【００２４】そして、この時刻ｔ１１以前の期間ＴＢ
（＜Ｔ１）において微分信号Ｓ１が閾値ＶＴ２を越え
る。つまり、読み取り信号Ｓ０がノイズピーク位置に到
達し傾きが０になる時刻ｔ１１以前に、読み取り信号Ｓ
０の傾きがＶＴ２を越える期間ＴＢが存在する。したが
って、時刻ｔ１１以前の時刻ｔ１０に、レベルスライス
信号Ｓ５はパルス幅ＴＢのＨレベルパルス（Ｐ２）を発
生する。しかし多くの場合、ノイズであるが故に期間Ｔ
Ｂの時間長さはそれ程長くなく、よってＴ１を適切に設
定することにより、ほとんどの場合においてＴＢ＜Ｔ１
とすることができる。
（＜Ｔ１）において微分信号Ｓ１が閾値ＶＴ２を越え
る。つまり、読み取り信号Ｓ０がノイズピーク位置に到
達し傾きが０になる時刻ｔ１１以前に、読み取り信号Ｓ
０の傾きがＶＴ２を越える期間ＴＢが存在する。したが
って、時刻ｔ１１以前の時刻ｔ１０に、レベルスライス
信号Ｓ５はパルス幅ＴＢのＨレベルパルス（Ｐ２）を発
生する。しかし多くの場合、ノイズであるが故に期間Ｔ
Ｂの時間長さはそれ程長くなく、よってＴ１を適切に設
定することにより、ほとんどの場合においてＴＢ＜Ｔ１
とすることができる。
【００２５】このように、レベルスライス信号Ｓ５のＨ
レベルパルスＰ２のパルス幅ＴＢ＜Ｔ１であるため、遅
延回路６によりレベルスライス信号Ｓ５のＨレベルパル
スＰ２の前縁が時間Ｔ１遅延される際にＨレベルパルス
Ｐ２は無効になる。このため、内部信号Ｓ６０にはレベ
ルスライス信号Ｓ５のＨレベルパルスＰ２の対応するＨ
レベルパルスが現れない。したがって、遅延信号Ｓ６に
もＨレベルパルスＰ２の対応するＨレベルパルス全くが
現れない。
レベルパルスＰ２のパルス幅ＴＢ＜Ｔ１であるため、遅
延回路６によりレベルスライス信号Ｓ５のＨレベルパル
スＰ２の前縁が時間Ｔ１遅延される際にＨレベルパルス
Ｐ２は無効になる。このため、内部信号Ｓ６０にはレベ
ルスライス信号Ｓ５のＨレベルパルスＰ２の対応するＨ
レベルパルスが現れない。したがって、遅延信号Ｓ６に
もＨレベルパルスＰ２の対応するＨレベルパルス全くが
現れない。
【００２６】その結果、時刻ｔ１１において、ゼロクロ
ス信号Ｓ２及びレベルスライス信号Ｓ３がＨレベルにな
っても、遅延信号Ｓ６がＬレベルになることにより、ゲ
ート信号Ｓ４′がＬレベルとなるため、読み取り信号Ｓ
０のノイズＮＺ１による偽りの極点を、誤ってピーク位
置と検出することはない。したがって、ノイズの影響に
かかわらず、常に精度よく読み取り信号Ｓ０のピーク時
を検出することができる。
ス信号Ｓ２及びレベルスライス信号Ｓ３がＨレベルにな
っても、遅延信号Ｓ６がＬレベルになることにより、ゲ
ート信号Ｓ４′がＬレベルとなるため、読み取り信号Ｓ
０のノイズＮＺ１による偽りの極点を、誤ってピーク位
置と検出することはない。したがって、ノイズの影響に
かかわらず、常に精度よく読み取り信号Ｓ０のピーク時
を検出することができる。
【００２７】したがって、ディスク上の隣接するトラッ
ク信号やディスクの欠陥等によるディスクからの読取り
信号の波形が変化（ノイズ）の影響で発生する偽りの極
点を誤ってピークと検出することがなくなり、ディスク
の高密度化において精度良く、読み取り信号のピーク時
を検出できる。
ク信号やディスクの欠陥等によるディスクからの読取り
信号の波形が変化（ノイズ）の影響で発生する偽りの極
点を誤ってピークと検出することがなくなり、ディスク
の高密度化において精度良く、読み取り信号のピーク時
を検出できる。
【００２８】図３は図１で示したピーク信号検出装置の
詳細を示す回路図である。同図に示すように、読み取り
信号Ｓ０及び画像読み取り反転信号バーＳ０が微分回路
１の正入力及び負入力にそれぞれ取り込まれる。
詳細を示す回路図である。同図に示すように、読み取り
信号Ｓ０及び画像読み取り反転信号バーＳ０が微分回路
１の正入力及び負入力にそれぞれ取り込まれる。
【００２９】微分回路１は読み取り信号Ｓ０を微分して
微分信号Ｓ１及び反転微分信号バーＳ１を出力する。ゼ
ロクロス回路２は、微分信号Ｓ１及び反転微分信号バー
Ｓ１をそれぞれコンパレータ２１の正入力及び負入力に
取り込み、コンパレータ２１の出力は遅延回路２２及び
排他的論理和ゲート２３の一方入力に付与され、遅延回
路２２の出力が排他的論理和ゲート２３の他方入力に付
与される。そして、排他的論理和ゲート２３の出力がゼ
ロクロス信号Ｓ２となる。
微分信号Ｓ１及び反転微分信号バーＳ１を出力する。ゼ
ロクロス回路２は、微分信号Ｓ１及び反転微分信号バー
Ｓ１をそれぞれコンパレータ２１の正入力及び負入力に
取り込み、コンパレータ２１の出力は遅延回路２２及び
排他的論理和ゲート２３の一方入力に付与され、遅延回
路２２の出力が排他的論理和ゲート２３の他方入力に付
与される。そして、排他的論理和ゲート２３の出力がゼ
ロクロス信号Ｓ２となる。
【００３０】このような構成のゼロクロス回路２は、コ
ンパレータ２１の出力がＨ→Ｌ，あるいはＬ→Ｈになる
時点、つまり、微分信号Ｓ１がゼロレベルをクロスした
時点から、遅延回路２２により遅延された期間の間、排
他的論理和ゲート２３の出力がＨになる。
ンパレータ２１の出力がＨ→Ｌ，あるいはＬ→Ｈになる
時点、つまり、微分信号Ｓ１がゼロレベルをクロスした
時点から、遅延回路２２により遅延された期間の間、排
他的論理和ゲート２３の出力がＨになる。
【００３１】レベルスライス回路３はコンパレータ３
１、３２及びＯＲゲート３３から構成され、コンパレー
タ３１の正入力及び負入力にそれぞれ読み取り信号Ｓ０
及び基準電圧ＶＴ１を取り込み、コンパレータ３２の正
入力及び負入力にそれぞれ読み取り反転信号バーＳ０及
び基準電圧ＶＴ１を取り込む。コンパレータ３１及び３
２の出力はそれぞれＯＲゲート３３の一方入力及び他方
入力となる。そして、ＯＲゲート３３の出力がレベルス
ライス信号Ｓ３となる。
１、３２及びＯＲゲート３３から構成され、コンパレー
タ３１の正入力及び負入力にそれぞれ読み取り信号Ｓ０
及び基準電圧ＶＴ１を取り込み、コンパレータ３２の正
入力及び負入力にそれぞれ読み取り反転信号バーＳ０及
び基準電圧ＶＴ１を取り込む。コンパレータ３１及び３
２の出力はそれぞれＯＲゲート３３の一方入力及び他方
入力となる。そして、ＯＲゲート３３の出力がレベルス
ライス信号Ｓ３となる。
【００３２】このような構成のレベルスライス回路３
は、読み取り信号Ｓ０が閾値ＶＴ１を越えたときコンパ
レータ３１の出力がＨレベルとなり、読み取り反転信号
バーＳ０が閾値ＶＴ１を越えたとき（読み取り信号Ｓ０
が閾値−ＶＴ１を下回ったとき）コンパレータ３２の出
力がＨレベルとなるため、ＯＲゲート３３の出力である
レベルスライス信号Ｓ３は、読み取り信号Ｓ０の絶対値
が閾値ＶＴ１以上／以下でＨ／Ｌに変化する。
は、読み取り信号Ｓ０が閾値ＶＴ１を越えたときコンパ
レータ３１の出力がＨレベルとなり、読み取り反転信号
バーＳ０が閾値ＶＴ１を越えたとき（読み取り信号Ｓ０
が閾値−ＶＴ１を下回ったとき）コンパレータ３２の出
力がＨレベルとなるため、ＯＲゲート３３の出力である
レベルスライス信号Ｓ３は、読み取り信号Ｓ０の絶対値
が閾値ＶＴ１以上／以下でＨ／Ｌに変化する。
【００３３】レベルスライス回路５はコンパレータ５
１、５２及びＮＯＲゲート５３から構成され、コンパレ
ータ５１の正入力及び負入力にそれぞれ微分信号Ｓ１及
び基準電圧ＶＴ２を取り込み、コンパレータ５２の正入
力及び負入力にそれぞれ反転微分信号バーＳ１及び基準
電圧ＶＴ２を取り込む。コンパレータ５１及び５２の出
力はそれぞれＮＯＲゲート５３の一方入力及び他方入力
となる。そして、ＮＯＲゲート５３の出力が反転レベル
スライス信号バーＳ５となる。
１、５２及びＮＯＲゲート５３から構成され、コンパレ
ータ５１の正入力及び負入力にそれぞれ微分信号Ｓ１及
び基準電圧ＶＴ２を取り込み、コンパレータ５２の正入
力及び負入力にそれぞれ反転微分信号バーＳ１及び基準
電圧ＶＴ２を取り込む。コンパレータ５１及び５２の出
力はそれぞれＮＯＲゲート５３の一方入力及び他方入力
となる。そして、ＮＯＲゲート５３の出力が反転レベル
スライス信号バーＳ５となる。
【００３４】このような構成のレベルスライス回路５
は、微分信号Ｓ１が閾値ＶＴ２を越えたときコンパレー
タ５１の出力がＨレベルとなり、反転微分信号バーＳ１
が閾値ＶＴ２を越えたとき（微分信号Ｓ１が閾値−ＶＴ
２を下回ったとき）コンパレータ５２の出力がＨレベル
となるため、ＮＯＲゲート５３の出力である反転レベル
スライス信号バーＳ５は、微分信号Ｓ１の絶対値が閾値
ＶＴ２以上／以下でＬ／Ｈに変化する。
は、微分信号Ｓ１が閾値ＶＴ２を越えたときコンパレー
タ５１の出力がＨレベルとなり、反転微分信号バーＳ１
が閾値ＶＴ２を越えたとき（微分信号Ｓ１が閾値−ＶＴ
２を下回ったとき）コンパレータ５２の出力がＨレベル
となるため、ＮＯＲゲート５３の出力である反転レベル
スライス信号バーＳ５は、微分信号Ｓ１の絶対値が閾値
ＶＴ２以上／以下でＬ／Ｈに変化する。
【００３５】遅延回路６は、ＮＰＮトランジスタ６１，
６５、抵抗６２，６６、キャパシタ６３，６７、インバ
ータ６４及びバッファ６８から構成される。ベースに反
転レベルスライス信号バーＳ５が印加されたＮＰＮトラ
ンジスタ６１のコレクタが電源Ｖccに接続され、エミッ
タが抵抗６２の一端、キャパシタ６３の一方電極及びイ
ンバータ６４の入力に接続される。そして、抵抗６２の
他端及びキャパシタ６３の他方電極は共に接地される。
インバータ６４の出力が前縁遅延信号Ｓ６０となる。
６５、抵抗６２，６６、キャパシタ６３，６７、インバ
ータ６４及びバッファ６８から構成される。ベースに反
転レベルスライス信号バーＳ５が印加されたＮＰＮトラ
ンジスタ６１のコレクタが電源Ｖccに接続され、エミッ
タが抵抗６２の一端、キャパシタ６３の一方電極及びイ
ンバータ６４の入力に接続される。そして、抵抗６２の
他端及びキャパシタ６３の他方電極は共に接地される。
インバータ６４の出力が前縁遅延信号Ｓ６０となる。
【００３６】前縁遅延信号Ｓ６０がＮＰＮトランジスタ
６５のベースに印加され、ＮＰＮトランジスタ６５のコ
レクタが電源Ｖccに接続され、エミッタが抵抗６６の一
端、キャパシタ６７の一方電極及びバッファ６８の入力
に接続され、抵抗６６の他端及びキャパシタ６７の他方
電極は共に接地される。そして、バッファ６８の出力が
遅延回路６の遅延信号Ｓ６となる。
６５のベースに印加され、ＮＰＮトランジスタ６５のコ
レクタが電源Ｖccに接続され、エミッタが抵抗６６の一
端、キャパシタ６７の一方電極及びバッファ６８の入力
に接続され、抵抗６６の他端及びキャパシタ６７の他方
電極は共に接地される。そして、バッファ６８の出力が
遅延回路６の遅延信号Ｓ６となる。
【００３７】このような構成の遅延回路６は、通常、反
転レベルスライス信号バーＳ５がＨであるため、ＮＰＮ
トランジスタ６１がオンしキャパシタ６３が充電される
とともに、ＮＰＮトランジスタ６１のエミッタ電位がＨ
レベルとなる。したがって、前縁遅延信号Ｓ６０である
インバータ６４の出力はＬレベルである。
転レベルスライス信号バーＳ５がＨであるため、ＮＰＮ
トランジスタ６１がオンしキャパシタ６３が充電される
とともに、ＮＰＮトランジスタ６１のエミッタ電位がＨ
レベルとなる。したがって、前縁遅延信号Ｓ６０である
インバータ６４の出力はＬレベルである。
【００３８】反転レベルスライス信号バーＳ５がＬレベ
ルになると、ＮＰＮトランジスタ６１がオフしキャパシ
タ６３が放電されるとともに、ＮＰＮトランジスタ６１
のエミッタ電位が低下する。このとき、キャパシタ６３
の容量値を適当に設定することにより、ＮＰＮトランジ
スタ６１のオフ期間がＴ１以下であれば、ＮＰＮトラン
ジスタ６１のエミッタ電位がインバータ６４の閾値を下
回らないようにする。したがって、レベルスライス信号
Ｓ５のＨレベルの期間がＴ１以下であると、内部信号Ｓ
６０はＬレベルから変化せず、レベルスライス信号Ｓ５
のＨレベルの期間がＴ１以上になると、はじめて内部信
号Ｓ６０はＬレベルからＨレベルに反転することによ
り、レベルスライス信号Ｓ５の期間Ｔ１の前縁遅延が実
現する。
ルになると、ＮＰＮトランジスタ６１がオフしキャパシ
タ６３が放電されるとともに、ＮＰＮトランジスタ６１
のエミッタ電位が低下する。このとき、キャパシタ６３
の容量値を適当に設定することにより、ＮＰＮトランジ
スタ６１のオフ期間がＴ１以下であれば、ＮＰＮトラン
ジスタ６１のエミッタ電位がインバータ６４の閾値を下
回らないようにする。したがって、レベルスライス信号
Ｓ５のＨレベルの期間がＴ１以下であると、内部信号Ｓ
６０はＬレベルから変化せず、レベルスライス信号Ｓ５
のＨレベルの期間がＴ１以上になると、はじめて内部信
号Ｓ６０はＬレベルからＨレベルに反転することによ
り、レベルスライス信号Ｓ５の期間Ｔ１の前縁遅延が実
現する。
【００３９】一方、前述したように、内部信号Ｓ６０は
通常、Ｌレベルであるため、ＮＰＮトランジスタ６５は
オフしキャパシタ６７が放電されるとともに、ＮＰＮト
ランジスタ６５のエミッタ電位がＬレベルとなる。した
がって、遅延信号Ｓ６であるバッファ６８の出力は、通
常Ｌレベルとなる。
通常、Ｌレベルであるため、ＮＰＮトランジスタ６５は
オフしキャパシタ６７が放電されるとともに、ＮＰＮト
ランジスタ６５のエミッタ電位がＬレベルとなる。した
がって、遅延信号Ｓ６であるバッファ６８の出力は、通
常Ｌレベルとなる。
【００４０】内部信号Ｓ６０がＨレベルになると、ＮＰ
Ｎトランジスタ６５がオンしキャパシタ６７が充電され
るとともに、瞬時にＮＰＮトランジスタ６５のエミッタ
電位がＨレベルとなる。その後、内部信号Ｓ６０がＨ→
Ｌに立ち下がると、ＮＰＮトランジスタ６５がオフしキ
ャパシタ６７が放電されるとともに、ＮＰＮトランジス
タ６５のエミッタ電位が低下する。このとき、キャパシ
タ６７の容量値を適当に設定することにより、内部信号
Ｓ６０のＬレベル期間がＴ２以上になると、はじめてＮ
ＰＮトランジスタ６５のエミッタ電位がバッファ６８の
閾値電圧を下回るようにしておく。これにより、内部信
号Ｓ６０の期間Ｔ２の後縁遅延が実現する。
Ｎトランジスタ６５がオンしキャパシタ６７が充電され
るとともに、瞬時にＮＰＮトランジスタ６５のエミッタ
電位がＨレベルとなる。その後、内部信号Ｓ６０がＨ→
Ｌに立ち下がると、ＮＰＮトランジスタ６５がオフしキ
ャパシタ６７が放電されるとともに、ＮＰＮトランジス
タ６５のエミッタ電位が低下する。このとき、キャパシ
タ６７の容量値を適当に設定することにより、内部信号
Ｓ６０のＬレベル期間がＴ２以上になると、はじめてＮ
ＰＮトランジスタ６５のエミッタ電位がバッファ６８の
閾値電圧を下回るようにしておく。これにより、内部信
号Ｓ６０の期間Ｔ２の後縁遅延が実現する。
【００４１】このように構成することにより、遅延回路
６は、内部でレベルスライス信号Ｓ５の前縁を時間Ｔ１
遅らせた内部信号Ｓ６０を生成し、この内部信号Ｓ６０
の後縁を時間Ｔ２遅らせて遅延信号Ｓ６を出力すること
ができる。
６は、内部でレベルスライス信号Ｓ５の前縁を時間Ｔ１
遅らせた内部信号Ｓ６０を生成し、この内部信号Ｓ６０
の後縁を時間Ｔ２遅らせて遅延信号Ｓ６を出力すること
ができる。
【００４２】ＡＮＤゲート（ゲート回路）４は、ゼロク
ロス信号Ｓ２、レベルスライス信号Ｓ３及び遅延信号Ｓ
６を入力して、その論理積をゲート信号Ｓ４′として出
力端子８から出力する。
ロス信号Ｓ２、レベルスライス信号Ｓ３及び遅延信号Ｓ
６を入力して、その論理積をゲート信号Ｓ４′として出
力端子８から出力する。
【００４３】図４は、遅延回路６の第２の構成例を示す
回路図である。同図に示すように、遅延回路６は、抵抗
７１、キャパシタ７２及びヒステリシス付きバッファ７
３から構成される。
回路図である。同図に示すように、遅延回路６は、抵抗
７１、キャパシタ７２及びヒステリシス付きバッファ７
３から構成される。
【００４４】レベルスライス信号Ｓ５は抵抗７１を介し
てヒステリシス付きバッファ７３の入力に付与される。
また、ヒステリシス付きバッファ７３の入力であるノー
ドＮ１と接地レベルとの間にキャパシタ７２が介挿され
る。ヒステリシス付きバッファ７３はＬ→Ｈ閾値ＶＨの
方が、Ｈ→Ｌ閾値ＶＬより高く設定されている。
てヒステリシス付きバッファ７３の入力に付与される。
また、ヒステリシス付きバッファ７３の入力であるノー
ドＮ１と接地レベルとの間にキャパシタ７２が介挿され
る。ヒステリシス付きバッファ７３はＬ→Ｈ閾値ＶＨの
方が、Ｈ→Ｌ閾値ＶＬより高く設定されている。
【００４５】このような構成において、レベルスライス
信号Ｓ５がＬ→Ｈに立ち上がると、ノードＮ１の電位
は、接地レベルから、抵抗７１とキャパシタ７２の決定
するＲＣ時定数で緩やかに上昇する。この時、抵抗７１
の抵抗値、キャパシタ７２の容量値及び閾値ＶＨを適当
に設定することにより、図５に示すように、レベルスラ
イス信号Ｓ５がＬ→Ｈ立ち上がり時刻からノードＮ１の
電位が閾値ＶＨに達する期間をＴ１にする。
信号Ｓ５がＬ→Ｈに立ち上がると、ノードＮ１の電位
は、接地レベルから、抵抗７１とキャパシタ７２の決定
するＲＣ時定数で緩やかに上昇する。この時、抵抗７１
の抵抗値、キャパシタ７２の容量値及び閾値ＶＨを適当
に設定することにより、図５に示すように、レベルスラ
イス信号Ｓ５がＬ→Ｈ立ち上がり時刻からノードＮ１の
電位が閾値ＶＨに達する期間をＴ１にする。
【００４６】したがって、レベルスライス信号Ｓ５のＨ
レベル期間がＴ１以上の時、はじめてヒステリシス付き
バッファ７３の出力信号である遅延信号Ｓ６がＨレベル
となり、レベルスライス信号Ｓ５のＨレベル期間がＴ１
以下であれば、遅延信号Ｓ６にはＨレベルは全くあらわ
れない（図５の期間ＴＴ参照）。
レベル期間がＴ１以上の時、はじめてヒステリシス付き
バッファ７３の出力信号である遅延信号Ｓ６がＨレベル
となり、レベルスライス信号Ｓ５のＨレベル期間がＴ１
以下であれば、遅延信号Ｓ６にはＨレベルは全くあらわ
れない（図５の期間ＴＴ参照）。
【００４７】そして、レベルスライス信号Ｓ５がＨ→Ｌ
に立ち下がると、ノードＮ１の電位は、電源Ｖccレベル
から、抵抗７１とキャパシタ７２の決定するＲＣ時定数
で緩やかに下降する。この時、抵抗７１の抵抗値、キャ
パシタ７２の容量値及び閾値ＶＬを適当に設定すること
により、図５に示すように、レベルスライス信号Ｓ５の
Ｈ→Ｌに立ち下がり時刻からノードＮ１の電位が閾値Ｖ
Ｌに達する期間をＴ２にする。
に立ち下がると、ノードＮ１の電位は、電源Ｖccレベル
から、抵抗７１とキャパシタ７２の決定するＲＣ時定数
で緩やかに下降する。この時、抵抗７１の抵抗値、キャ
パシタ７２の容量値及び閾値ＶＬを適当に設定すること
により、図５に示すように、レベルスライス信号Ｓ５の
Ｈ→Ｌに立ち下がり時刻からノードＮ１の電位が閾値Ｖ
Ｌに達する期間をＴ２にする。
【００４８】したがって、レベルスライス信号Ｓ５の後
縁が期間Ｔ２遅延してヒステリシス付きバッファ７３の
出力である遅延信号Ｓ６に現れる。
縁が期間Ｔ２遅延してヒステリシス付きバッファ７３の
出力である遅延信号Ｓ６に現れる。
【００４９】このように構成することにより、遅延回路
６は、レベルスライス信号Ｓ５の前縁を時間Ｔ１遅ら
せ、後縁を時間Ｔ２遅らせた遅延信号Ｓ６を出力するこ
とができる。
６は、レベルスライス信号Ｓ５の前縁を時間Ｔ１遅ら
せ、後縁を時間Ｔ２遅らせた遅延信号Ｓ６を出力するこ
とができる。
【００５０】図６は遅延回路６の第３の構成例を示す回
路図である。同図に示すように、遅延回路６は、ＡＮＤ
ゲート８１、遅延部８２，８３、Ｄフリップフロップ８
４から構成される。レベルスライス信号Ｓ５はＡＮＤゲ
ート８１の一方入力、遅延部８２，８３に付与される。
遅延部８２はレベルスライス信号Ｓ５を時間Ｔ１遅延さ
せた出力信号Ｙ１をＡＮＤゲート８１の他方入力に出力
する。遅延部８３はレベルスライス信号Ｓ５を時間ＴＤ
遅延させた出力信号Ｙ２をＤフリップフロップ８４のリ
セット入力Ｒに付与する。また、ＡＮＤゲート８３の出
力信号Ｙ３がＤフリップフロップ８４のトグル入力Ｔに
付与される。Ｄフリップフロップ８４はＤ入力に電源Ｖ
ccが接続され、Ｑ出力が遅延信号Ｓ６なる。
路図である。同図に示すように、遅延回路６は、ＡＮＤ
ゲート８１、遅延部８２，８３、Ｄフリップフロップ８
４から構成される。レベルスライス信号Ｓ５はＡＮＤゲ
ート８１の一方入力、遅延部８２，８３に付与される。
遅延部８２はレベルスライス信号Ｓ５を時間Ｔ１遅延さ
せた出力信号Ｙ１をＡＮＤゲート８１の他方入力に出力
する。遅延部８３はレベルスライス信号Ｓ５を時間ＴＤ
遅延させた出力信号Ｙ２をＤフリップフロップ８４のリ
セット入力Ｒに付与する。また、ＡＮＤゲート８３の出
力信号Ｙ３がＤフリップフロップ８４のトグル入力Ｔに
付与される。Ｄフリップフロップ８４はＤ入力に電源Ｖ
ccが接続され、Ｑ出力が遅延信号Ｓ６なる。
【００５１】図７は図６で示した遅延回路６の動作を示
す波形図である。以下、同図を参照して、図６で示した
遅延回路６の遅延動作の説明を行う。
す波形図である。以下、同図を参照して、図６で示した
遅延回路６の遅延動作の説明を行う。
【００５２】まず、レベルスライス信号Ｓ５がＬ→Ｈに
立ち上がると、その後、遅延部８２の遅延時間Ｔ１経過
後に遅延部８２の出力信号Ｙ１もＬ→Ｈに立ち上がるた
め、この時、はじめてＡＮＤゲート８１の出力信号Ｙ３
がＬ→Ｈと立ち上がり、Ｄフリップフロップ８４にトグ
ルがかかり、そのＱ出力である遅延信号Ｓ６がＨレベル
となる。
立ち上がると、その後、遅延部８２の遅延時間Ｔ１経過
後に遅延部８２の出力信号Ｙ１もＬ→Ｈに立ち上がるた
め、この時、はじめてＡＮＤゲート８１の出力信号Ｙ３
がＬ→Ｈと立ち上がり、Ｄフリップフロップ８４にトグ
ルがかかり、そのＱ出力である遅延信号Ｓ６がＨレベル
となる。
【００５３】したがって、レベルスライス信号Ｓ５のＨ
レベル期間がＴ１以上の時、はじめてＤフリップフロッ
プ８４のＱ出力である遅延信号Ｓ６がＨレベルとなり、
レベルスライス信号Ｓ５のＨレベル期間がＴ１以下であ
れば、遅延信号Ｓ６にはＨレベルが全く現れない。
レベル期間がＴ１以上の時、はじめてＤフリップフロッ
プ８４のＱ出力である遅延信号Ｓ６がＨレベルとなり、
レベルスライス信号Ｓ５のＨレベル期間がＴ１以下であ
れば、遅延信号Ｓ６にはＨレベルが全く現れない。
【００５４】レベルスライス信号Ｓ５がＬ→Ｈに立ち上
った後、遅延部８３の遅延時間ＴＤ経過後、遅延部８３
の出力信号Ｙ２がＬ→Ｈに立ち上がるため、Ｄフリップ
フロップ８４のリセット入力ＲがＨとなりリセットがか
かり、そのＱ出力である遅延信号Ｓ６がＬレベルとな
る。
った後、遅延部８３の遅延時間ＴＤ経過後、遅延部８３
の出力信号Ｙ２がＬ→Ｈに立ち上がるため、Ｄフリップ
フロップ８４のリセット入力ＲがＨとなりリセットがか
かり、そのＱ出力である遅延信号Ｓ６がＬレベルとな
る。
【００５５】したがって、遅延部８３の遅延時間ＴＤを
十分に長く設定することにより、レベルスライス信号Ｓ
５の後縁を遅延した信号が、Ｄフリップフロップ８４の
Ｑ出力である遅延信号Ｓ６に現れるようにできる。
十分に長く設定することにより、レベルスライス信号Ｓ
５の後縁を遅延した信号が、Ｄフリップフロップ８４の
Ｑ出力である遅延信号Ｓ６に現れるようにできる。
【００５６】このように構成することにより、遅延回路
６は、レベルスライス信号Ｓ５の前縁を時間Ｔ１遅ら
せ、後縁を所定時間以上遅らせた遅延信号Ｓ６を出力す
ることができる。
６は、レベルスライス信号Ｓ５の前縁を時間Ｔ１遅ら
せ、後縁を所定時間以上遅らせた遅延信号Ｓ６を出力す
ることができる。
【００５７】なお、上記各実施例ではレベルスライス信
号Ｓ５を期間Ｔ１で前縁遅延させ、期間Ｔ２で後縁遅延
させることにより、遅延信号Ｓ６を出力したが、これに
限定されず、レベルスライス信号Ｓ５のＨレベルの期間
が期間Ｔ１以下ではＨレベルを無効にし、かつ、レベル
スライス信号Ｓ５のＨレベルを有効にした場合、遅延信
号Ｓ６のＨレベルが、確実に読み取り信号Ｓ０のピーク
時に現れるように遅延できればよい。
号Ｓ５を期間Ｔ１で前縁遅延させ、期間Ｔ２で後縁遅延
させることにより、遅延信号Ｓ６を出力したが、これに
限定されず、レベルスライス信号Ｓ５のＨレベルの期間
が期間Ｔ１以下ではＨレベルを無効にし、かつ、レベル
スライス信号Ｓ５のＨレベルを有効にした場合、遅延信
号Ｓ６のＨレベルが、確実に読み取り信号Ｓ０のピーク
時に現れるように遅延できればよい。
【００５８】
【発明の効果】以上説明したように、請求項１記載のピ
ーク信号検出装置によれば、遅延手段により、第２のレ
ベルスライス信号を第１の期間遅延させた遅延信号を出
力するとともに、第２のレベルスライス信号の第１の論
理レベルの期間が所定の有効期間以下の場合は第１の論
理レベルを無効にする。
ーク信号検出装置によれば、遅延手段により、第２のレ
ベルスライス信号を第１の期間遅延させた遅延信号を出
力するとともに、第２のレベルスライス信号の第１の論
理レベルの期間が所定の有効期間以下の場合は第１の論
理レベルを無効にする。
【００５９】したがって、ノイズの影響により入力信号
が偽りの極点を有する場合は、遅延手段から出力される
遅延信号には第１の論理レベルは現れなくすることがで
きる。加えて第１の期間を適当に設定することにより、
入力信号のピーク時には確実に遅延信号の第１の論理レ
ベルが現れるようできる。
が偽りの極点を有する場合は、遅延手段から出力される
遅延信号には第１の論理レベルは現れなくすることがで
きる。加えて第１の期間を適当に設定することにより、
入力信号のピーク時には確実に遅延信号の第１の論理レ
ベルが現れるようできる。
【００６０】
【００６１】
【図１】この発明の一実施例であるピーク信号検出装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】図１で示したピーク信号検出装置の動作を示す
波形図である。
波形図である。
【図３】図１で示したピーク信号検出装置の詳細を示す
回路図である。
回路図である。
【図４】図１で示した遅延回路の第２の構成例を示す回
路図である。
路図である。
【図５】図４で示した遅延回路の動作を示す波形図であ
る。
る。
【図６】図１で示した遅延回路の第３の構成例を示す回
路図である。
路図である。
【図７】図６で示した遅延回路の動作を示す波形図であ
る。
る。
【図８】従来のピーク信号検出装置の構成を示すブロッ
ク図である。
ク図である。
【図９】図８で示したピーク信号検出装置の動作を示す
波形図である。
波形図である。
【図１０】従来のピーク信号検出装置の問題点を指摘し
た波形図である。
た波形図である。
１ 微分回路 ２ ゼロクロス検出回路 ３ レベルスライス回路 ４ ゲート回路 ５ レベルスライス回路 ６ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−275962（ＪＰ，Ａ) 特開 昭56−76057（ＪＰ，Ａ) 特開 昭62−183214（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 入力信号を受け、該入力信号を微分して
微分信号を出力する微分手段と、 前記入力信号を受け、前記入力信号の絶対値と第１の基
準レベルとの比較結果に基づき、前者が後者より大きい
とき第１の論理レベルになり、前者が後者より小さいと
き第２の論理レベルとなる第１のレベルスライス信号を
出力する第１のレベルスライス手段と、 前記微分信号を受け、前記微分信号の絶対値と第２の基
準レベルとの比較結果に基づき、前者が後者より大きい
とき第１の論理レベルになり、前者が後者より小さいと
き第２の論理レベルとなる第２のレベルスライス信号を
出力する第２のレベルスライス手段と、 前記微分信号を受け、前記微分信号がゼロレベルに到達
した時点を検出してゼロクロス信号を出力するゼロクロ
ス検出手段と、 前記第２のレベルスライス信号を受け、前記第２のレベ
ルスライス信号を第１の期間遅延させた遅延信号を出力
する遅延手段とを備え、前記遅延手段は前記第２のレベ
ルスライス信号の前記第１の論理レベルの期間が所定の
有効期間以下の場合は該第１の論理レベルを無効にする
機能を有し、 前記第１のレベルスライス信号、前記ゼロクロス信号及
び前記遅延信号に基づき、前記入力信号のピーク状態を
示すピーク検出信号を出力するピーク検出手段をさらに
備えたピーク信号検出装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220012A JP2735413B2 (ja) | 1991-08-30 | 1991-08-30 | ピーク信号検出装置 |
| US07/933,713 US5300825A (en) | 1991-08-30 | 1992-08-24 | Peak signal detecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220012A JP2735413B2 (ja) | 1991-08-30 | 1991-08-30 | ピーク信号検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0560802A JPH0560802A (ja) | 1993-03-12 |
| JP2735413B2 true JP2735413B2 (ja) | 1998-04-02 |
Family
ID=16744552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220012A Expired - Lifetime JP2735413B2 (ja) | 1991-08-30 | 1991-08-30 | ピーク信号検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5300825A (ja) |
| JP (1) | JP2735413B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864793A (en) * | 1996-08-06 | 1999-01-26 | Cirrus Logic, Inc. | Persistence and dynamic threshold based intermittent signal detector |
| JP2007121114A (ja) * | 2005-10-28 | 2007-05-17 | Elpida Memory Inc | デューティ検知回路、これらを備えたｄｌｌ回路及び半導体装置 |
| EP2381439B1 (en) * | 2009-01-22 | 2017-11-08 | III Holdings 12, LLC | Stereo acoustic signal encoding apparatus, stereo acoustic signal decoding apparatus, and methods for the same |
| WO2020097019A1 (en) * | 2018-11-06 | 2020-05-14 | Efficient Power Conversion Corporation | Magnetic field pulse current sensing for timing-sensitive circuits |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3760282A (en) * | 1972-03-29 | 1973-09-18 | Ibm | Data recovery system |
| US3767938A (en) * | 1972-05-26 | 1973-10-23 | Ibm | Zero sense after peak detection circuit |
| US4122397A (en) * | 1977-02-17 | 1978-10-24 | Gte Automatic Electric Laboratories Incorporated | Apparatus and method for timing recovery from a pseudo-ternary signal |
| JPS6028460A (ja) * | 1983-07-21 | 1985-02-13 | アメリカン，アブレイシブ，メタルス，カンパニ− | 非スリツプ性表面を与えるための塗料組成物 |
| JPH055725Y2 (ja) * | 1987-02-06 | 1993-02-15 | ||
| JPH029009A (ja) * | 1988-06-28 | 1990-01-12 | Victor Co Of Japan Ltd | ディジタル・データ検出器 |
| DE3933801A1 (de) * | 1989-10-10 | 1991-04-18 | Philips Patentverwaltung | Adaptive vorrichtung zur identifikation eines periodischen signals |
| US5159340A (en) * | 1990-08-31 | 1992-10-27 | Hewlett-Packard Company | Signal digitizer for bar code readers |
-
1991
- 1991-08-30 JP JP3220012A patent/JP2735413B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-24 US US07/933,713 patent/US5300825A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5300825A (en) | 1994-04-05 |
| JPH0560802A (ja) | 1993-03-12 |
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