CN1955746A - 占空比检测电路、具备其的dll电路和半导体装置 - Google Patents
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Abstract
使时钟一边的电平检测延迟半个周期，使占空比检测为两个周期一次。在延迟期间内使共用接点的电位为初期设定值，从而可检测精确的占空比。在2分频方式的DLL电路中，按偶数、奇数周期分别具有占空比检测电路，对偶数、奇数周期检测各自的占空比。通过该构成，可得到能够对时钟精确地进行时序调整的DLL电路和半导体装置。
Description
技术领域
本发明涉及一种检测时钟的占空比偏差的占空比检测电路、具备该占空比检测电路的DLL电路和半导体装置。
背景技术
近来的电子系统在不断高速化，构成系统的半导体装置间的数据传送速度变得非常快。因此，在半导体装置中也要求高速数据传送工作，在半导体装置内部采用使时钟同步的时钟同步方式。例如，作为半导体存储装置，有同步DRAM(Synchronous Dynamic Random AccessMemory，以下简称为SDRAM)。并改良SDRAM，开发了与时钟的上升/下降沿同步的DDR(Double Data Rate，双倍数据速率)、DDR2和DDR3方式的SDRAM。
在该DDR-SDRAM中，为了使输出数据的相位和外部时钟的相位同步，采用了DLL(Delay Lock Loop，延迟锁定环)电路。但是，DDR方式中为了和被输入的时钟的上升/下降沿同步，在半导体内部时钟被倍频或分频。该已被倍频或分频的时钟的上升沿和下降沿被个别地调整。因此，上升沿和下降沿具有独立的时序，时钟的占空比发生变化。因该占空比的变化，产生占空比偏差的问题。为了校正该时钟的占空比偏差，使用占空比检测电路和占空比校正电路(Duty CorrectCircuit)。
但是，在以往的占空比检测电路中，存在检测占空比偏差的精度较差的问题。
图1表示以往的占空比检测电路，图2表示其时序。
图1的占空比检测电路为差动放大器电路方式，由电流源MOS晶体管61；差动的输入MOS晶体管62、63；负载MOS晶体管64、65；预充电MOS晶体管66、67、68；输入控制电路69、72和对来自差动放大器的输出进行比较的比较电路73构成。
参照图2的时序图说明占空比检测电路的工作。
作为占空比检测的前期准备，由预充电MOS晶体管66、67、68对输出DUTY_HB、DUTY_LB充电到电源电位。通过检测开始信号LDCSMT/B的激活而开始检测。在时钟LCLKOET为高电平的时间内，使差动输入MOS晶体管62变为导通状态，吸引被充电的输出DUTY_LB的电荷，使其电位降低。在反转时钟LCLKOEB为高电平的时间内，使差动输入MOS晶体管63变为导通状态，吸引被充电的输出DUTY_HB的电荷，使其电位降低。
在时钟信号LCLKOET/B为低电平的时间内，差动输入MOS晶体管62、63变为截止状态，输出DUTY_HB、DUTY_LB的电位得到保持。变成输出DUTY_HB、DUTY_LB的电位和时钟的高电平期间成比例地降低。例如，输入两个周期的时钟，用比较电路73比较此时的输出DUTY_HB、DUTY_LB的电位，判定其电位差，输出判定信号LDCT。
在时钟的占空比相等时，输出DUTY_HB、DUTY_LB的电位相等。考虑有占空比偏差，例如占空比40％(周期期间的高电平期间为40％)的情况。在此时，已被反转的时钟LCLKOEB侧的MOS晶体管63的导通期间延长，输出DUTY_HB的电位更加降低。另外，反之，在占空比60％时，变成时钟LCLKOET侧的MOS晶体管62的导通期间延长，进一步降低输出DUTY_LB的电位。如此通过在已充电的电位与占空比成比例的期间进行吸引，来检测占空比偏差。
但是，在该以往的占空比检测中，存在以下的问题。
第一个问题是，检测开始时电荷的吸引速度在时钟LCLKOET和反转时钟LCLKOEB间不同。以往的LCLKOET/B的占空比检测是以1/2周期的时差在连续的几个周期(图2中为两个周期)期间进行。因此，在时钟LCLKOET的“H”期间检测开始时，电流源MOS晶体管的漏极电压(BIASND)为接地电平。但是，在反转时钟LCLKOEB的“H”期间检测开始时，因为已经在进行时钟LCLKOET的检测，所以变成中间电位。
如此，在时钟LCLKOET和反转时钟LCLKOEB的检测开始时的共用接点BIASND的电位为接地电位或中间电位而不同。因而，检测开始时的电荷的吸引速度在时钟LCLKOET和反转时钟LCLKOEB间不同。即，电位差不能准确地反映占空比偏差。电源电压越下降该问题越显著，在低电压化和快速化中是一个问题。
而且，第二个问题是，不能进行两个周期连续的占空比检测。例如，在2分频DLL中，作为内部时钟，在进行2分频后被倍频，成为时钟LCLKOET/B。经过再生的时钟LCLKOET/B的奇数周期和偶数周期，在内部个别地进行延迟量的调整。即，如图3所示，在内部Rise_Even沿、Rise_Odd沿、Fall_Even沿和Fall_Odd沿是独立的。因而，有时时钟的奇数周期和偶数周期的占空比不同。因此，两个周期连续地检测占空比时，奇数周期的占空比60％和偶数周期的占空比40％平均成为50％，不能检测占空比偏差。如此，在2分频DLL电路中，存在不能进行两个周期连续的占空比检测的问题。
关于该占空比检测电路，有特开2002-190196(在先文献1)和特开2002-042469(在先文献2)。另外，关于DLL电路，有特开2003-188694(在先文献3)。但是在这些在先文献中的任一个中都没有关于上述问题的记载，也没有用于解决的启发。
如上所述，在以往的占空比检测电路中，存在检测开始时的电荷的吸引速度在时钟LCLKOET和反转时钟LCLKOEB间不同，不能将占空比偏差精确地作为电位差反映的问题。另外，在进行时钟的分频和倍频的2分频DLL电路的占空比检测电路中，存在因时钟的第奇数个周期的占空比和第偶数个周期的占空比不同而不能进行在连续周期中的占空比检测的问题。
发明内容
本发明的目的在于，鉴于上述的问题，提供一种精确地检测占空比偏差的占空比检测电路、具备该占空比检测电路的DLL电路和半导体装置。
根据本发明，使占空比检测为两个周期一次。时钟的“H”电平检测从时钟输入而开始，时钟的“L”电平检测从时钟输入延迟半个周期而开始。在延迟期间内将共用接点的电位再设定成初期设定值。通过将共用接点的电位设为初期设定值，电荷的吸引变成相等，能够检测精确的占空比。在分频方式的DLL电路中，偶数、奇数周期分别具备占空比检测电路，从而对偶数、奇数周期检测各自的占空比。通过该构成，提供一种能够对时钟精确地进行时序调整的DLL电路和半导体装置。
本发明为了实现上述的目的，基本上是采用以下所述的技术。另外，毋庸置疑，在不脱离其技术宗旨的范围内可进行各种变更的应用技术也包含在本申请发明中。
本发明的占空比检测电路其特征在于，在一个周期中的一个逻辑电平期间从该一个逻辑电平被输入的时刻进行测定，其他逻辑电平期间从该其他逻辑电平被输入的时刻延迟特定的延迟时间，进行测定。
在本发明的占空比检测电路中，其特征在于，在上述延迟时间内将共用接点的电位再设定成初期设定值。
在本发明的占空比检测电路中，其特征在于，上述延迟时间为周期时间的一半。
在本发明的占空比检测电路中，其特征在于，占空比测定次数为连续两个周期一次。
本发明的占空比检测电路，其特征在于，具有：连接在共用接点和接地电位间的电流源电路；与上述共用接点和第一输出连接的第一输入晶体管；与上述共用接点和第二输出连接的第二输入晶体管；和延迟电路，在上述一个逻辑电平时被激活的信号输入到上述第一输入晶体管的栅极，在上述其他逻辑电平时被激活的信号由上述延迟电路延迟后，输入到上述第二输入晶体管的栅极。
本发明的DLL电路，其特征在于，具有上述的占空比电路，作为检测第偶数个周期的占空比的第一占空比检测电路和检测第奇数个周期的占空比的第二占空比检测电路。
在本发明的DLL电路，其特征在于，还具有：第一占空比校正电路，按照来自上述第一占空比检测电路的输出，对上述第偶数个周期的占空比进行校正；和第二占空比校正电路，按照来自上述第二占空比检测电路的输出，对上述第奇数个周期的占空比进行校正。
在本发明的DLL电路中，其特征在于，上述第一和第二占空比校正电路，分别对上述第偶数个和第奇数个周期的下降沿的时序进行调整。
本发明的半导体装置，其特征在于，具备上述任何一项所述的DLL电路。
从本发明可得到的效果如下所述。
(1)将占空比检测开始时的共用接点的电位再设定成初期设定值。在工作电压进行低电压化时，检测电路的电流源MOS晶体管的源极-漏极间电压(节点：BIASND)影响检测精度。因此，每次对检测电路进行初期设定，可得到提高检测精度的效果。
(2)分别地设置奇数周期用和偶数周期用的占空比检测电路。在对外部时钟进行2分频并调整，并再度合成的类型的DLL电路中，奇数周期和偶数周期具有各自的延迟量而分别控制。因此，不能连续地进行占空比检测。因此，两个周期进行一次检测的本发明使用两台检测电路(偶数周期用和奇数周期用)，得到可适用于2分频类型的DLL的效果。
附图说明
图1是作为现有例的占空比检测电路图。
图2是现有例的占空比检测电路的时序图。
图3是进行了倍频时的各沿的时序说明图。
图4是本发明的实施例1的占空比检测电路图。
图5是图4的占空比检测电路的时序图。
图6是本发明的实施例2的DLL电路的框图。
图7是图6的DLL电路的时序图。
图8是图6的DLL电路的周期数和占空比校正的关系图。
具体实施方式
下面，参照附图详细地说明本发明的最佳方式。
实施例1
参照图4和图5详细地说明本发明的实施例1。实施例1是占空比检测电路的实施例，图4表示本发明的占空比检测电路图，图5表示占空比检测电路的时序图。
图4表示本发明对于时钟的占空比检测电路。
互补的时钟LCLKOET/B，例如为DDR-SDRAM的输出数据的时序控制时钟。时钟LCLKOET由和基本时钟的上升沿同步的第偶数(Even)个时钟、和和基本时钟的下降沿同步的第奇数(Odd)个时钟构成，Even/Odd的占空比不同。在实施例1中，对于Even/Odd的周期为同样的构成和工作，所以作为第Even个时钟的占空比检测进行说明。
占空比检测电路为差动放大器形式，由电流源MOS晶体管1；差动的输入MOS晶体管2、3；预充电MOS晶体管4、5、6；输入控制用的AND电路7、8；延迟元件9；电容C1、C2；和对来自差动放大器的输出DUTY_HB/LB进行比较的比较电路10构成。
电流源MOS晶体管1的漏极、源极和栅极分别与共用接点BIASND、接地电位和基准电位连接。差动的输入MOS晶体管2的漏极、源极和栅极分别与输出DUTY_LB、共用接点BIASND和AND电路7的输出连接。差动的输入MOS晶体管3的漏极、源极和栅极分别与输出DUTY_HB、共用接点BIASND和延迟元件9的输出连接。在此，差动的输入晶体管2、3的电流驱动能力设定成相等。
预充电MOS晶体管4连接在输出DUTY_HB和输出DUTY_LB之间，栅极与预充电信号Pre连接。预充电MOS晶体管5的漏极、源极和栅极分别与输出DUTY_LB、电源电位和预充电信号Pre连接。预充电MOS晶体管6的漏极、源极和栅极分别与输出DUTY_HB、电源电位和预充电信号Pre连接。
AND电路7中输入时钟信号LCLKOET和时钟用的检测开始信号LDCSMT，将其输出输出到差动输入MOS晶体管2的栅极。AND电路8中输入反转时钟信号LCLKOEB和反转时钟用的检测开始信号LDCSMB，将其输出输出到延迟元件9。延迟元件9使来自AND电路8的信号延迟，并输出到差动输入MOS晶体管3的栅极。电容C1、C2分别和输出DUTY_HB/LB连接，积蓄输出电荷。在此，C1、C2的电容值设定为相等。比较电路10以输出DUTY_HB和输出DUTY_LB为输入，判定两者电位的高低，并输出判定输出L2DCT_Even(奇数周期时为L2DCT_Odd)。
并参照图5的时序图，说明图4的占空比检测电路的工作。
在图5中，例如为大约占空比40％(周期期间的高电平期间为40％)。作为占空比检测的前期准备，将预充电信号Pre激活(在此为低电平)。预充电MOS晶体管4、5、6变为导通状态，输出DUTY_HB和输出DUTY_LB被充电成电源电位。此时，差动输入MOS晶体管2、3同时为截止状态，电流源MOS晶体管1为导通状态，共用接点BIASND为接地电位。
在时刻T0，第偶数(Even)个时钟LCLKOET上升为“H”电平，检测开始信号LDCSMT被激活，变为逻辑“H”电平。时刻T0为Rise_Even沿，时钟Even周期的“H”电平期间的占空比检测开始。AND电路7的两个输入均为“H”电平，输出“H”电平。差动输入MOS晶体管2被导通，通过吸引输出DUTY_LB的电荷，降低其电位(在图5中，用虚线表示输出DUTY_LB的电位)。因此，共用接点BIASND上升。在该时刻，反转时钟用的检测开始信号LDCSMB为非活性，差动输入MOS晶体管3为截止，保持输出DUTY_HB的电位(在图5中，用实线表示输出DUTY_HB的电位)。
到了时刻T1，时钟LCLKOET变成“L”电平。时刻T1是Fall_Even沿，是时钟Even周期的“H”电平期间的占空比检测结束、Even周期的“L”电平期间的占空比检测开始的时刻。差动输入MOS晶体管2变为截止，不再吸引输出DUTY_LB的电荷。反转时钟用的检测开始信号LDCSMB被激活，反转时钟LCLKOEB变成“H”电平，AND电路8的输出变成“H”电平。
但是，AND电路8的输出通过延迟元件9被延迟时钟的1/2周期(tCK/2)，所以时钟Even周期的“L”电平期间的占空比检测不会开始。AND电路8的输出被延迟元件9延迟，差动输入MOS晶体管3的输入仍然为“L”电平。因此，差动输入MOS晶体管3仍然截止，输出DUTY_HB的电位仍然得到保持。差动输入MOS晶体管2、3同时截止，不吸引电荷，所以共用接点BIASND被再设定成作为初期设定值的接地电位。由延迟元件9使AND电路8的输入延迟，使共用接点BIASND恢复到初期设定值。
在从时刻T1经过了1/2周期的时刻，被延迟的差动输入MOS晶体管3的输入变化成“H”电平。因此，差动输入MOS晶体管3导通，输出DUTY_HB的电荷被吸引，其电位降低。该电荷被吸引时，共用接点BIASND从接地电位上升，和输入了时钟LCLKOET时一样。时钟LCLKOET和反转时钟LCLKOEB中的电荷吸引，都是从共用接点BIASND为初期设定值即接地电位开始。因此，时钟LCLKOET/B的电荷吸引速度相等。
到了时刻T2，时钟LCLKOET变成Odd周期的“H”电平，反转时钟LCLKOEB变成“L”电平。时刻T2是Rise_Odd沿，是时钟Even周期的“L”电平期间的占空比检测结束、时钟Odd周期的“H”电平期间的占空比检测开始的时刻。但是，检测开始信号LDCSMT为非激活，变为逻辑“L”电平，所以时钟Odd周期的“H”电平期间的占空比检测不会开始。AND电路7的输出仍然为“L”电平，不进行时钟LCLKOET侧的电荷吸引。
另一方面，由于被延迟元件9延迟的AND电路8的输出，反转时钟LCLKOEB侧的电荷吸引继续进行。在时刻T2不进行Odd周期的占空比检测，而是进行Even周期的“L”电平期间的占空比检测。从而，在时刻T2虽然输入Odd周期的时钟，但是不实施Odd周期的占空比检测，而是实施Even周期的占空比检测。
到了时刻T3，时钟LCLKOET变成Odd周期的“L”电平，反转时钟LCLKOEB变成“H”电平。时刻T3是Fall_Odd沿，是时钟Odd周期的“H”电平的占空比检测结束、时钟“L”电平的占空比检测开始的时刻。但是，时钟用检测信号LDCSMT为“L”电平，反转时钟用检测开始信号LDCSMB也为“L”电平，时钟Odd周期的占空比不会被检测。
反转时钟用检测开始信号LDCSMB被非活性化，变为逻辑“L”电平，从而AND电路8变化成“L”电平。但是，因为被延迟元件9延迟1/2周期，所以差动输入MOS晶体管3的栅极输入仍然为“H”电平，反转时钟LCLKOEB侧的电荷吸引继续进行。在从时刻T2经过了1/2周期的时刻，输入来自延迟元件9的AND电路8的“L”电平，从而差动输入MOS晶体管3变为截止，电荷的吸引结束。共用接点BIASND也再次变成初期设定值即接地电位。
到了时刻T4，时钟LCLKOET变成Even周期的的“H”电平，反转时钟LCLKOEB变成“L”电平。在该Even周期的工作，和时刻T0一样，使输出DUTY_LB的电位进一步降低。下面，时刻T4、T6、T7的工作重复和时刻T1、T2、T3一样的工作，从而使输出DUTY_LB和输出DUTY_HB的电位按照占空比降低。由比较电路10判定该输出，并输出该判定信号。被输入判定信号的未图示的占空比校正电路进行校正，使占空比成为50％。
在本实施例的占空比检测电路中的占空比检测，两个周期实施一次。因此，分别设置时钟的Even周期和Odd周期的占空比检测电路。对于Even或Odd周期的时钟LCLKOET的一个逻辑电平(在此为“H”电平)的占空比检测，在时钟被输入的时刻进行。而且，对于作为其他逻辑电平的反转时钟LCLKOEB的“H”电平(时钟LCLKOET的“L”电平)的占空比检测，从反转时钟被输入的时刻滞后半个周期(tCK/2)执行。
通过被延迟，对于反转时钟LCLKOEB的占空比检测，变为包含下一个Odd或Even周期而实施。使对于反转时钟LCLKOEB的占空比检测滞后，在该延迟期间将共用接点BIASND再设定成初期设定值。通过使共用接点BIASND恢复到初期设定值，时钟的各电平的检测开始时的电荷吸引速度在时钟LCLKOET/B间为一定，从而可得到提高占空比检测精度的效果。
实施例2
参照图6～8，详细说明本发明的实施例2。实施例2是在DLL电路中应用了实施例1的占空比检测电路的实施例。图6表示DLL电路的框图，图7表示时序图。图8表示对于时钟周期的占空比校正结果。
图6表示应用了实施例1的占空比检测电路的DLL电路的框图。该DLL电路例如是作为半导体装置而使用在DDR3-SDRAM中的电路。被输入的时钟CLK通过DLL电路专用输入初段31输入到DLL电路。从DLL电路专用输入初段31输入的时钟由使用了上升沿的分频电路32进行分频，成为分频时钟L1CDLINB。同样地，从DLL电路专用输入初段43输入的时钟由使用了下降沿(反转时钟CLKB的上升沿)的分频电路44进行分频，成为分频时钟L2CDLINB。被分频的内部时钟L1CDLINB、L2CDLINB被输入到各自的延迟调整部(延迟线)33、45。
被分频的内部时钟L1CLDINB通过延迟线33后变为L1CLKOET/B。L1CLKOET/B进而被输入到DQ复制电路34、38，该DQ复制电路34、38进行和进行存储器的数据输出的DQ缓冲器相同的工作。DQ复制电路34、38的输出在相位检测电路35、39，进行和输入时钟CLK的相位比较。该相位比较结果被反馈到延迟线，调整延迟线的延迟量，使DQ复制的输出和时钟的上升同步。
在相位检测电路35中，检测Rise_Even沿的相位，其结果经由Rise_Even控制器36，被输入到Rise_Even计数器37。由Rise_Even计数器37调整分频时钟L1CDLINB的下降沿的相位。在相位检测电路39中，检测Rise_Odd沿的相位，其结果经由Rise_Odd控制器40，被输入到Rise_Odd计数器41。由Rise_Odd计数器41调整分频时钟L1CDLINB上升沿的相位。从而，在此可进行分频时钟的上升、和下降沿二者的相位调整。
另一方面，输入了分频时钟L2CDLINB的延迟线的延迟量，被调整成来自DQ缓冲器的输出数据的占空比为50％。被分频的内部时钟L2CDLINB被输入到延迟调整部(延迟线)45，经延迟调整而作为时钟L2CLKOET输出。在多路调制器42中输入来自延迟线33的时钟L1CLKOET和来自延迟线45的时钟L2CLKOET，进行合成。在占空比检测电路部监控变成和时钟CLK相同频率的DQ缓冲器用时钟(LCLKOET/B)的占空比，将其判定结果发送到L2CDLINB用的延迟线45，进行延迟量的调整。
如此，变成和时钟CLK相同频率的时钟LCLKOET/B，被延迟线33调整上升沿，在延迟线45调整下降沿。经过调整的时钟LCLKOET/B也被发送到DQ缓冲器部，由DQ缓冲器进行数据输出的时序和时钟同步进行。
下面，说明占空比检测和占空比校正。
在图6中，具有两台实施例1的占空比检测电路，作为Even周期用的占空比检测电路46和Odd周期用的占空比检测电路47。Even周期用的占空比检测电路46输入时钟LCLKOET/B和来自占空比校正控制器48的检测开始信号LDCSMT/B，检测Even周期的占空比。将其判定信号L2DCT_Even经由Fall_Even控制器50，输出到Fall_Even计数器51。Fall_Even计数器51调整延迟线45Fall_Even沿的时序。从而，LCLKOET/B的Even周期的“H”期间和“L”期间相等，被校正成占空比50％。
同样地，Odd周期用的占空比检测电路47输入时钟LCLKOET/B和来自占空比校正控制器49的检测开始信号LDCSMT/B，检测Odd周期的占空比。将其判定信号L2DCT_Odd经由Fall_Odd控制器52，输出到Fall_Odd计数器53。Fall_Odd计数器53调整延迟线45的Fall_Odd沿的时序。从而，LCLKOET/B的Odd周期的“H”期间和“L”期间相等，被校正成占空比50％。在此，Fall_Even控制器50和Fall_Even计数器51可以总称为第一占空比校正电路，Fall_Odd控制器52和Fall_Odd计数器53可以总称为第二占空比校正电路。
用图7的时序图进行说明。
Even周期的时钟LCLKOET的上升时序由L1CDLINB、L1CLKOET的下降沿决定。下降的时序由L2CDLINB、L2CLKOET的下降沿决定。而且，下降的时序由Fall_Even沿的占空比判定结果进行调整，被校正成占空比50％。同样地，Odd周期的LCLKOET的上升时序由L1CDLINB、L1CLKOET的上升沿决定。下降的时序由L2CDLINB、L2CLKOET的上升沿决定。而且，下降的时序由Fall_Odd沿的占空比判定结果进行调整，被校正成占空比50％。
如此，Even/Odd周期的上升、下降因为具有独立的分别的延迟量，所以就需要两台占空比检测电路。每一台占空比检测电路以两个周期周期工作即可，所以能够在一个周期期间进行检测，而将另一台占空比检测电路工作的一个周期期间用来进行检测电路的预充电。
图8表示占空比相对于周期数的关系图。
能够理解到，通过重复周期，占空比被校正成50％。
本实施例的DLL电路，对Even、Odd周期的上升时序进行调整。而且，具有Even周期用和Odd周期用的占空比检测电路和校正电路，对Even、Odd周期的下降时序进行调整。能够进行时钟LCLKOET/B的上升时序调整，而且能够检测占空比，进行下降时序调整。通过将占空比检测开始时的共用接点电位设定成初期设定值，使电荷吸引能力相等，由此能够使时钟的“H”期间和“L”期间相等而精确地进行检测。通过准确地检测占空比，可得到提高时序调整精度的效果。可以得到提高时序调整精度的DLL电路，得到具有该DLL电路的可快速工作的半导体装置。
以上就本发明的优选实施方式进行了详细说明，但是本发明不限定于上述实施方式例，勿庸置疑，在不脱离本发明宗旨的范围内，可实施各种变更，这些也包含在本发明内。
例如，作为其他实施例，在4分频、8分频等增加了分频数量的情况下，通过配置相应分频的台数的本检测电路，也可以进行占空比检测。另外，在不分频时，在希望进行电源电压的低电压化时，也能够降低电流源MOS晶体管的漏极-源极间电压对占空比检测精度的影响，从而能够提高占空比检测精度。另外，在本实施例中，使占空比为50％，但是通过变更电容C1和C2的电容值比，或变更两个输入MOS晶体管的电流驱动能力，可以对占空比比进行任意设定。
Claims (9)
1.一种占空比检测电路，其特征在于，
在一个周期中的一个逻辑电平期间从该一个逻辑电平被输入的时刻进行测定，其他逻辑电平期间从该其他逻辑电平被输入的时刻延迟特定的延迟时间，进行测定。
2.根据权利要求1所述的占空比检测电路，其特征在于，在上述特定的延迟时间内将共用接点的电位再设定成初期设定值。
3.根据权利要求1所述的占空比检测电路，其特征在于，上述延迟时间为周期时间的一半。
4.根据权利要求3所述的占空比检测电路，其特征在于，占空比测定次数为连续两个周期一次。
5.根据权利要求1所述的占空比检测电路，其特征在于，具有：
连接在共用接点和接地电位间的电流源电路；与上述共用接点和第一输出连接的第一输入晶体管；与上述共用接点和第二输出连接的第二输入晶体管；和延迟电路，
在上述一个逻辑电平时被激活的信号输入到上述第一输入晶体管的栅极，在上述其他逻辑电平时被激活的信号由上述延迟电路延迟，并输入到上述第二输入晶体管的栅极。
6.一种DLL电路，其特征在于，具备权利要求1所述的占空比电路，作为检测第偶数个周期的占空比的第一占空比检测电路和检测第奇数个周期的占空比的第二占空比检测电路。
7.根据权利要求6所述的DLL电路，其特征在于，
还具有：
第一占空比校正电路，按照来自上述第一占空比检测电路的输出，对上述第偶数个周期的占空比进行校正；和
第二占空比校正电路，按照来自上述第二占空比检测电路的输出，对上述第奇数个周期的占空比进行校正。
8.根据权利要求7所述的DLL电路，其特征在于，上述第一和第二占空比校正电路，分别对上述第偶数个和第奇数个周期的下降沿的时序进行调整。
9.一种半导体装置，其特征在于，具备权利要求6至8中任一项所述的DLL电路。
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| PB01 | Publication | ||
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20070502 |