KR20110050821A - 지터를 감소시킬 수 있는 ｄｌｌ회로 및 이를 포함하는 반도체 장치 - Google Patents

지터를 감소시킬 수 있는 ｄｌｌ회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

DLL 회로가 개시된다. 상기 DLL 회로는 클락 신호의 N(N은 자연수)-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하기 위한 위상 조절 회로와, 상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락 신호를 출력하기 위한 지연 회로를 포함한다.
지터, DLL회로, 리플리카 패스

Description

지터를 감소시킬 수 있는 ＤＬＬ회로 및 이를 포함하는 반도체 장치{Delay locked loop circuit for reducing jitter and semiconductor device having the same}
본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히, 지터를 감소시킬 수 있는 DLL 회로, 및 이를 포함하는 반도체 장치에 관한 것이다.
싱크로너스 DRAM(SDRAM)과 같은 동기형 반도체 장치는 외부로부터 공급되는 기준 클록에 동기되어 동작하거나 또는 상기 기준 클록의 위상과 소정의 위상 관계를 갖는 타이밍으로 내부 회로를 동작시킨다. 따라서 상기 동기형 반도체 장치의 내부에는 타이밍 클록 발생 회로가 설치된다.
이러한 타이밍 클록 발생 회로로서 동기형 반도체 장치에서는 기준 클록의 전파 지연(propagation delay)에 의한 영향을 제거하기 위해서 DLL 회로가 사용된다. 즉, DLL 회로는 기준 클록을 지연시켜 소정의 타이밍을 갖는 제어 클록을 출력하는 가변 지연 회로와, 상기 기준 클록과 상기 제어 클록의 위상을 비교하여 이들 위상이 정합되도록 상기 가변 지연 회로의 지연량을 조절하기 위한 위상 비교 회로, 및 지연 제어 회로를 포함한다.
본 발명이 이루고자 하는 기술적인 과제는 클락 신호의 N-분주 신호의 하강 에지와 하강 에지를 이용하여 외부 클락 신호의 위상을 검출하고 검출 결과에 따라 상기 외부 클락 신호의 위상을 조절하여 상기 클락 신호를 출력할 수 있는 DLL 회로, 및 이를 포함하는 반도체 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 상기 DLL 회로의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 DLL(delay locked loop) 회로는 클락 신호의 N(N은 자연수)-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하기 위한 위상 조절 회로와, 상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락 신호를 출력하기 위한 지연 회로를 포함한다.
실시 예에 따라 상기 위상 조절 회로는 상기 클락 신호를 N분주하여 상기 N-분주 신호를 출력하기 위한 분주기; 상기 상승 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제1위상 검출기; 상기 하강 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제2위상 검출기; 및 상기 N-분주 신호에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함한다.
상기 위상 조절 회로는 클락 트리의 지연만큼 상기 분주기의 출력 신호를 지연시켜 상기 N-분주 신호를 출력하기 위한 리플리카 패스를 더 포함한다.
다른 실시 예에 따라 상기 위상 조절 회로는 상기 클락 신호를 N분주하여 상기 N-분주 신호를 출력하기 위한 분주기; 상기 N-분주 신호의 위상을 분리하여 180도의 위상 차를 가지는 제1리플리카 클락 신호 및 제2리플리카 클락 신호를 생성하기 위한 위상 분리기; 상기 제1리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제1위상 검출기; 상기 제2리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제2위상 검출기; 및 상기 제1리플리카 클락 신호 또는 상기 제2리플리카 클락 신호에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 DLL 클락 신호에 응답하여 데이터를 출력하기 위한 출력 회로; 및 상기 DLL클락 신호를 생성하기 위한 DLL 회로를 포함한다.
상기 DLL 회로는 클락 신호의 N-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하기 위한 위상 조절 회로; 상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락신호를 출력하기 위한 지연 회로; 및 상기 클락 신호에 응답하여 상기 DLL클락 신호를 생성하는 클락 트리를 포함한다.
본 발명의 실시 예에 따른 반도체 시스템은 반도체 장치와 상기 반도체 장치 의 동작을 제어하기 위한 프로세서를 포함한다. 상기 반도체 장치는 DLL 클락 신호에 응답하여 데이터를 출력하기 위한 출력회로와 상기 DLL 클락 신호를 생성하기 위한 DLL 회로를 포함한다.
상기 DLL회로는 클락 신호의 N-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하기 위한 위상 조절 회로; 상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락신호를 출력하기 위한 지연 회로; 및 상기 클락 신호에 응답하여 상기 DLL클락 신호를 생성하는 클락 트리를 포함한다.
본 발명의 실시 예에 따른 DLL(delay locked loop) 회로의 동작 방법은 클락 신호의 N(N은 자연수)-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하는 단계와, 상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락 신호를 출력하는 단계를 포함한다.
실시 예에 따라 상기 에지 정보를 검출하는 단계는 상기 클락 신호를 N분주하여 상기 N-분주 신호를 생성하는 단계; 상기 상승 에지에 응답하여 동작하는 제1위상 검출기를 이용하여 상기 외부 클락 신호의 에지 정보를 검출하고 상기 하강 에지에 응답하여 동작하는 제2위상 검출기를 이용하여 상기 외부 클락 신호의 상기 에지 정보를 검출하는 단계; 및 상기 N-분주 신호에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 검출 결과로서 출력하는 단계를 포함한다.
다른 실시 예에 따라 상기 에지 정보를 검출하는 단계는 상기 클락 신호를 N 분주하여 상기 N-분주 신호를 출력하는 단계; 상기 N-분주 신호의 위상을 분리하여 서로 180도의 위상 차를 가지는 제1리플리카 클락 신호와 제2리플리카 클락 신호를 생성하는 단계; 상기 제1리플리카 클락 신호에 응답하여 동작하는 제1위상 검출기를 이용하여 상기 외부 클락 신호의 에지 정보를 검출하고, 상기 제2리플리카 클락 신호에 응답하여 동작하는 제2위상 검출기를 이용하여 상기 외부 클락 신호의 에지 정보를 검출하는 단계; 및 상기 제1리플리카 클락 신호와 상기 제2리플리카 클락 신호 중에서 어느 하나에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 검출 결과로서 출력하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 장치와 상기 반도체 장치를 포함하는 반도체 시스템은 상기 DLL 회로의 동작 방법을 수행할 수 있다.
본 발명의 실시 예에 따른 DLL 회로는 클락 신호의 N-분주 신호의 상승 에지와 하강 에지를 이용하여 외부 클락 신호의 위상을 검출하고 검출 결과에 따라 상기 외부 클락 신호의 위상을 조절할 수 있으므로 주기적으로 발생하는 다이내믹 지터를 개선할 수 있는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되 는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 DLL 회로의 블록도를 나타낸다. 도 1을 참조하면, DLL(delay locked loop) 회로(10-1)는 위상 조절 회로(20), 및 지연회로 (60)를 포함한다.
DLL 회로(10-1)는 내부 클락 신호(INTCLK)의 위상을 조절하여 외부 클락 신호(EXTCLK)의 위상과 DLL회로(10-1)의 DLL 클락 신호(CLKOUT)의 위상이 서로 일치 하도록 조절할 수 있다.
위상 조절 회로(20)는 클락 신호(CLK1)를 N(N은 자연수)-분주한 신호(이하, 'N-분주 신호'라 한다.)의 상승 에지와 하강 에지를 이용하여 외부 클락 신호 (EXTCLK)의 에지 정보 또는 위상 정보를 검출하고 검출 신호(SELCLK)를 생성할 수 있다.
지연 회로(60)는 검출 신호(SELCLK)에 응답하여 내부 클락 신호(INTCLK)의 위상을 조절하여 위상 조절된 내부 클락 신호를 클락 신호(CLK1)로서 출력할 수 있다. 위상 조절 회로(20)는 클락 트리(22), 분주기(24), 리플리카 패스(26), 제1위상 검출기(28-1), 제2위상 검출기(28-2), 및 선택기(30)를 포함할 수 있다.
클락 트리(22)는 클락 신호들 간의 스큐(skew)를 제어할 수 있는 회로로서 클락 신호(CLK1)에 상응하는 DLL 클락 신호(CLKOUT)를 출력한다. 예컨대, DLL 클락 신호(CLKOUT)는 클락 신호(CLK1)의 지연된 신호일 수 있다.
분주기(24)는, DLL 회로(10-1)에서 소모되는 전력을 감소시키기 위해, 클락신호(CLK1)를 N분주하여 N-분주 신호를 출력할 수 있다.
리플리카 패스(26)는 클락 트리(22)의 지연과 동일한 지연만큼 분주기(24)의 출력 신호를 지연시킬 수 있다.
제1위상 검출기(28-1)는 리플리카 패스(26)로부터 출력된 N분주 신호(RCLK)의 상승 에지에 응답하여 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보 (PD1CLK)를 검출할 수 있다. 제2위상 검출기(28-2)는 리플리카 패스(26)로부터 출력된 N분주 신호(RCLK)의 하강 에지에 응답하여 외부 클락 신호(EXTCLK)의 에지 정 보 또는 위상 정보(PD2CLK)를 검출할 수 있다. 제1위상 검출기(28-1)와 제2위상 검출기(28-2) 각각은 D-플립 플롭으로 구현될 수 있다.
도 2는 도 1에 도시된 선택기의 회로도를 나타낸다. 도 2에서는 설명의 편의를 위하여 선택기(30)와 제1위상 검출기(28-1)와 제2위상 검출기(28-2)를 함께 도시한다.
선택기(30)는 게이팅 신호 발생기, 제1전송 회로(34), 및 제2전송 회로(36)를 포함할 수 있다. 상기 게이팅 신호 발생기는 인버터 체인(32-1)과 인버터(32-2)를 포함하며, 제1전송 회로(34)의 동작과 제2전송 회로(36)의 동작을 제어한다.
직렬로 접속된 복수의 인버터들을 포함하는 인버터 체인(32-1)은 리플리카 패스(26)로부터 출력된 N분주 신호(RCLK)를 버퍼링(예컨대, 반전시켜)하여 제1전송 회로(34)의 동작과 제2전송 회로(36)의 동작을 제어하기 위한 제어 신호를 출력한다. 실시 예에 따라 복수의 인버터들의 개수는 짝수 또는 홀수로 구현될 수 있다.
인버터(32-2)는 인버터 체인(32-1)으로부터 출력된 제어 신호를 반전시켜 제1전송 회로(34)의 동작과 제2전송 회로(36)의 동작을 제어하기 위한 제어 신호를 출력한다. 따라서 제1전송 회로(34)와 제2전송 회로(36) 각각은 인버터 체인(32-1)의 출력 신호와 인버터(32-2)의 출력 신호에 응답하여 전송 동작을 제어한다.
제1전송 회로(34)는 리플리카 패스(26)로부터 출력된 N분주 신호(RCLK)의 상승 에지에 응답하여 제1위상 검출기(28-1)로부터 출력되는 외부 클락 신호 (EXTCLK)의 에지 정보(또는, 위상 정보; PD1CLK)를 검출신호(SELCLK)로서 출력한다.
제2전송 회로(36)는 리플리카 패스(26)로부터 출력된 N분주 신호(RCLK)의 하강 에지에 응답하여 제2위상 검출기(28-2)로부터 출력되는 외부 클락 신호 (EXTCLK)의 에지 정보(또는, 위상 정보; PD2CLK)를 검출신호(SELCLK)로서 출력한다. 제1전송 회로(34)와 제2전송 회로(36) 각각은 전송 게이트(transmission gate)로 구현될 수 있다.
따라서 선택기(30)는 리플리카 패스(26)로부터 출력된 N분주 신호(RCLK)의 상승 에지 또는 하강 에지에 응답하여 제1위상 검출기(28-1)의 출력 신호(PD1CLK) 또는 제2위상 검출기(28-2)의 출력 신호(PD2CLK)를 검출신호(SELCLK)로서 출력할 수 있다.
지연 회로(60)는 검출신호(SELCLK)에 응답하여 내부 클락 신호(INTCLK)의 위상을 조절하여 위상 조절된 내부 클락 신호를 클락신호(CLK1)로서 출력할 수 있다.
지연 회로(60)는 딜레이 콘트롤러(delay controller; 61) 및 딜레이 코어(delay core; 65)를 포함할 수 있다. 딜레이 콘트롤러(61)는 검출신호(SELCLK)에 응답하여 내부 클락 신호 (INTCLK)의 위상을 조절하기 위한 복수의 제어신호들 (SEL1, SEL2, CLK_END, UP 및 DOWN)을 출력할 수 있다.
딜레이 코어(65)는 버퍼(63), 다수의 딜레이 셀들(71), 제1멀티플렉서(73), 제2멀티플렉서(75), 카운터(77), 및 위상 보간기(79)를 포함할 수 있다. 버퍼(63)는 외부 클락 신호(EXTCLK)를 버퍼링하여 버퍼링된 내부 클락 신호 (INTCLK)를 출력한다. 다수의 딜레이 셀들(71) 각각은 버퍼링된 내부 클락 신호(INTCLK)를 지연시켜 각각의 지연 신호를 출력한다.
제1멀티플렉서(73)는 상기 복수의 제어 신호들 중에서 제1선택 신호(SEL1)에 응답하여 다수의 딜레이 셀들(71) 중에서 홀수 번째 딜레이 셀들로 입력되는 입력신호들 중에서 어느 하나를 출력한다.
제2멀티플렉서(75)는 복수의 제어 신호들 중에서 제2선택 신호(SEL2)에 응답하여 다수의 딜레이 셀들(71) 중에서 짝수 번째 딜레이 셀들로 입력되는 입력신호들 중에서 어느 하나를 출력한다.
제1멀티플렉서(73)와 제2멀티플렉서(75) 각각이 대응되는 딜레이 셀의 신호를 선택적으로 출력할 때, 딜레이 콘트롤러(61)는 복수의 제어 신호들 중에서 코스 락킹 종료 신호(CLK_END), 업 신호(UP), 및 다운 신호(DOWN)를 카운터(77)로 출력한다.
외부 클락 신호(EXTCLK)의 위상이 리플리카 패스(26)로부터 출력된 N분주 신호(RCLK)의 위상보다 앞서는 경우, 딜레이 콘트롤러(61)는 업-신호(UP)를 출력한다. 외부 클락 신호(EXTCLK)의 위상이 리플리카 패스(26)로부터 출력된 N분주 신호 (RCLK)의 위상보다 뒤지는 경우, 딜레이 콘트롤러(61)는 다운-신호(DOWN)를 출력한다.
카운터(77)는 코스 라킹 종료 신호(CLK_END), 업-신호(UP), 또는 다운-신호 (DOWN) 중에서 적어도 하나에 응답하여 제어코드(CTL_CD)를 출력한다. 위상 보간기(79)는 제어코드(CTL_CD)에 응답하여 제1멀티플렉서(73)로부터 출력되는 신호의 위상과 제2멀티플렉서(75)로부터 출력되는 신호의 위상을 보간하고 보간 결과로서 클락신호(CLK1)를 출력한다.
도 3은 도 1에 도시된 분주기가 2분주기로 구현될 때 DLL 회로의 동작을 설명하기 위한 타이밍 도이다. 도 1부터 도 3을 참조하여 분주기(24)가 2분주기로 구현될 때 위상 조절 회로(20)의 동작을 설명하면 다음과 같다.
지터에 의해 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보는 변할 수 있다. 도 3의 점선 부분은 상기 지터에 의해 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보가 변하는 경우를 나타낸다.
분주기(24)는 클락신호(CLK1)를 2분주하여 2분주 신호를 출력한다. 상기 2분주 신호는 리플리카 패스(26)에 의하여 리플리카 클락 신호(RCLK)로서 출력될 수 있다.
제1위상 검출기(28-1)는 리플리카 클락 신호(RCLK)의 상승 에지에 응답하여 외부 클락 신호(EXTLCK)의 첫 번째 부분(T0)과 세 번째 부분(T2)의 에지 정보 또는 위상 정보(PD1CLK)를 검출한다.
또한, 제2위상 검출기(28-2)는 리플리카 클락 신호(RCLK)의 하강 에지에 응답하여 외부 클락 신호(EXTLCK)가 두 번째 부분(T1)과 네 번째 부분(T3)의 에지 정보 또는 위상 정보(PD2CLK)를 검출한다.
리플리카 클락 신호(RCLK)가 제1레벨, 예컨대 하이 레벨일 때 선택기(30)의 제1전송 회로(34)는 제1위상 검출기(28-1)의 출력 신호(PD1CLK)를 검출신호 (SELCLK)로서 출력한다. 리플리카 클락 신호(RCLK)가 제2레벨, 예컨대 로우 레벨일 때 선택기(30)의 제2전송 회로(36)는 제2위상 검출기(28-2)의 출력 신호 (PD2CLK)를 검출신호(SELCLK)로서 출력한다.
따라서 검출신호(SELCLK)는 외부 클락 신호(EXTCLK)의 모든 에지에 대한 정보, 예컨대 상승 에지에 대한 정보와 하강 에지에 대한 정보를 포함할 수 있다.
본 발명의 실시 예에 따른 DLL회로(10-1)는 리플리카 클락 신호(RCLK)의 상승 에지뿐만 아니라 하강 에지에서도 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보를 검출할 수 있다. 따라서 DLL회로(10-1)는 외부 클락 신호(EXTCLK)의 모든 라이징 에지를 트래킹(tracking)할 수 있다.
동일한 레벨을 갖는 검출신호(SELCLK)가 M(M은 자연수, 예컨대 M=4)회 이상 검출될 때, 딜레이 콘트롤러(61)는 내부 클락 신호(INTCLK)의 위상을 제어하기 위한 검출 신호(SELCLK)에 응답하여 복수의 제어 신호들(SEL1, SEL2, CLK_END, UP, 및 DOWN)을 출력한다.
도 4는 도 1에 도시된 분주기가 3분주기로 구현될 때 DLL 회로의 동작을 설명하기 위한 타이밍 도이다. 도 1, 도 2, 및 도 4를 참조하여 분주기(24)가 3분주기로 구현될 때 위상 조절 회로(20)의 동작을 설명하면 다음과 같다.
제1위상 검출기(28-1)는 리플리카 클락 신호(RCLK)의 상승 에지에 응답하여 외부 클락 신호(EXTLCK)가 첫 번째 부분(T0)과 네 번째 부분(T3)의 에지 정보 또는 위상 정보(PD1CLK)를 검출한다. 또한, 제2위상 검출기(28-2)는 리플리카 클락 신호(RCLK)의 하강 에지에 응답하여 외부 클락 신호(EXTLCK)가 세 번째 부분(T2)과 여섯 번째 부분(T5)의 에지 정보 또는 위상 정보(PD2CLK)를 검출한다.
리플리카 클락 신호(RCLK)가 제1레벨, 예컨대 하이 레벨일 때 선택기(30)는제1위상 검출기(28-1)의 출력 신호(PD1CLK)를 검출신호(SELCLK)로서 출력한다. 리 플리카 클락 신호(RCLK)가 제2레벨, 예컨대 로우 레벨일 때 선택기(30)는 제2위상 검출기(28-2)의 출력 신호(PD2CLK)를 검출신호(SELCLK)로서 출력한다.
검출 신호(SELCLK)는 외부 클락 신호(EXTCLK)의 대부분의 에지 정보(T0, T2, T3, 및 T5)를 포함할 수 있다. 그러나, 검출 신호(SELCLK)에는 외부 클락 신호(EXTLCK)의 두 번째 부분(T1)과 다섯 번째 부분(T4)에 대한 에지 정보 또는 위상 정보는 포함되지 않는다.
도 5는 도 1에 도시된 분주기가 4분주기로 구현될 때 DLL 회로의 동작을 설명하기 위한 타이밍 도이다. 도 1, 도 2, 및 도 5를 참조하여 분주기(24)가 4분주기로 구현될 때 위상 조절 회로(20)의 동작을 설명하면 다음과 같다.
제1위상 검출기(28-1)는 리플리카 클락 신호(RCLK)의 상승 에지에 응답하여 외부 클락 신호(EXTLCK)가 첫 번째 부분(T0)과 다섯 번째 부분(T4)의 에지 정보 또는 위상 정보(PD1CLK)를 검출한다. 또한, 제2위상 검출기(28-2)는 리플리카 클락 신호(RCLK)의 하강 에지에 응답하여 외부 클락 신호(EXTLCK)가 세 번째 부분(T2)과 일곱 번째 부분(T6)의 에지 정보 또는 위상 정보(PD2CLK)를 검출한다.
리플리카 클락 신호(RCLK)가 제1레벨, 예컨대 하이 레벨일 때, 선택기(30)는 제1위상 검출기(28-1)의 출력 신호(PD1CLK)를 검출 신호(SELCLK)로서 출력한다. 리플리카 클락 신호(RCLK)가 제2레벨, 예컨대 로우 레벨일 때 선택기(30)는 제2위상 검출기(28-2)의 출력 신호(PD2CLK)를 검출 신호(SELCLK)로서 출력한다.
따라서 분주기(24)가 4분주기로 구현될 때, 검출신호(SELCLK)는 외부 클락 신호(EXTLCK)의 짝수 번째 부분들(T1, T3, 및 T5)에 대한 에지 정보 또는 위상 정 보를 포함하지 않는다.
도 6은 본 발명의 다른 실시 예에 따른 DLL 회로의 블락도를 나타낸다. 도 6을 참조하면, DLL회로(10-2)는 위상 조절 회로(40) 및 지연회로(60)를 포함한다.
위상 조절 회로(40)는 클락신호(CLK1)를 N(N은 자연수)-분주한 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보를 검출하여 검출신호(SELCLK)를 생성할 수 있다.
위상 조절 회로(40)는 클락 트리(42), 분주기(44), 리플리카 패스(46), 위상 분리기(47), 제1위상 검출기(48-1), 제2위상 검출기(48-2), 및 선택기(50)를 포함할 수 있다.
클락 트리(42)는 클락 신호들 간의 스큐를 제어할 수 있는 회로로서 클락신호(CLK1)에 상응하는 DLL 클락 신호(CLKOUT)를 출력한다. DLL 클락 신호(CLKOUT)는 클락신호(CLK1)의 지연된 신호일 수 있다.
분주기(44)는, DLL회로(10-2)에서 소모되는 전력을 감소시키기 위해, 클락신호(CLK1)를 N분주하여 N-분주 신호를 출력할 수 있다.
리플리카 패스(46)는 클락 트리(42)의 지연과 동일한 지연만큼 분주기(44)의 출력 신호를 지연시킬 수 있다.
위상 분리기(47)는 리플리카 패스(26)로부터 출력된 N분주 신호를 분리하여 180도의 위상 차를 갖는 제1리플리카 클락 신호(RCLK1)와 제2리플리카 클락 신호(RCLK2)를 생성할 수 있다. 따라서, N분주 신호와 제1리플리카 클락 신호 (RCLK1)는 실질적으로 동일한 신호이다.
제1위상 검출기(48-1)는 제1리플리카 클락 신호(RCLK1)의 상승 에지에 응답하여 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보(PD1CLK)를 검출할 수 있다. 또한, 제2위상 검출기(48-2)는 제2리플리카 클락 신호(RCLK2)의 상승 에지에 응답하여 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보(PD2CLK)를 검출할 수 있다. 제1위상 검출기(48-1)와 제2위상 검출기(48-2) 각각은 D-플립 플롭으로 구현될 수 있다.
도 7은 도 6에 도시된 선택기의 회로도를 나타낸다. 도 7에서는 설명의 편의를 위하여 선택기(50)와 제1위상 검출기(58-1)와 제2위상 검출기(58-2)를 함께 도시한다.
선택기(50)는 게이팅 신호 발생기, 제1전송회로(54), 및 제2전송 회로(56)를 포함할 수 있다. 상기 게이팅 신호 발생기는 인버터 체인(52-1)과 인버터(52-2)를 포함하며, 제1전송 회로(54)의 동작과 제2전송 회로(56)의 동작을 제어한다.
직렬로 접속된 복수의 인버터들을 포함하는 인버터 체인(52-1)은 제2리플리카 클락 신호(RCLK2)를 버퍼링하여 제1전송 회로(54)의 동작과 제2전송 회로(56)의 동작을 제어하기 위한 제어신호를 출력한다.
실시 예에 따라 인버터 체인(52-1)은 제1리플리카 신호(RCLK1)를 버퍼링하여 제1전송 회로(54)의 동작과 제2전송회로(56)의 동작을 제어하기 위한 제어 신호를 출력할 수도 있다.
인버터(52-2)는 인버터 체인(52-1)으로부터 출력된 제어 신호를 반전하여 제1전송 회로(54)의 동작과 제2전송 회로(56)의 동작을 제어하기 위한 제어신호를 출 력할 수 있다. 제1전송 회로(54)는 제2리플리카 신호(RCLK2)의 하강 에지(또는 로우 레벨일 때)에 응답하여 외부 클락 신호 (EXTCLK)의 에지 정보 또는 위상 정보(PD1CLK)를 검출 신호(SELCLK)로서 출력한다. 제2전송 회로(56)는 제2리플리카 신호(RCLK2)의 상승 에지(또는 하이 레벨일 때)에 응답하여 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보(PD2CLK)를 검출 신호(SELCLK)로서 출력한다.
따라서 선택기(50)는 제2리플리카 신호(RCLK2)에 응답하여 제1위상 검출기(58-1)의 출력 신호(PD1CLK) 또는 제2위상 검출기(58-2)의 출력 신호(PD2CLK)를 검출 신호(SELCLK)로서 출력할 수 있다. 실시 예에 따라 선택기(50)는 제1리플리카 신호(RCLK)에 응답하여 제1위상 검출기(58-1)의 출력 신호(PD1CLK) 또는 제2위상 검출기(58-2)의 출력 신호 (PD2CLK)를 검출 신호(SELCLK)로서 출력할 수도 있다.
도 8은 도 6에 도시된 분주기가 2분주기로 구현될 때 DLL 회로(10-2)의 동작을 설명하기 위한 타이밍도이다. 도 6 및 도 7을 참조하여 분주기(44)가 2분주기로 구현될 때 위상 조절 회로(40)의 동작을 설명하면 다음과 같다.
외부 클락 신호(EXTCLK)는 지연 회로(60)의 버퍼(63)로 입력된다. 외부 클락 신호(EXTCLK)의 에지 정보는 다이내믹 지터에 의해 변할 수 있으며, 도 8에 도시된 점선 부분은 상기 지터에 의해 외부 클락 신호(EXTCLK)의 에지 정보가 변함을 의미한다. 분주기(44)는 클락신호(CLK1)를 2분주하여 2분주 신호를 출력한다.
리플리카 패스(46)는 클락 트리(22)의 지연만큼 상기 2분주 신호를 지연시켜 리플리카 클락 신호를 출력한다. 상기 리플리카 클락 신호는 위상 분리기(47)에 의 하여 180도의 위상 차를 가지는 제1리플리카 클락 신호(RCLK1)와 제2리플리카 클락 신호(RCLK2)로 분리된다.
제1위상 검출기(48-1)는 제1리플리카 클락 신호(RCLK1)의 상승 에지에 응답하여 외부 클락 신호(EXTLCK)의 첫 번째 부분(T0)과 세 번째 부분(T2)의 에지 정보 또는 위상 정보를 검출한다. 제2위상 검출기(48-2)는 제2리플리카 클락 신호 (RCLK2)의 상승 에지에 응답하여 외부 클락 신호(EXTLCK)의 두 번째 부분(T1)과 네 번째 부분(T3)의 에지 정보 또는 위상 정보를 검출한다.
제2리플리카 클락 신호(RCLK2)가 제2레벨, 예컨대 로우 레벨일 때, 선택기(50)는 제1위상 검출기(58-1)의 출력 신호를 출력한다. 또한, 제2리플리카 클락 신호(RCLK2)가 제1레벨, 예컨대 하이 레벨일 때, 선택기(50)는 제2위상 검출기(28-2)의 출력 신호를 출력한다. 따라서 검출 신호(SELCLK)는 외부 클락 신호(EXTCLK)의 모든 에지 정보를 포함할 수 있다.
본 발명의 실시 예에 따른 DLL회로(10-2)는 분주기(44)에 의하여 분주된 클락 신호의 상승 에지와 하강 에지를 이용하여 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보를 검출할 수 있으므로, DLL회로(10-2)는 외부 클락 신호(EXTCLK)의 모든 라이징 에지를 트래킹할 수 있다.
도 9는 도 1 또는 도 6에 도시된 DLL회로의 동작을 설명하기 위한 플로우차트이다. 도 1, 도 6, 및 도 9를 참조하면, 분주기(24 또는 44)는 클락신호(CLK1)를 N분주하여 N분주 신호를 출력한다(S10).
분주기(24 또는 44)로부터 출력된 N분주 신호는 리플리카 패스(26)에 의하여 클락 트리(22)의 지연만큼 지연된다. 따라서, 리플리카 패스(26)는 리플리카 클락 신호를 출력한다. 위상 조절 회로(20 또는 40)는 상기 리플리카 클락 신호의 상승 에지와 하강 에지를 이용하여 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보를 검출한다(S20).
지연 회로(60)는 위상 조절 회로(20 또는 40)에 의하여 검출된 외부 클락 신호(EXTCLK)의 에지 정보 또는 위상 정보를 이용하여 외부 클락 신호(EXTCLK)의 위상을 조절하고 위상 조절된 외부 클락 신호를 클락신호(CLK1)로서 출력한다(S30).
도 10은 도 1 또는 도 6에 도시된 DLL 회로를 포함하는 반도체 장치의 실시 예를 나타내는 블락도이다. 도 10을 참조하면, 반도체 장치(300)는 DLL회로(10), 메모리 어레이(310), 로우 디코더(320), 컬럼 디코더(330), 입출력 회로(340), 어드레싱 회로(350), 및 제어 회로(360)를 포함한다.
메모리 어레이(310)는 복수의 워드라인들, 복수의 비트라인들, 및 상기 복수의 워드라인들과 상기 복수의 비트 라인들 사이에 접속된 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들 각각은 DRAM 또는 SDRAM과 같은 휘발성 메모리 셀로 구현될 수 있다.
또한, 상기 복수의 메모리 셀들 각각은 불휘발성 메모리 셀로 구현될 수 있다. 상기 불휘발성 메모리 셀은 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메 모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자 (Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다. 상기 불휘발성 메모리 셀은 하나의 비트 또는 다수의 비트들을 저장할 수 있다.
로우 디코더(320)는 어드레싱 회로(350)로부터 출력된 로우 어드레스를 수신하고 수신된 로우 어드레스를 디코딩하여 상기 복수의 워드라인들 중에서 어느 하나의 워드라인을 선택한다. 컬럼 디코더(330)는 어드레싱 회로(350)로부터 출력된 컬럼 어드레스를 수신하고 수신된 컬럼 어드레스를 디코딩하여 상기 복수의 비트라인들 중에서 어느 하나의 비트라인을 선택한다.
입출력 회로(340)는 로우 디코더(320)와 컬럼 디코더(330)에 의하여 선택된 적어도 하나의 메모리 셀에 데이터를 라이트할 수 있다. 또한, 입출력 회로(340)는 로우 디코더(320)와 컬럼 디코더(330)에 의하여 선택된 적어도 하나의 메모리 셀로부터 데이터를 리드할 수 있다.
입출력 회로(340)는 리드 동작 시에 리드될 데이터(DATA)를 감지 증폭하기 위한 다수의 감지 증폭기들과 라이트 동작 시에 라이트될 데이터(DATA)를 드라이빙하기 위한 다수의 드라이버들을 포함할 수 있다.
어드레싱 회로(350)는 제어 회로(360)의 제어 하에 로우 어드레스와 컬럼 어드레스를 발생할 수 있다. 제어 회로(360)는 리드 동작 또는 라이트 동작을 수행하 기 위하여 필요한 복수의 제어 신호들에 응답하여 어드레싱 회로(350)의 동작을 제어할 수 있는 복수의 동작 제어 신호들을 발생한다.
DLL 회로(10-1과 10-2를 집합적으로 10으로 표시함)는 도 1부터 도 9를 참조하여 설명한 바와 같이 N분주 신호의 상승 에지와 하강 에지를 이용하여 외부 클락 신호(EXTCLK)를 에 동기된 DLL 클락 신호(CLKOUT)를 생성한다. 입출력 회로(340)는 DLL 회로(10)로부터 출력된 DLL 클락 신호(CLKOUT)에 응답하여 데이터를 입출력할 수 있다.
도 11은 도 10에 도시된 반도체 장치를 포함하는 반도체 시스템의 블락도를 나타낸다. 도 11을 참조하면, 반도체 시스템(400)은 PC, 포터블 컴퓨터, 포터블 이동 통신 장치, 또는 CE(consumer equipment)에 사용될 수 있다.
상기 포터블 이동 통신 장치는 이동 전화기, PDA, 또는 PMP를 포함한다. 반도체 시스템(400)은 메모리 카드 또는 e-북(book)일 수 있다. 반도체 시스템(400)은 게임기, 게임 컨트롤러, 네비게이터, 또는 전자 악기일 수 있다. CE(consumer equipment)는 디지털 TV, 홈 오토메이션 장치, 또는 디지털 카메라일 수 있다.
반도체 시스템(400)은 반도체 장치(300) 및 프로세서(410)를 포함한다. 따라서 반도체 장치(300)와 프로세서(410)는 버스(401)를 통하여 데이터를 주거나 받을 수 있다. 예컨대, 프로세서(410)는 반도체 장치(300)의 메모리 액세스 동작을 전반적으로 제어할 수 있다.
반도체 시스템(400)은 인터페이스 모듈(420)을 더 포함할 수 있다. 인터페이스 모듈(420)은 무선 통신 모듈일 수 있다. 따라서 모듈(420)은 프로세서(410)의 제어 하에 반도체 장치(300)에 저장된 데이터를 무선 통신을 통하여 외부로 전송할 수 있고 또한, 외부로부터 전송된 데이터를 반도체 장치(300)에 저장할 수 있다.
실시 예에 따라, 인터페이스 모듈(420)은 이미지 센서일 수 있다. 따라서 상기 이미지 센서는 이미지를 픽업하여 생성된 디지털 신호를 프로세서(410)의 제어 하에 반도체 장치(300)에 저장할 수 있고 반도체 장치(300)에 저장된 데이터를 입출력 인터페이스(430)를 통하여 외부로 전송할 수 있다.
반도체 시스템(400)은 입출력 인터페이스(430)를 더 포함할 수 있다. 인터페이스(430)는 디스플레이 장치일 수 있다. 또한, 인터페이스(430)는 키보드, 마우스, 스캐너와 같은 입력 장치일 수 있고, 또한 프린터와 같은 출력 장치일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 DLL 회로의 블락도를 나타낸다.
도 2는 도 1에 도시된 선택기의 회로도를 나타낸다.
도 3은 도 1에 도시된 분주기가 2분주기로 구현될 때 DLL 회로의 동작을 설명하기 위한 타이밍 도이다.
도 4는 도 1에 도시된 분주기가 3분주기로 구현될 DLL 회로의 동작을 설명하기 위한 타이밍 도이다.
도 5는 도 1에 도시된 분주기가 4분주기로 구현될 때 DLL 회로의 동작을 설명하기 위한 타이밍 도이다.
도 6은 본 발명의 다른 실시 예에 따른 DLL 회로의 블락도를 나타낸다.
도 7은 도 6에 도시된 선택기를 포함하는 회로도를 나타낸다.
도 8은 도 6에 도시된 분주기가 2분주기로 구현될 때 DLL 회로의 동작을 설명하기 위한 타이밍 도이다.
도 9는 도 1 또는 도 6에 도시된 DLL회로의 동작을 설명하기 위한 플로우차트이다.
도 10은 도 1 또는 도 6에 도시된 DLL 회로를 포함하는 반도체 장치의 일 실시 예를 나타내는 블락도를 나타낸다.
도 11은 도 10에 도시된 반도체 장치를 포함하는 반도체 시스템의 블락도를 나타낸다.

Claims (11)

  1. 클락 신호의 N(N은 자연수)-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하기 위한 위상 조절 회로; 및
    상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락 신호를 출력하기 위한 지연 회로를 포함하는 DLL(delay locked loop)회로.
  2. 제1항에 있어서, 상기 위상 조절 회로는,
    상기 클락 신호를 N분주하여 상기 N-분주 신호를 출력하기 위한 분주기;
    상기 상승 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제1위상 검출기;
    상기 하강 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제2위상 검출기; 및
    상기 N-분주 신호에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함하는 DLL회로.
  3. 제1항에 있어서, 상기 위상 조절 회로는,
    상기 클락 신호를 N분주하여 상기 N-분주 신호를 출력하기 위한 분주기;
    상기 N-분주 신호의 위상을 분리하여 서로 180도의 위상 차를 가지는 제1리 플리카 클락 신호와 제2리플리카 클락 신호를 생성하기 위한 위상 분리기;
    상기 제1리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제1위상 검출기;
    상기 제2리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제2위상 검출기; 및
    상기 제1리플리카 클락 신호와 상기 제2리플리카 클락 신호 중에서 어느 하나에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함하는 DLL회로.
  4. 제3항에 있어서, 상기 위상 조절 회로는,
    클락 트리(clock tree)의 지연만큼 상기 분주기의 출력 신호를 지연시켜 상기 N-분주 신호를 출력하기 위한 리플리카 패스를 더 포함하는 DLL회로.
  5. DLL 클락 신호에 응답하여 데이터를 출력하기 위한 출력 회로; 및
    상기 DLL클락 신호를 생성하기 위한 DLL 회로를 포함하며,
    상기 DLL회로는,
    클락 신호의 N-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하기 위한 위상 조절 회로;
    상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락 신호를 출력하기 위한 지연 회로; 및
    상기 클락 신호에 응답하여 상기 DLL클락 신호를 생성하는 클락 트리를 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 위상 조절 회로는,
    상기 클락 신호를 N분주하여 상기 N-분주 신호를 출력하기 위한 분주기;
    상기 상승 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제1위상 검출기;
    상기 하강 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제2위상 검출기; 및
    상기 N-분주 신호에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함하는 반도체 장치.
  7. 제5항에 있어서, 상기 위상 조절 회로는,
    상기 클락 신호를 N분주하여 N-분주 신호를 출력하기 위한 분주기;
    상기 N-분주 신호의 위상을 분리하여 서로 180도의 위상 차를 가지는 제1리플리카 클락 신호와 제2리플리카 클락 신호를 생성하기 위한 위상 분리기;
    상기 제1리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제1위상 검출기;
    상기 제2리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제2위상 검출기; 및
    상기 제1리플리카 클락 신호와 상기 제2리플리카 클락 신호 중에서 어느 하나에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함하는 반도체 장치.
  8. 반도체 장치; 및
    상기 반도체 장치의 동작을 제어하기 위한 프로세서를 포함하며,
    상기 반도체 장치는,
    DLL 클락 신호에 응답하여 데이터를 출력하기 위한 출력 회로; 및
    상기 DLL 클락 신호를 생성하기 위한 DLL 회로를 포함하며,
    상기 DLL 회로는,
    클락 신호의 N-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하기 위한 위상 조절 회로;
    상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락신호를 출력하기 위한 지연 회로; 및
    상기 클락 신호에 응답하여 상기 DLL클락 신호를 생성하는 클락 트리를 포함하는 반도체 시스템.
  9. 제8항에 있어서, 상기 위상 조절 회로는,
    상기 클락 신호를 N분주하여 상기 N-분주 신호를 출력하기 위한 분주기;
    상기 상승 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제1위상 검출기;
    상기 하강 에지에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하기 위한 제2위상 검출기; 및
    상기 N-분주 신호에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함하는 반도체 시스템.
  10. 제8항에 있어서, 상기 위상 조절 회로는,
    상기 클락 신호를 N분주하여 상기 N-분주 신호를 출력하기 위한 분주기;
    상기 N-분주 신호의 위상을 분리하여 서로 180도의 위상 차를 가지는 제1리플리카 클락 신호 및 제2리플리카 클락 신호를 생성하기 위한 위상 분리기;
    상기 제1리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제1위상 검출기;
    상기 제2리플리카 클락 신호에 응답하여 상기 외부 클락 신호의 에지 정보를 검출하는 제2위상 검출기; 및
    상기 제1리플리카 클락 신호와 상기 제2리플리카 클락 신호 중에서 어느 하나에 응답하여 상기 제1위상 검출기의 출력 신호 또는 상기 제2위상 검출기의 출력 신호를 상기 검출 결과로서 출력하기 위한 선택기를 포함하는 반도체 시스템.
  11. 클락 신호의 N(N은 자연수)-분주 신호의 상승 에지와 하강 에지에 응답하여 외부 클락 신호의 에지 정보를 검출하는 단계; 및
    상기 검출 결과에 응답하여 상기 외부 클락 신호의 위상을 조절하여 상기 클락 신호를 출력하는 단계를 포함하는 DLL(delay locked loop) 회로의 동작 방법.
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