KR20130092299A - 레이턴시 제어 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

레이턴시 제어 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

레이턴시 제어 회로 및 이를 포함하는 반도체 메모리 장치가 개시된다. 레이턴시 제어 회로는 샘플링 클럭신호 발생회로, 멀티플렉서, 트랜스퍼 제어신호 발생회로 및 레이턴시 제어신호 발생회로를 포함한다. 샘플링 클럭신호 발생회로는 내부 클럭신호에 기초하여 위상이 다른 복수의 샘플링 클럭신호를 발생한다. 멀티플렉서는 카스(CAS) 레이턴시 신호에 응답하여 복수의 샘플링 클럭신호에 대해 멀티플렉싱을 수행하고 복수의 샘플링 제어신호를 발생한다. 트랜스퍼 제어신호 발생회로는 출력 클럭신호에 기초하여 위상이 다른 복수의 트랜스퍼 제어신호를 발생한다. 레이턴시 제어신호 발생회로는 카스 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 복수의 샘플링 제어신호 및 복수의 트랜스퍼 제어신호에 응답하여 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생한다.

Description

레이턴시 제어 회로 및 이를 포함하는 반도체 메모리 장치{LATENCY CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 레이턴시 제어 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
동기식 반도체 장치는 외부로부터 인가되는 외부 클럭신호에 동기되어 데이터를 입출력한다. 반도체 장치는 외부 클럭신호에 동기되어 외부와 인터페이스를 하므로, 메모리 컨트롤러가 독출 명령을 준 후 몇 번째 클럭 싸이클에서 유효한 데이터가 출력되어야 하는지를 미리 설정할 수 있다.
카스(CAS: Column Address Strobe) 레이턴시(latency)는 독출 명령(read command) 또는 칼럼 어드레스가 매모리 장치에 인가된 시점부터 메모리 장치의 외부로 데이터가 출력되기까지의 시간을 외부 클럭 싸이클의 배수로 표현한 것이다. 즉, 데이터는 독출 명령의 수신 후 카스 레이턴시 만큼의 클럭 싸이클 후에 메모리 장치로부터 출력된다. 예를 들어, 카스 레이턴시가 2인 경우, 독출 명령은 인가되는 외부 클럭신호의 클럭 싸이클로부터 2 클럭 싸이클 후에 외부 클럭 싸이클에 맞추어 데이터가 출력되어야 한다.
그러므로 동기식 반도체 장치는 독출 명령에 응답하여 내부적으로 데이터를 독출하며, 정해진 클럭 싸이클 후, 즉 설정된 카스 레이턴시에 대응하는 클럭 싸이클 후에 출력하여야 한다.
상기와 같이, 동기식 반도체 장치에서 출력 데이터가 정해진 클럭 싸이클 후에 출력될 수 있도록 제어해 주는 회로가 레이턴시 제어 회로이다.
본 발명의 목적은 회로 구조가 간단하고 고주파 동작에 적합하고 큰 값의 카스 레이턴시를 구현할 수 있는 레이턴시 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 회로 구조가 간단하고 고주파 동작에 적합하고 큰 값의 카스 레이턴시를 구현할 수 있는 레이턴시 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 레이턴시 제어 회로는 샘플링 클럭신호 발생회로, 멀티플렉서, 트랜스퍼 제어신호 발생회로 및 레이턴시 제어신호 발생회로를 포함한다.
샘플링 클럭신호 발생회로는 내부 클럭신호에 기초하여 위상이 다른 복수의 샘플링 클럭신호를 발생한다. 멀티플렉서는 카스(CAS: Column Address Strobe) 레이턴시 신호에 응답하여 상기 복수의 샘플링 클럭신호에 대해 멀티플렉싱을 수행하고 복수의 샘플링 제어신호를 발생한다. 트랜스퍼 제어신호 발생회로는 출력 클럭신호에 기초하여 위상이 다른 복수의 트랜스퍼 제어신호를 발생한다. 레이턴시 제어신호 발생회로는 상기 카스 레이턴시 신호 및 상기 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 상기 복수의 샘플링 제어신호 및 상기 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 복수의 샘플링 클럭신호는 서로 내부 클럭신호의 클럭싸이클(tCC)의 정수배의 위상차를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 샘플링 클럭신호 발생회로는 상기 내부 클럭신호에 동기되고, 상기 클럭 싸이클만큼의 지연시간을 가지고 순차적으로 인에이블되는 상기 복수의 샘플링 클럭신호를 발생하는 쉬프트 레지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 레이턴시 제어신호 발생회로는 지연 회로 및 래치 회로를 포함할 수 있다.
지연 회로는 상기 카스 레이턴시 신호 및 상기 내부 클럭신호에 응답하여 상기 독출 정보신호를 지연시켜 상기 지연된 독출 정보신호를 발생한다. 래치 회로는 상기 복수의 샘플링 제어신호 및 상기 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호를 래치하고 상기 레이턴시 제어신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 상기 카스 레이턴시 신호의 각 비트에 응답하여 상기 독출 정보신호와 플립플롭 출력신호 중에서 하나를 선택하는 멀티플렉서, 및 상기 내부 클럭신호에 응답하여 상기 멀티플렉서의 출력신호를 래치하는 플립플롭으로 구성된 단위 회로가 캐스케이드 형태로 복수 개 연결된 구조를 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 지연 회로에 포함된 단위 회로 중에서 상기 지연 회로의 입력 단자에 연결된 멀티플렉서는 상기 카스 레이턴시 신호의 한 비트에 응답하여 상기 독출 정보신호와 접지 전압 중에서 하나를 선택하여 출력할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 지연 회로는 상기 카스 레이턴시 신호의 값에 따라 지연시간이 조절되는 카운터일 수 있다.
본 발명의 다른 하나의 실시형태에 따른 레이턴시 제어 회로는 샘플링 클럭신호 발생회로, 멀티플렉서, 트랜스퍼 제어신호 발생회로 및 레이턴시 제어신호 발생회로를 포함한다.
샘플링 클럭신호 발생회로는 내부 클럭신호에 기초하여 위상이 다른 복수의 샘플링 클럭신호를 발생한다. 멀티플렉서는 카스(CAS) 레이턴시 신호에 응답하여 상기 복수의 샘플링 클럭신호에 대해 멀티플렉싱을 수행하고 복수의 샘플링 제어신호를 발생한다. 트랜스퍼 제어신호 발생회로는 출력 클럭신호에 기초하여 위상이 다른 복수의 트랜스퍼 제어신호를 발생한다. 레이턴시 제어신호 발생회로는 상기 복수의 샘플링 제어신호 및 상기 복수의 트랜스퍼 제어신호에 응답하여 상기 독출 정보신호를 래치하여 제 1 신호를 발생하고, 상기 카스 레이턴시 신호 및 상기 출력 클럭신호에 응답하여 상기 제 1 신호를 지연시켜 레이턴시 제어신호를 발생한다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 레이턴시 제어 회로 및 출력 버퍼를 포함한다.
레이턴시 제어 회로는 카스(CAS) 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 복수의 샘플링 제어신호 및 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생한다. 출력 버퍼는 상기 메모리 셀 어레이로부터 데이터를 수신하고, 상기 레이턴시 제어신호에 응답하여 상기 메모리 셀 어레이로부터 수신된 데이터를 출력한다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치는 관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치일 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리 장치를 포함한다.
메모리 컨트롤러는 어드레스 신호 및 커맨드 신호를 발생한다. 반도체 메모리 장치는 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력한다. 반도체 메모리 장치는 메모리 셀 어레이, 레이턴시 제어 회로 및 출력 버퍼를 포함한다.
레이턴시 제어 회로는 카스(CAS) 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 복수의 샘플링 제어신호 및 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생한다. 출력 버퍼는 상기 메모리 셀 어레이로부터 데이터를 수신하고, 상기 레이턴시 제어신호에 응답하여 상기 메모리 셀 어레이로부터 수신된 데이터를 출력한다.
본 발명의 실시예들에 따른 레이턴시 제어 회로는 독출 정보신호를 카스 레이턴시에 따라 지연시켜 샘플링 제어신호들과 트랜스퍼 제어신호들에 응답하여 상기 지연된 독출 정보신호를 래치하고 레이턴시 제어신호로서 출력하므로써, 레이턴시 회로를 구성하는 멀티플렉서 등 회로 구성이 간단하고 고주파 동작에 적합하고 큰 값의 카스 레이턴시를 구현할 수 있다. 본 발명의 실시예들에 따른 레이턴시 제어 회로ㄹ르 포함하는 반도체 메모리 장치는 칩 사이즈를 줄일 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 레이턴시 제어 회로를 나타내는 블록도이다.
도 2는 도 1의 레이턴시 제어 회로를 구성하는 샘플링 클럭신호 발생회로의하나의 예를 나타내는 회로도이다.
도 3은 도 1의 레이턴시 제어 회로를 구성하는 지연 회로의 하나의 예를 나타내는 회로도이다.
도 4는 도 1의 레이턴시 제어 회로를 구성하는 래치 회로의 하나의 예를 나타내는 회로도이다.
도 5는 도 1의 레이턴시 제어 회로를 구성하는 트랜스퍼 제어신호 발생회로의 하나의 예를 나타내는 회로도이다.
도 6은 도 1의 레이턴시 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 하나의 실시 예에 따른 레이턴시 제어 회로를 나타내는 블록도이다.
도 8은 도 7의 레이턴시 제어 회로를 구성하는 지연 회로의 하나의 예를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 도면이다.
도 11은 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 12는 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 레이턴시 제어 회로(100)를 나타내는 블록도이다. 도 1에는 12 가지 종류의 카스(CAS: Column Address Strobe) 레이턴시(latency)를 지원하는 반도체 메모리 장치의 레이턴시 제어 회로가 예로서 도시되어 있다.
도 1을 참조하면, 레이턴시 제어 회로(100)는 샘플링 클럭신호 발생회로(110), 멀티플렉서(120), 트랜스퍼 제어신호 발생회로(170) 및 레이턴시 제어신호 발생회로(130)를 포함한다.
샘플링 클럭신호 발생회로(110)는 내부 클럭신호(PCLK)에 기초하여 위상이 다른 복수의 샘플링 클럭신호(S0~S11)를 발생한다. 멀티플렉서(120)는 카스(CAS: Column Address Strobe) 레이턴시 신호(CL)에 응답하여 복수의 샘플링 클럭신호(S0~S11)에 대해 멀티플렉싱을 수행하고 복수의 샘플링 제어신호(SCLK0~SCLK11)를 발생한다. 트랜스퍼 제어신호 발생회로(170)는 출력 클럭신호(CLKDQ)에 기초하여 위상이 다른 복수의 트랜스퍼 제어신호(TCLK0~TCLK11)를 발생한다. 레이턴시 제어신호 발생회로(130)는 카스 레이턴시 신호(CL) 및 내부 클럭신호(PCLK)에 응답하여 독출 정보신호(PREAD)를 지연시켜 지연된 독출 정보신호(PREADD)를 발생하고, 복수의 샘플링 제어신호(SCLK0~SCLK11) 및 복수의 트랜스퍼 제어신호(TCLK0~TCLK11)에 응답하여 지연된 독출 정보신호(PREADD)에 기초하여 레이턴시 제어신호(CON_LAT)를 발생한다.
내부 클럭신호(PCLK)는 반도체 메모리 장치에 포함된 지연동기루프(DLL: Delay-Locked-Loop) 회로에 의해 발생된 클럭신호일 수 있다. 복수의 샘플링 클럭신호(S0~S11)는 서로 내부 클럭신호(PCLK)의 클럭싸이클(tCC)의 정수배의 위상차를 가질 수 있다. 샘플링 클럭신호 발생회로(110)는 내부 클럭신호(PCLK)에 동기되고, 클럭 싸이클(tCC)만큼의 지연시간을 가지고 순차적으로 인에이블되는 복수의 샘플링 클럭신호(S0~S11)를 발생하는 쉬프트 레지스터를 포함할 수 있다.
레이턴시 제어신호 발생회로(130)는 지연 회로(140) 및 래치 회로(150)을 포함할 수 있다.
지연 회로(140)는 카스 레이턴시 신호(CL) 및 내부 클럭신호(PCLK)에 응답하여 독출 정보신호(PREAD)를 지연시켜 지연된 독출 정보신호(PREADD)를 발생한다.
제 1 래치 회로(150)는 복수의 샘플링 제어신호(SCLK0~SCLK11) 및 복수의 트랜스퍼 제어신호(TCLK0~TCLK11)에 응답하여 지연된 독출 정보신호(PREADD)를 래치하고 레이턴시 제어신호(CON_LAT)를 발생한다.
도 1에는 12 개의 샘플링 제어신호(SCLK0~SCLK11) 및 12 개의 트랜스퍼 제어신호(TCLK0~TCLK11)를 사용하는 레이턴시 제어회로(100)가 도시되어 있지만, 레이턴시 제어회로(100)는 임의의 개수의 샘플링 제어신호(SCLK0~SCLK11) 및 임의의 개수의 트랜스퍼 제어신호(TCLK0~TCLK11)를 사용할 수 있다.
도 2는 도 1의 레이턴시 제어 회로(100)를 구성하는 샘플링 클럭신호 발생회로(110)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 샘플링 클럭신호 발생회로(110)는 서로 캐스케이드 형태로 연결되고, 내부 클럭신호(PCLK)에 응답하여 동작하는 플립 플롭들(111, 112, 113, 114)을 포함한다. 플립 플롭들(111, 112, 113, 114) 중 가장 왼쪽에 위치한 플립플롭(111)의 입력단자는 가장 오른쪽에 위치한 플립플롭(114)의 출력단자는 전기적으로 연결되어 있으므로, 샘플링 클럭신호 발생회로(110)는 쉬프트 레지스터의 구조를 갖는다. 샘플링 클럭신호들(S0~S11)은 내부 클럭신호(PCLK)에 동기되고, 클럭 싸이클(tCC)만큼의 지연시간을 가지고 순차적으로 인에이블된다. 도 2의 예에서, 샘플링 클럭신호 발생회로(110)는 D형 플립플롭들을 포함하지만, 샘플링 클럭신호 발생회로(110)는 임의의 종류의 플립플롭들을 포함할 수 있다.
도 3은 도 1의 레이턴시 제어 회로(100)를 구성하는 지연 회로(140)의 하나의 예를 나타내는 회로도이다. 도 3의 지연회로(140)는 카스 레이턴시(CL)의 값에 따라 지연시간을 조절할 수 있는 카운터의 구조를 갖는다.
도 3을 참조하면, 지연 회로(140)는 제 1 멀티플렉서(M1), 제 1 플립플롭(141), 제 2 멀티플렉서(M2), 제 2 플립플롭(142), 제 3 멀티플렉서(M3), 제 3 플립플롭(143), 제 4 멀티플렉서(M4), 제 4 플립플롭(144), 제 5 멀티플렉서(M5), 제 5 플립플롭(145), 제 6 멀티플렉서(M6), 제 6 플립플롭(146), 제 7 멀티플렉서(M7), 및 제 7 플립플롭(147)을 포함할 수 있다.
제 1 멀티플렉서(M1)는 카스 레이턴시 신호(CL)의 제 7 비트(CL7)에 응답하여 독출 정보신호(PREAD)와 접지 전압 중에서 하나를 선택하여 출력한다. 제 1 플립플롭(141)은 내부 클럭신호(PCLK)에 응답하여 제 1 멀티플렉서(M1)의 출력신호를 래치한다. 제 2 멀티플렉서(M2)는 카스 레이턴시 신호의 제 6 비트(CL6)에 응답하여 독출 정보신호(PREAD)와 제 1 플립플롭(141)의 출력신호 중에서 하나를 선택하여 출력한다. 제 2 플립플롭(142)은 내부 클럭신호(PCLK)에 응답하여 제 2 멀티플렉서(M2)의 출력신호를 래치한다. 제 3 멀티플렉서(M3)는 카스 레이턴시 신호의 제 5 비트(CL5)에 응답하여 독출 정보신호(PREAD)와 제 2 플립플롭(142)의 출력신호 중에서 하나를 선택하여 출력한다. 제 3 플립플롭(143)은 내부 클럭신호(PCLK)에 응답하여 제 3 멀티플렉서(M3)의 출력신호를 래치한다. 제 4 멀티플렉서(M4)는 카스 레이턴시 신호의 제 4 비트(CL4)에 응답하여 독출 정보신호(PREAD)와 제 3 플립플롭(143)의 출력신호 중에서 하나를 선택하여 출력한다. 제 4 플립플롭(144)은 내부 클럭신호(PCLK)에 응답하여 제 4 멀티플렉서(M4)의 출력신호를 래치한다. 제 5 멀티플렉서(M5)는 카스 레이턴시 신호의 제 3 비트(CL3)에 응답하여 독출 정보신호(PREAD)와 제 4 플립플롭(144)의 출력신호 중에서 하나를 선택하여 출력한다. 제 5 플립플롭(145)은 내부 클럭신호(PCLK)에 응답하여 제 5 멀티플렉서(M5)의 출력신호를 래치한다. 제 6 멀티플렉서(M6)는 카스 레이턴시 신호의 제 2 비트(CL2)에 응답하여 독출 정보신호(PREAD)와 제 5 플립플롭(145)의 출력신호 중에서 하나를 선택하여 출력한다. 제 6 플립플롭(146)은 내부 클럭신호(PCLK)에 응답하여 제 6 멀티플렉서(M6)의 출력신호를 래치한다. 제 7 멀티플렉서(M7)는 카스 레이턴시 신호의 제 1 비트(CL1)에 응답하여 독출 정보신호(PREAD)와 제 6 플립플롭(146)의 출력신호 중에서 하나를 선택하여 출력한다. 제 7 플립플롭(147)은 내부 클럭신호(PCLK)에 응답하여 제 7 멀티플렉서(M7)의 출력신호를 래치한다.
예를 들어, CL7이 1이 1의 값을 갖고, CL6, CL5, CL4, CL3, CL2, CL1이 모두 0의 값을 가지면, 지연 회로(140)는 PREAD를 내부 클럭신호(PCLK)의 7 클럭 싸이클만큼 지연시켜 PREADD를 발생한다. CL7이 1 및 CL6이 1의 값을 갖고, CL5, CL4, CL3, CL2, CL1이 모두 0의 값을 가지면, 지연 회로(140)는 PREAD를 내부 클럭신호(PCLK)의 6 클럭 싸이클만큼 지연시켜 PREADD를 발생한다. CL7, CL6, CL5, CL4, CL3, CL2가 1의 값을 갖고, CL1이 0의 값을 가지면, 지연 회로(140)는 PREAD를 내부 클럭신호(PCLK)의 2 클럭 싸이클만큼 지연시켜 PREADD를 발생한다. CL7, CL6, CL5, CL4, CL3, CL2 및 CL1이 모두 1의 값을 가지면, 지연 회로(140)는 PREAD를 내부 클럭신호(PCLK)의 1 클럭 싸이클만큼 지연시켜 PREADD를 발생한다.
카스 레이턴시 신호(CL)의 제 7 비트가 1의 값을 갖고, 카스 레이턴시 신호(CL)의 제 6 내지 제 1비트가 0의 값을 가질 때, 지연 회로(140)의 지연시간이 가장 길고, 카스 레이턴시 신호(CL)의 제 7 내지 제 1 비트가 모두 1의 값을 가질 때, 상기 지연 회로(140)의 지연시간이 가장 짧을 수 있다.
따라서, 도 1의 레이턴시 제어 회로(100)는 도 3의 지연 회로(140)를 포함하기 때문에, 레이턴시 제어 회로(100)를 포함하는 반도체 메모리 장치는 반도체 메모리 장치의 카스 레이턴시(CL)의 값에 적합하게 독출 정보신호(PREAD)를 지연시키고, 복수의 샘플링 제어신호(SCLK0~SCLK11) 및 복수의 트랜스퍼 제어신호(TCLK0~TCLK11)에 응답하여 지연된 독출 정보신호(PREADD)에 기초하여 레이턴시 제어신호(CON_LAT)를 발생한다.
따라서, 레이턴시 제어 회로(100)를 포함하는 반도체 메모리 장치는 샘플링 클럭신호를 멀티플렉싱하기 위한 멀티플렉서 등 회로 구성이 간단할 수 있다. 따라서, 반도체 메모리 장치는 칩 사이즈가 작고 고주파 동작에 적합하고 큰 값의 카스 레이턴시를 구현할 수 있다.
도 4는 도 1의 레이턴시 제어 회로(100)를 구성하는 래치 회로(150)의 하나의 예를 나타내는 회로도이다.
도 4를 참조하면, 래치 회로(150)는 플립플롭들(151, 152, 153, 154)을 포함할 수 있다. 제 1 플립플롭(151)은 제 1 샘플링 제어신호(SCLK0) 및 제 1 트랜스퍼 제어신호(TCLK0)에 응답하여 지연된 독출 정보신호(PREADD)를 래치하고 제 1 신호(LCCO)를 발생한다. 제 2 플립플롭(152)은 제 2 샘플링 제어신호(SCLK1) 및 제 2 트랜스퍼 제어신호(TCLK1)에 응답하여 지연된 독출 정보신호(PREADD)를 래치하고 제 1 신호(LCCO)를 발생한다. 제 3 플립플롭(153)은 제 3 샘플링 제어신호(SCLK2) 및 제 3 트랜스퍼 제어신호(TCLK2)에 응답하여 지연된 독출 정보신호(PREADD)를 래치하고 제 1 신호(LCCO)를 발생한다. 제 4 플립플롭(154)은 제 12 샘플링 제어신호(SCLK11) 및 제 12 트랜스퍼 제어신호(TCLK11)에 응답하여 지연된 독출 정보신호(PREADD)를 래치하고 레이턴시 제어신호(CON_LAT)를 발생한다. 제 1 래치 회로(150)를 구성하는 플립플롭들(151, 152, 153, 154)의 출력 단자는 전기적으로 연결될 수 있다.
도 5는 도 1의 레이턴시 제어 회로(100)를 구성하는 트랜스퍼 제어신호 발생회로(170)의 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 트랜스퍼 제어신호 발생회로(170)는 서로 캐스케이드 형태로 연결되고, 출력 클럭신호(CLKDQ)에 응답하여 동작하는 플립 플롭들(171, 172, 173, 174)을 포함한다. 플립 플롭들(171, 172, 173, 174) 중 가장 왼쪽에 위치한 플립플롭(171)의 입력단자는 가장 오른쪽에 위치한 플립플롭(174)의 출력단자는 전기적으로 연결되어 있으므로, 트랜스퍼 제어신호 발생회로(170)는 쉬프트 레지스터의 구조를 갖는다. 트랜스퍼 제어신호들(TCLK0~TCLK11)은 출력 클럭신호(CLKDQ)에 동기되고, 클럭 싸이클(tCC)만큼의 지연시간을 가지고 순차적으로 인에이블된다. 도 5의 예에서, 트랜스퍼 제어신호 발생회로(170)는 D형 플립플롭들을 포함하지만, 트랜스퍼 제어신호 발생회로(170)는 임의의 종류의 플립플롭들을 포함할 수 있다.
도 6은 도 1의 레이턴시 제어 회로의 동작을 설명하기 위한 타이밍도이다. 도 6에서, ECLK는 외부 클럭신호를, CMD는 독출 명령(Read Command)을, CLKDQ는 출력 클럭신호를, PCLK는 내부 클럭신호를, SCLK1~SCLK4는 샘플링 제어신호들을, TCLK1~TCLK4는 트랜스퍼 제어신호들을, PREAD는 독출 정보신호를, PREADD는 지연된 독출 정보신호를, CON_LAT는 레이턴시 제어신호를, DQ는 출력 데이터를 각각 나타낸다. 또한, 도 6에서 tREAD는 독출 명령(CMD)이 발생한 후 외부 클럭신호(ECLK)의 상승 에지와 독출 정보신호(PREAD)의 상승 에이지 사이의 시간을 나타내며, tSAC는
출력 클럭신호(CLKDQ)의 펄스들과 외부 클럭신호(ECLK)의 펄스들 사이의 시간을 나타낸다.
도 6을 참조하면, 본 발명의 실시예들에 따른 레이턴시 제어회로는 독출 정보신호(PREAD)를 제 1 지연시간(DLY) 지연시켜 지연된 독출 정보신호(PREADD)를 발생하고, 지연된 독출 정보신호(PREADD)에 기초하여 레이턴시 제어신호(CON_LAT)를 발생한다. 따라서, 본 발명의 실시예들에 따른 레이턴시 제어회로는 샘플링 제어신호들을 발생하기 위한 멀티플렉서 등의 회로의 사이즈가 줄어들 수 있다.
도 7은 본 발명의 다른 하나의 실시 예에 따른 레이턴시 제어 회로(200)를 나타내는 블록도이다.
도 7을 참조하면, 레이턴시 제어 회로(200)는 샘플링 클럭신호 발생회로(210), 멀티플렉서(220), 트랜스퍼 제어신호 발생회로(270) 및 레이턴시 제어신호 발생회로(230)를 포함한다.
샘플링 클럭신호 발생회로(210)는 내부 클럭신호(PCLK)에 기초하여 위상이 다른 복수의 샘플링 클럭신호(S0~S11)를 발생한다. 멀티플렉서(220)는 카스(CAS: Column Address Strobe) 레이턴시 신호(CL)에 응답하여 복수의 샘플링 클럭신호(S0~S11)에 대해 멀티플렉싱을 수행하고 복수의 샘플링 제어신호(SCLK0~SCLK11)를 발생한다. 트랜스퍼 제어신호 발생회로(270)는 출력 클럭신호(CLKDQ)에 기초하여 위상이 다른 복수의 트랜스퍼 제어신호(TCLK0~TCLK11)를 발생한다. 레이턴시 제어신호 발생회로(230)는 복수의 샘플링 제어신호(SCLK0~SCLK11) 및 복수의 트랜스퍼 제어신호(TCLK0~TCLK11)에 응답하여 독출 정보신호(PREAD)를 래치하여 제 1 신호(LCCO)를 발생하고, 카스 레이턴시 신호(CL) 및 출력 클럭신호(CLKDQ)에 응답하여 제 1 신호(LCCO)를 지연시켜 레이턴시 제어신호(CON_LAT)를 발생한다.
내부 클럭신호(PCLK)는 반도체 메모리 장치에 포함된 지연동기루프(DLL: Delay-Locked-Loop) 회로에 의해 발생된 클럭신호일 수 있다. 복수의 샘플링 클럭신호(S0~S11)는 서로 내부 클럭신호(PCLK)의 클럭싸이클(tCC)의 정수배의 위상차를 가질 수 있다. 샘플링 클럭신호 발생회로(210)는 내부 클럭신호(PCLK)에 동기되고, 클럭 싸이클(tCC)만큼의 지연시간을 가지고 순차적으로 인에이블되는 복수의 샘플링 클럭신호(S0~S11)를 발생하는 쉬프트 레지스터를 포함할 수 있다.
레이턴시 제어신호 발생회로(230)는 래치 회로(240) 및 지연 회로(250)를 포함할 수 있다.
제 1 래치 회로(240)는 복수의 샘플링 제어신호(SCLK0~SCLK11) 및 복수의 트랜스퍼 제어신호(TCLK0~TCLK11)에 응답하여 독출 정보신호(PREAD)를 래치하고 제 1 신호(LCCO)를 발생한다. 지연 회로(250)는 카스 레이턴시 신호(CL) 및 출력 클럭신호(CLKDQ)에 응답하여 제 1 신호(LCCO)를 지연시키고 레이턴시 제어신호(CON_LAT)를 발생한다.
도 7에는 12 개의 샘플링 제어신호(SCLK0~SCLK11) 및 12 개의 트랜스퍼 제어신호(TCLK0~TCLK11)를 사용하는 레이턴시 제어회로(200)가 도시되어 있지만, 레이턴시 제어회로(200)는 임의의 개수의 샘플링 제어신호(SCLK0~SCLK11) 및 임의의 개수의 트랜스퍼 제어신호(TCLK0~TCLK11)를 사용할 수 있다.
도 8은 도 8의 레이턴시 제어 회로(200)를 구성하는 지연 회로(250)의 하나의 예를 나타내는 회로도이다.
도 8을 참조하면, 지연 회로(250)는 제 1 멀티플렉서(M8), 제 1 플립플롭(241), 제 2 멀티플렉서(M9), 제 2 플립플롭(242), 제 3 멀티플렉서(M10), 제 3 플립플롭(243), 제 4 멀티플렉서(M11), 제 4 플립플롭(244), 제 5 멀티플렉서(M12), 제 5 플립플롭(245), 제 6 멀티플렉서(M13), 제 6 플립플롭(246), 제 7 멀티플렉서(M14), 및 제 7 플립플롭(247)을 포함할 수 있다.
제 1 멀티플렉서(M8)는 카스 레이턴시 신호(CL)의 제 7 비트(CL7)에 응답하여 제 1 신호(LCCO)와 접지 전압 중에서 하나를 선택하여 출력한다. 제 1 플립플롭(241)은 내부 클럭신호(PCLK)에 응답하여 제 1 멀티플렉서(M8)의 출력신호를 래치한다. 제 2 멀티플렉서(M9)는 카스 레이턴시 신호의 제 6 비트(CL6)에 응답하여 제 1 신호(LCCO)와 제 1 플립플롭(241)의 출력신호 중에서 하나를 선택하여 출력한다. 제 2 플립플롭(242)은 내부 클럭신호(PCLK)에 응답하여 제 2 멀티플렉서(M9)의 출력신호를 래치한다. 제 3 멀티플렉서(M10)는 카스 레이턴시 신호의 제 5 비트(CL5)에 응답하여 제 1 신호(LCCO)와 제 2 플립플롭(242)의 출력신호 중에서 하나를 선택하여 출력한다. 제 3 플립플롭(243)은 내부 클럭신호(PCLK)에 응답하여 제 3 멀티플렉서(M10)의 출력신호를 래치한다. 제 4 멀티플렉서(M11)는 카스 레이턴시 신호의 제 4 비트(CL4)에 응답하여 제 1 신호(LCCO)와 제 3 플립플롭(243)의 출력신호 중에서 하나를 선택하여 출력한다. 제 4 플립플롭(244)은 내부 클럭신호(PCLK)에 응답하여 제 4 멀티플렉서(M11)의 출력신호를 래치한다. 제 5 멀티플렉서(M12)는 카스 레이턴시 신호의 제 3 비트(CL3)에 응답하여 제 1 신호(LCCO)와 제 4 플립플롭(244)의 출력신호 중에서 하나를 선택하여 출력한다. 제 5 플립플롭(245)은 내부 클럭신호(PCLK)에 응답하여 제 5 멀티플렉서(M12)의 출력신호를 래치한다. 제 6 멀티플렉서(M13)는 카스 레이턴시 신호의 제 2 비트(CL2)에 응답하여 제 1 신호(LCCO)와 제 5 플립플롭(245)의 출력신호 중에서 하나를 선택하여 출력한다. 제 6 플립플롭(246)은 내부 클럭신호(PCLK)에 응답하여 제 6 멀티플렉서(M13)의 출력신호를 래치한다. 제 7 멀티플렉서(M14)는 카스 레이턴시 신호의 제 1 비트(CL1)에 응답하여 제 1 신호(LCCO)와 제 6 플립플롭(246)의 출력신호 중에서 하나를 선택하여 출력한다. 제 7 플립플롭(247)은 내부 클럭신호(PCLK)에 응답하여 제 7 멀티플렉서(M14)의 출력신호를 래치하고, 레이턴시 제어신호(CON_LAT)를 발생한다.
도 9는 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치(1000)의 하나의 예를 나타내는 블록도이다.
도 9를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1110), 로우 디코더(1120), 칼럼 디코더(1130), 어드레스 버퍼(1140), 출력 버퍼(1150), 클럭 동기회로(1160), 독출 커맨드 회로(1170), 모드 레지스터(1180) 및 레이턴시 제어 회로(1190)를 포함한다.
클럭 동기회로(1160)는 지연동기루프(DLL: Delay-Locked-Loop) 회로로서, 가변 지연기(1162), 위상 검출기(1164) 및 리플리카 출력 버퍼(1166)를 포함할 수 있다. 독출 커맨드 회로(1170)는 내부 클럭 발생기(1172) 및 독출 명령 버퍼(1174)를 포함할 수 있다. 가변 지연기(1162)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
데이터(DATA)는 메모리 셀 어레이(1110)에 기입되고, 메모리 셀 어레이(1110)로부터 독출되어 외부로 출력된다. 독출 명령(READ CMD)이 반도체 메모리 장치(1000)에 인가되면, 데이터(DATA)는 외부로부터 수신된 어드레스(ADD)에 따라 메모리 셀 어레이(1110)로부터 독출된다. 어드레스 버퍼(1140)는 외부로부터 수신된 어드레스(ADD)를 일시적으로 저장한다. 로우 디코더(1120)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 로우 어드레스를 발생한다. 칼럼 디코더(1130)는 어드레스 버퍼(1140)로부터 어드레스를 수신하여 디코딩하고 칼럼 어드레스를 발생한다. 메모리 셀 어레이(1110)는 로우 어드레스 및 칼럼 어드레스에 의해 지정된 메모리 셀의 데이터를 출력한다. 출력 버퍼(1150)는 메모리 셀 어레이(1110)로부터 출력되는 데이터를 수신하고 수신된 데이터를 레이턴시 제어 회로(1190)에서 출력되는 레이턴시 제어신호(CON_LAT)와 출력 클럭신호(CLKDQ)에 응답하여 출력한다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 응답하여 출력 클럭신호(CLKDQ)를 발생한다. 외부 클럭신호(ECLK)는 반도체 메모리 장치(1000)의 대부분의 명령에 대한 기준 클럭신호로서 사용된다. 즉, 대부분의 명령은 외부 클럭신호(ECLK)에 동기되어 반도체 메모리 장치(1000)에 인가된다.
클럭 동기회로(1160)는 외부 클럭신호(ECLK)에 비해 위상이 앞서는(leading) 출력 클럭신호(CLKDQ)를 발생한다. 즉, 출력 클럭신호(CLKDQ)는 외부 클럭신호(ECLK)와 동일한 주파수를 가지지만, 출력 클럭신호(CLKDQ)의 펄스들은 외부 클럭신호(ECLK)의 펄스들보다 데이터 출력시간(tSAC)만큼 위상이 앞선다. 따라서, 클럭 동기회로(1160)는 출력 버퍼(1150)에서 출력되는 데이터(DOUT)가 외부 클럭신호(ECLK)에 동기되도록 한다.
독출 커맨드 회로(1170)는 독출 명령(READ CMD)와 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK)와 독출 정보신호(PREAD)를 발생한다. 내부 클럭 발생기(1172)는 외부 클럭신호(ECLK)에 기초하여 내부 클럭신호(PCLK)를 발생하고, 독출 명령 버퍼(1174)는 내부 클럭신호(PCLK)와 독출 명령(READ CMD)에 기초하여 독출 정보신호(PREAD)를 발생한다. 내부 클럭 발생기(1172)는 리셋 신호(RESET)에 의해 리셋될 수 있다.
레이턴시 회로(1190)는 모드 레지스터(1180)로부터 카스 레이턴시(CL)를 수신하고, 출력 버퍼(1150)가 적절한 시점에 데이터를 출력하도록 하는 레이턴시 제어신호(CON_LAT)를 발생한다. 출력 버퍼(1150)는 레이턴시 제어신호(CON_LAT)가 인에이블되어 있는 동안 출력 클럭신호(CLKDQ)에 응답하여 데이터를 출력한다.
레이턴시 회로(1190)는 상술한 본 발명의 실시예들에 따른 레이턴시 제어회로의 구조를 가질 수 있다. 즉, 레이턴시 회로(1190)는 카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 복수의 샘플링 제어신호 및 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생할 수 있다. 따라서, 반도체 메모리 장치(1000)는 샘플링 클럭신호를 멀티플렉싱하기 위한 멀티플렉서 등 회로 구성이 간단할 수 있다. 따라서, 반도체 메모리 장치(1000)는 칩 사이즈가 작고 고주파 동작에 적합하고 큰 값의 카스 레이턴시를 구현할 수 있다.
도 9에 도시된 반도체 메모리 장치(1000)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(30)의 하나의 예를 나타내는 도면이다.
도 10을 참조하면, 메모리 시스템(30)은 마더보드(31), 칩셋(또는 컨트롤러)(40), 슬롯들(35_1, 35_2), 메모리 모듈들(50, 60), 전송선들(33, 34)을 포함할 수 있다. 버스들(37, 39)은 칩셋(40)을 슬롯들(35_1, 35_2)에 연결한다. 터미널(terminal) 저항(Rtm)은 마더보드(31)의 PCB 위에 있는 버스들(37, 39) 각각을 종단(terminate)할 수 있다.
도 10에는 편의상 2 개의 슬롯들(35_1, 35_2)과 2 개의 메모리 모듈들(50, 60)을 도시하였지만, 메모리 시스템(30)은 임의의 개수의 슬롯들과 메모리 모듈들을 포함할 수 있다.
칩셋(40)은 마더보드(31)의 PCB 상에 장착될 수 있으며, 메모리 시스템(30)의 동작을 제어할 수 있다. 칩셋(40)은 커넥터들(connectors)(41_1, 41_2)과 컨버터들(43_1, 43_2)를 포함할 수 있다.
컨버터(43_1)은 칩셋(40)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(41-1)을 통해 전송선(33)에 출력한다. 컨버터(43_1)은 전송선(33)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(40)에 출력한다.
컨버터(43_2)은 칩셋(40)에서 발생된 병렬 데이터를 수신하고, 이 병렬 데이터를 직렬 데이터로 변환하여 커넥터(41-2)을 통해 전송선(34)에 출력한다. 컨버터(43_2)은 전송선(34)을 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 칩셋(40)에 출력한다. 메모리 시스템(30)에 포함된 전송선들(33, 34)은 복수의 광 섬유(optical fiber)일 수 있다.
메모리 모듈(50)은 복수의 메모리 장치들(55_1 ~ 55_n), 제 1 커넥터(57), 제 2 커넥터(51) 및 컨버터들(53)을 포함할 수 있다. 메모리 모듈(60)은 복수의 메모리 장치들(65_1 ~ 65_n), 제 1 커넥터(57'), 제 2 커넥터(51') 및 컨버터들(53')을 포함할 수 있다.
제 1 커넥터(57)는 칩 셋으로부터 수신한 저속 신호를 메모리 장치들에 전달하고, 제 2 커넥터(51)는 고속 신호를 전송하기 위한 전송선(33)에 연결될 수 있다.
컨버터(53)는 제 2 커넥터(51)를 통해 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 복수의 메모리 장치들(55_1 ~ 55_n)에 출력한다. 또한, 컨버터(53)는 복수의 메모리 장치들(55_1 ~ 55_n)로부터 직렬 데이터를 수신하고, 이 직렬 데이터를 병렬 데이터로 변환하여 제 2 커넥터(51)에 출력한다.
도 10에 포함된 복수의 메모리 장치들(55_1 ~ 55_n, 65_1 ~ 65_n)은 상기 본 발명의 실시예들에 따른 반도체 메모리 장치들을 포함할 수 있다. 따라서, 복수의 메모리 장치들(55_1 ~ 55_9)은 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함할 수 있다.
복수의 메모리 장치들(55_1 ~ 55_n, 65_1 ~ 65_n)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 11은 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 포함하는 적층 반도체 장치(2500)의 하나를 나타내는 간략화된 투시도이다.
도 11을 참조하면, 적층 반도체 장치(2500)는 관통 전극(Through-Silicon Via)(2560)에 의해 전기적으로 연결된 인터페이스 칩(2510) 및 메모리 칩들(2520, 2530, 2540, 2550)을 포함한다. 도 13에는 두 개의 행으로 배치된 관통 전극(2560)이 도시되어 있지만, 적층 반도체 장치(2500)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 반도체 장치(2500)에 포함된 메모리 칩들(2520, 2530, 2540, 2550)은 상기 실시예들에 따른 레이턴시 제어 회로를 포함할 수 있다. 인터페이스 칩(2510)은 메모리 칩들(2520, 2530, 2540, 2550)과 외부 장치 사이에서 인터페이스를 수행한다.
도 12는 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 포함하는 메모리 시스템(2600)의 하나의 예를 나타내는 블록도이다.
도 12를 참조하면, 메모리 시스템(2600)은 메모리 컨트롤러(2610) 및 반도체 메모리 장치(2620)를 포함한다.
메모리 컨트롤러(2610)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(2620)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2610)에서 반도체 메모리 장치(2620)로 전송되거나, 버스를 통해서 반도체 메모리 장치(2620)에서 메모리 컨트롤러(2610)로 전송된다.
반도체 메모리 장치(2620)는 레이턴시 제어 회로를 포함하며, 레이턴시 제어 회로는 카스 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 복수의 샘플링 제어신호 및 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생할 수 있다. 따라서, 메모리 시스템(2600)에 포함된 반도체 메모리 장치(2620)는 샘플링 클럭신호를 멀티플렉싱하기 위한 멀티플렉서 등 회로 구성이 간단할 수 있다. 따라서, 반도체 메모리 장치(2620)는 칩 사이즈가 작고 고주파 동작에 적합하고 큰 값의 카스 레이턴시를 구현할 수 있다.
도 13은 본 발명의 실시예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 포함하는 전자 시스템(3000)의 하나의 예를 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 전자시스템(3000)은 제어기(3010), 입출력 장치(3020), 기억 장치(3030), 인터페이스(3040), 및 버스(3050)를 구비할 수 있다. 기억 장치(3030)는 본 발명의 실시 예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치일 수 있다. 버스(3050)는 제어기(3010), 입출력 장치(3020), 기억 장치(3030), 및 상기 인터페이스(3040) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
제어기(3010)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(3020)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(3030)는 데이터 및/또는 제어기(3010)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
기억 장치(3030)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 기억 장치(3030)는 본 발명의 실시 예들에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치일 수 있다.
인터페이스(3040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 인터페이스(3040)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있고 유선 또는 무선으로 데이터를 송수신할 수 있다. 또한, 인터페이스(3040)는 광섬유(optical fiber)를 포함할 수 있으며, 광섬유를 통해 데이터를 송수신할 수 있다. 전자 시스템(3000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(3000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(3000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(3000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 반도체 장치, 특히 반도체 메모리 장치 및 이를 포함하는 메모리 모듈 및 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 레이턴시 제어 회로
110, 210: 샘플링 클럭신호 발생회로
120, 220: 멀티플렉서
130, 230: 레이턴시 제어신호 발생회로
140, 250: 지연회로
150, 240: 래치 회로
170, 270: 트랜스퍼 클럭신호 발생회로
1000: 반도체 메모리 장치
2500: 적층 반도체 장치
30, 2600: 메모리 시스템
3000: 전자 시스템

Claims (10)

  1. 내부 클럭신호에 기초하여 위상이 다른 복수의 샘플링 클럭신호를 발생하는 샘플링 클럭신호 발생회로;
    카스(CAS: Column Address Strobe) 레이턴시 신호에 응답하여 상기 복수의 샘플링 클럭신호에 대해 멀티플렉싱을 수행하고 복수의 샘플링 제어신호를 발생하는 멀티플렉서;
    출력 클럭신호에 기초하여 위상이 다른 복수의 트랜스퍼 제어신호를 발생하는 트랜스퍼 제어신호 발생회로; 및
    상기 카스 레이턴시 신호 및 상기 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 상기 복수의 샘플링 제어신호 및 상기 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생하는 레이턴시 제어신호 발생회로를 포함하는 레이턴시 제어 회로.
  2. 제 1 항에 있어서, 상기 레이턴시 제어신호 발생회로는
    상기 카스 레이턴시 신호 및 상기 내부 클럭신호에 응답하여 상기 독출 정보신호를 지연시켜 상기 지연된 독출 정보신호를 발생하는 지연 회로; 및
    상기 복수의 샘플링 제어신호 및 상기 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호를 래치하고 상기 레이턴시 제어신호를 발생하는 래치 회로를 포함하는 것을 특징으로 하는 레이턴시 제어 회로.
  3. 제 2 항에 있어서, 상기 지연 회로는
    상기 카스 레이턴시 신호의 각 비트에 응답하여 상기 독출 정보신호와 플립플롭 출력신호 중에서 하나를 선택하는 멀티플렉서; 및
    상기 내부 클럭신호에 응답하여 상기 멀티플렉서의 출력신호를 래치하는 플립플롭으로 구성된 단위 회로가 캐스케이드 형태로 복수 개 연결된 구조를 갖는 것을 특징으로 하는 레이턴시 제어 회로.
  4. 제 3 항에 있어서,
    상기 지연 회로에 포함된 단위 회로 중에서 상기 지연 회로의 입력 단자에 연결된 멀티플렉서는 상기 카스 레이턴시 신호의 한 비트에 응답하여 상기 독출 정보신호와 접지 전압 중에서 하나를 선택하여 출력하는 것을 특징으로 하는 레이턴시 제어 회로.
  5. 제 2 항에 있어서, 상기 지연 회로는
    상기 카스 레이턴시 신호의 값에 따라 지연시간이 조절되는 카운터인 것을 특징으로 하는 레이턴시 제어 회로.
  6. 제 2 항에 있어서, 상기 지연 회로는
    상기 카스 레이턴시 신호의 제 7 비트에 응답하여 상기 독출 정보신호와 접지 전압 중에서 하나를 선택하여 출력하는 제 1 멀티플렉서;
    상기 내부 클럭신호에 응답하여 상기 제 1 멀티플렉서의 출력신호를 래치하는 제 1 플립플롭;
    상기 카스 레이턴시 신호의 제 6 비트에 응답하여 상기 독출 정보신호와 상기 제 1 플립플롭의 출력신호 중에서 하나를 선택하여 출력하는 제 2 멀티플렉서;
    상기 내부 클럭신호에 응답하여 상기 제 2 멀티플렉서의 출력신호를 래치하는 제 2 플립플롭;
    상기 카스 레이턴시 신호의 제 5 비트에 응답하여 상기 독출 정보신호와 상기 제 2 플립플롭의 출력신호 중에서 하나를 선택하여 출력하는 제 3 멀티플렉서;
    상기 내부 클럭신호에 응답하여 상기 제 3 멀티플렉서의 출력신호를 래치하는 제 3 플립플롭;
    상기 카스 레이턴시 신호의 제 4 비트에 응답하여 상기 독출 정보신호와 상기 제 3 플립플롭의 출력신호 중에서 하나를 선택하여 출력하는 제 4 멀티플렉서;
    상기 내부 클럭신호에 응답하여 상기 제 4 멀티플렉서의 출력신호를 래치하는 제 4 플립플롭;
    상기 카스 레이턴시 신호의 제 3 비트에 응답하여 상기 독출 정보신호와 상기 제 4 플립플롭의 출력신호 중에서 하나를 선택하여 출력하는 제 5 멀티플렉서;
    상기 내부 클럭신호에 응답하여 상기 제 5 멀티플렉서의 출력신호를 래치하는 제 5 플립플롭;
    상기 카스 레이턴시 신호의 제 2 비트에 응답하여 상기 독출 정보신호와 상기 제 5 플립플롭의 출력신호 중에서 하나를 선택하여 출력하는 제 6 멀티플렉서;
    상기 내부 클럭신호에 응답하여 상기 제 6 멀티플렉서의 출력신호를 래치하는 제 6 플립플롭;
    상기 카스 레이턴시 신호의 제 1 비트에 응답하여 상기 독출 정보신호와 상기 제 6 플립플롭의 출력신호 중에서 하나를 선택하여 출력하는 제 7 멀티플렉서; 및
    상기 내부 클럭신호에 응답하여 상기 제 7 멀티플렉서의 출력신호를 래치하는 제 7 플립플롭을 포함하는 것을 특징으로 하는 레이턴시 제어 회로.
  7. 제 6 항에 있어서,
    상기 카스 레이턴시 신호의 제 7 비트가 1의 값을 갖고, 상기 카스 레이턴시 신호의 제 6 내지 제 1비트가 0의 값을 가질 때, 상기 지연 회로의 지연시간이 가장 긴 것을 특징으로 하는 레이턴시 제어 회로.
  8. 제 6 항에 있어서,
    상기 카스 레이턴시 신호의 제 7 내지 제 1 비트가 모두 1의 값을 가질 때, 상기 지연 회로의 지연시간이 가장 짧은 것을 특징으로 하는 레이턴시 제어 회로.
  9. 메모리 셀 어레이;
    카스(CAS: Column Address Strobe) 레이턴시 신호 및 내부 클럭신호에 응답하여 독출 정보신호를 지연시켜 지연된 독출 정보신호를 발생하고, 복수의 샘플링 제어신호 및 복수의 트랜스퍼 제어신호에 응답하여 상기 지연된 독출 정보신호에 기초하여 레이턴시 제어신호를 발생하는 레이턴시 제어 회로; 및
    상기 메모리 셀 어레이로부터 데이터를 수신하고, 상기 레이턴시 제어신호에 응답하여 상기 메모리 셀 어레이로부터 수신된 데이터를 출력하는 출력 버퍼를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 반도체 메모리 장치는
    관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 칩들이 적층된 적층 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
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