JP2003110411A - デューティ補正回路 - Google Patents
デューティ補正回路Info
- Publication number
- JP2003110411A JP2003110411A JP2001401848A JP2001401848A JP2003110411A JP 2003110411 A JP2003110411 A JP 2003110411A JP 2001401848 A JP2001401848 A JP 2001401848A JP 2001401848 A JP2001401848 A JP 2001401848A JP 2003110411 A JP2003110411 A JP 2003110411A
- Authority
- JP
- Japan
- Prior art keywords
- duty
- signal
- clock
- clock signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002156 mixing Methods 0.000 claims description 43
- 239000003990 capacitor Substances 0.000 claims description 14
- 230000001934 delay Effects 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000007599 discharging Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 8
- 101100062780 Mus musculus Dclk1 gene Proteins 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳクロックのデューティを補正する回
路を提供する。 【解決手段】 クロック信号のデューティ（ｄｕｔｙ）
を補正する回路において、前記クロック信号のデューテ
ィを判定した後、判定結果を示す制御信号を生成して出
力するデューティチェック部１０１（ｄｕｔｙ ｃｈｅ
ｃｋ ｂｌｏｃｋ）と、前記クロック信号または前記ク
ロック信号と１８０゜の位相差を有するクロックバー信
号を入力し、前記デューティチェック部の制御信号に応
じて前記クロック信号またはクロックバー信号のいずれ
か一方の信号のデューティを補正して出力するデューテ
ィ補正部１０３（ｄｕｔｙ ｃｏｒｒｅｃｔｉｏｎ ｂ
ｌｏｃｋ）とを備える。
路を提供する。 【解決手段】 クロック信号のデューティ（ｄｕｔｙ）
を補正する回路において、前記クロック信号のデューテ
ィを判定した後、判定結果を示す制御信号を生成して出
力するデューティチェック部１０１（ｄｕｔｙ ｃｈｅ
ｃｋ ｂｌｏｃｋ）と、前記クロック信号または前記ク
ロック信号と１８０゜の位相差を有するクロックバー信
号を入力し、前記デューティチェック部の制御信号に応
じて前記クロック信号またはクロックバー信号のいずれ
か一方の信号のデューティを補正して出力するデューテ
ィ補正部１０３（ｄｕｔｙ ｃｏｒｒｅｃｔｉｏｎ ｂ
ｌｏｃｋ）とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、デューティ補正回
路に関し、特にＤＤＲ ＤＲＡＭ、ＲＡＭＢＵＳＤＲＡ
Ｍなどに使われる入力クロックが５０％に非常に近いデ
ューティを有するように補正する回路に関するものであ
る。
路に関し、特にＤＤＲ ＤＲＡＭ、ＲＡＭＢＵＳＤＲＡ
Ｍなどに使われる入力クロックが５０％に非常に近いデ
ューティを有するように補正する回路に関するものであ
る。
【０００２】
【従来の技術】従来のＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ
ｒａｔｅ）ＤＲＡＭの場合、デューティ補正をしてい
なく、入力クロックのデューティ誤差の規格は±５％で
あり、ジッタ（ｊｉｔｔｅｒ）規格は±１０％である。
これを周波数で表すと、１６６ＭＨｚである場合、ジッ
タ規格は±６００ｐｓであり、入力クロックのデューテ
ィ誤差は±３００ｐｓとなる。入力クロックのデューテ
ィ誤差が出力クロックと出力データにそのまま現れると
したら、実際に考慮できるジッタ規格は、±３００ｐｓ
になるので、実際、回路設計時に余裕（ｍａｒｇｉｎ）
があまりなくなる。
ｒａｔｅ）ＤＲＡＭの場合、デューティ補正をしてい
なく、入力クロックのデューティ誤差の規格は±５％で
あり、ジッタ（ｊｉｔｔｅｒ）規格は±１０％である。
これを周波数で表すと、１６６ＭＨｚである場合、ジッ
タ規格は±６００ｐｓであり、入力クロックのデューテ
ィ誤差は±３００ｐｓとなる。入力クロックのデューテ
ィ誤差が出力クロックと出力データにそのまま現れると
したら、実際に考慮できるジッタ規格は、±３００ｐｓ
になるので、実際、回路設計時に余裕（ｍａｒｇｉｎ）
があまりなくなる。
【０００３】従って、多くのデューティ補正回路が開発
されてきたが、ＣＭＯＳクロックのデューティを補正す
る回路をデジタルで構成することは容易なことではな
い。このような回路では、クロック信号ｃｌｋとクロッ
クバー信号ｃｌｋｂがお互いに同じデューティ誤差を有
する場合は補正をするのに対して、お互い異なるデュー
ティ、すなわち完全に相補的な関係にある場合は、例え
ば、ｃｌｋのデューティが４０％で、ｃｌｋｂのデュー
ティが６０％である場合、一方のデューティだけを補正
するという問題点が発生することになる。
されてきたが、ＣＭＯＳクロックのデューティを補正す
る回路をデジタルで構成することは容易なことではな
い。このような回路では、クロック信号ｃｌｋとクロッ
クバー信号ｃｌｋｂがお互いに同じデューティ誤差を有
する場合は補正をするのに対して、お互い異なるデュー
ティ、すなわち完全に相補的な関係にある場合は、例え
ば、ｃｌｋのデューティが４０％で、ｃｌｋｂのデュー
ティが６０％である場合、一方のデューティだけを補正
するという問題点が発生することになる。
【０００４】
【発明が解決しようとする課題】そこで、本発明は上記
従来のデューティ補正回路における問題点に鑑みてなさ
れたものであって、本発明の目的は、ＣＭＯＳクロック
のデューティを補正する回路を提供することにある。ま
た、本発明の他の目的は、レイアウトの面積を縮小させ
ることが可能なデューティ補正回路を提供することであ
る。また、本発明の他の目的は、設計が容易なデューテ
ィ補正回路を提供することである。
従来のデューティ補正回路における問題点に鑑みてなさ
れたものであって、本発明の目的は、ＣＭＯＳクロック
のデューティを補正する回路を提供することにある。ま
た、本発明の他の目的は、レイアウトの面積を縮小させ
ることが可能なデューティ補正回路を提供することであ
る。また、本発明の他の目的は、設計が容易なデューテ
ィ補正回路を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
になされた本発明によるデューティ補正回路は、クロッ
ク信号のデューティ（ｄｕｔｙ）を補正する回路におい
て、前記クロック信号のデューティを判定した後、判定
結果を示す制御信号を生成して出力するデューティチェ
ック部（ｄｕｔｙ ｃｈｅｃｋ ｂｌｏｃｋ）と、前記
クロック信号または前記クロック信号と１８０゜の位相
差を有するクロックバー信号を入力し、前記デューティ
チェック部の制御信号に応じて前記クロック信号または
クロックバー信号のいずれか一方の信号のデューティを
補正して出力するデューティ補正部（ｄｕｔｙ ｃｏｒ
ｒｅｃｔｉｏｎ ｂｌｏｃｋ）とを備えることを特徴と
する。
になされた本発明によるデューティ補正回路は、クロッ
ク信号のデューティ（ｄｕｔｙ）を補正する回路におい
て、前記クロック信号のデューティを判定した後、判定
結果を示す制御信号を生成して出力するデューティチェ
ック部（ｄｕｔｙ ｃｈｅｃｋ ｂｌｏｃｋ）と、前記
クロック信号または前記クロック信号と１８０゜の位相
差を有するクロックバー信号を入力し、前記デューティ
チェック部の制御信号に応じて前記クロック信号または
クロックバー信号のいずれか一方の信号のデューティを
補正して出力するデューティ補正部（ｄｕｔｙ ｃｏｒ
ｒｅｃｔｉｏｎ ｂｌｏｃｋ）とを備えることを特徴と
する。
【０００６】また、前記デューティチェック部は、前記
クロック信号のデューティが５０％であるか、５０％未
満であるか、または５０％超過であるかを判定すること
を特徴とする。また、前記デューティ補正部は、前記ク
ロック信号のデューティが５０％未満ならば、前記クロ
ック信号のデューティを補正して出力し、前記クロック
信号のデューティが５０％超過ならば、前記クロックバ
ー信号のデューティを補正して出力し、前記クロック信
号のデューティが５０％ならば、前記クロック信号また
はクロックバー信号をそのまま出力することを特徴とす
る。また、前記デューティチェック部は、前記クロック
信号により制御される第１のスイッチと、前記クロック
バー信号により制御される第２のスイッチと、前記第１
のスイッチのオンまたはオフによって充放電される第１
のコンデンサと、前記第２のスイッチのオンまたはオフ
によって充放電される第２のコンデンサとを備えること
を特徴とする。
クロック信号のデューティが５０％であるか、５０％未
満であるか、または５０％超過であるかを判定すること
を特徴とする。また、前記デューティ補正部は、前記ク
ロック信号のデューティが５０％未満ならば、前記クロ
ック信号のデューティを補正して出力し、前記クロック
信号のデューティが５０％超過ならば、前記クロックバ
ー信号のデューティを補正して出力し、前記クロック信
号のデューティが５０％ならば、前記クロック信号また
はクロックバー信号をそのまま出力することを特徴とす
る。また、前記デューティチェック部は、前記クロック
信号により制御される第１のスイッチと、前記クロック
バー信号により制御される第２のスイッチと、前記第１
のスイッチのオンまたはオフによって充放電される第１
のコンデンサと、前記第２のスイッチのオンまたはオフ
によって充放電される第２のコンデンサとを備えること
を特徴とする。
【０００７】また、前記デューティチェック部は、前記
第１のコンデンサにかかる電圧と、前記第２のコンデン
サにかかる電圧の大きさを比較し、前記制御信号を生成
する比較器をさらに備えることを特徴とする。また、前
記デューティ補正部は、前記クロック信号のデューティ
が５０％未満ならば、前記制御信号によりイネーブルさ
れて、前記クロック信号のデューティを補正するクロッ
ク信号補正部と、前記クロック信号のデューティが５０
％超過ならば、前記制御信号によりイネーブルされて、
前記クロックバー信号のデューティを補正するクロック
バー信号補正部とを備えることを特徴とする。また、前
記クロック信号補正部は、前記クロック信号の立ち上が
りエッジ及び立ち下がりエッジが所定の勾配を有するよ
うにする第１の位相ブレンディング（ｂｌｅｎｄｉｎ
ｇ）回路と、前記クロック信号が所定時間遅延されるよ
うにする第１の遅延回路と、前記第１の遅延回路の出力
信号が所定の勾配を有するようにする第２の位相ブレン
ディング回路とを備え、前記第１の位相ブレンディング
回路と前記第２の位相ブレンディング回路とは、その出
力端子がお互いに電気的に接続されていることを特徴と
する。
第１のコンデンサにかかる電圧と、前記第２のコンデン
サにかかる電圧の大きさを比較し、前記制御信号を生成
する比較器をさらに備えることを特徴とする。また、前
記デューティ補正部は、前記クロック信号のデューティ
が５０％未満ならば、前記制御信号によりイネーブルさ
れて、前記クロック信号のデューティを補正するクロッ
ク信号補正部と、前記クロック信号のデューティが５０
％超過ならば、前記制御信号によりイネーブルされて、
前記クロックバー信号のデューティを補正するクロック
バー信号補正部とを備えることを特徴とする。また、前
記クロック信号補正部は、前記クロック信号の立ち上が
りエッジ及び立ち下がりエッジが所定の勾配を有するよ
うにする第１の位相ブレンディング（ｂｌｅｎｄｉｎ
ｇ）回路と、前記クロック信号が所定時間遅延されるよ
うにする第１の遅延回路と、前記第１の遅延回路の出力
信号が所定の勾配を有するようにする第２の位相ブレン
ディング回路とを備え、前記第１の位相ブレンディング
回路と前記第２の位相ブレンディング回路とは、その出
力端子がお互いに電気的に接続されていることを特徴と
する。
【０００８】また、前記クロックバー信号補正部は、前
記クロックバー信号が所定の勾配を有するようにする第
３の位相ブレンディング回路と、前記クロックバー信号
が所定時間遅延されるようにする第２の遅延回路と、前
記第２の遅延回路の出力信号が所定の勾配を有するよう
にする第４の位相ブレンディング回路とを備え、前記第
３の位相ブレンディング回路と前記第４の位相ブレンデ
ィング回路とは、その出力端子がお互いに電気的に接続
されていることを特徴とする。また、前記デューティ補
正部の出力信号を入力し、１８０゜の位相差を有する新
しいクロック信号及びクロックバー信号を生成して出力
するクロックバッファ部（ｃｌｏｃｋ ｂｕｆｆｅｒ
ｂｌｏｃｋ）をさらに備えることを特徴とする。また、
前記クロックバッファ部は、前記デューティ補正部の出
力信号が入力される２つのインバータチェーンからな
り、前記２つのインバータチェーンのうち１つは、偶数
個のインバータを有し、他の一つは、奇数個のインバー
タを有することを特徴とする。
記クロックバー信号が所定の勾配を有するようにする第
３の位相ブレンディング回路と、前記クロックバー信号
が所定時間遅延されるようにする第２の遅延回路と、前
記第２の遅延回路の出力信号が所定の勾配を有するよう
にする第４の位相ブレンディング回路とを備え、前記第
３の位相ブレンディング回路と前記第４の位相ブレンデ
ィング回路とは、その出力端子がお互いに電気的に接続
されていることを特徴とする。また、前記デューティ補
正部の出力信号を入力し、１８０゜の位相差を有する新
しいクロック信号及びクロックバー信号を生成して出力
するクロックバッファ部（ｃｌｏｃｋ ｂｕｆｆｅｒ
ｂｌｏｃｋ）をさらに備えることを特徴とする。また、
前記クロックバッファ部は、前記デューティ補正部の出
力信号が入力される２つのインバータチェーンからな
り、前記２つのインバータチェーンのうち１つは、偶数
個のインバータを有し、他の一つは、奇数個のインバー
タを有することを特徴とする。
【０００９】上記目的を達成するためになされた本発明
によるデューティ補正回路は、クロック信号のデューテ
ィを補正する回路において、前記クロック信号のデュー
ティが５０％であるか、５０％未満であるか、または５
０％超過であるかを判定した後、判定結果を示す制御信
号を生成して出力するデューティチェック部と、前記ク
ロック信号または前記クロック信号と１８０゜の位相差
を有するクロックバー信号を入力し、前記デューティチ
ェック部の制御信号に応じて、前記クロック信号のデュ
ーティが５０％未満ならば、前記クロック信号のデュー
ティを補正して出力し、前記クロック信号のデューティ
が５０％超過ならば、前記クロックバー信号のデューテ
ィを補正して出力し、前記クロック信号のデューティが
５０％ならば、前記クロック信号またはクロックバー信
号をそのまま出力するデューティ補正部とを備えること
を特徴とする。
によるデューティ補正回路は、クロック信号のデューテ
ィを補正する回路において、前記クロック信号のデュー
ティが５０％であるか、５０％未満であるか、または５
０％超過であるかを判定した後、判定結果を示す制御信
号を生成して出力するデューティチェック部と、前記ク
ロック信号または前記クロック信号と１８０゜の位相差
を有するクロックバー信号を入力し、前記デューティチ
ェック部の制御信号に応じて、前記クロック信号のデュ
ーティが５０％未満ならば、前記クロック信号のデュー
ティを補正して出力し、前記クロック信号のデューティ
が５０％超過ならば、前記クロックバー信号のデューテ
ィを補正して出力し、前記クロック信号のデューティが
５０％ならば、前記クロック信号またはクロックバー信
号をそのまま出力するデューティ補正部とを備えること
を特徴とする。
【００１０】このような構成を有する本発明によると、
高速メモリ素子に使われる入力クロックのデューティ誤
差をチェックし、このクロックが５０％以上のデューテ
ィを有するか、または５０％未満のデューティを有する
かをあらかじめ確認した後、デューティ補正を行う。す
なわち、どのクロックがどちら側に誤差が発生したかを
感知できる回路を用いて、１つのクロックに対してデュ
ーティを補正した後、さらに補正されたクロックを用い
て、お互いに１８０゜の位相差を有する２つのクロック
を新しく生成する。
高速メモリ素子に使われる入力クロックのデューティ誤
差をチェックし、このクロックが５０％以上のデューテ
ィを有するか、または５０％未満のデューティを有する
かをあらかじめ確認した後、デューティ補正を行う。す
なわち、どのクロックがどちら側に誤差が発生したかを
感知できる回路を用いて、１つのクロックに対してデュ
ーティを補正した後、さらに補正されたクロックを用い
て、お互いに１８０゜の位相差を有する２つのクロック
を新しく生成する。
【００１１】また、このような構成を有する本発明によ
れば、ＣＭＯＳクロックのデューティを精巧に補正する
ことが可能となる。また、アナログタイプのデューティ
補正回路に比べて簡単なので、レイアウトの面積を縮小
させることができるだけでなく、設計が容易であるとい
う利点がある。
れば、ＣＭＯＳクロックのデューティを精巧に補正する
ことが可能となる。また、アナログタイプのデューティ
補正回路に比べて簡単なので、レイアウトの面積を縮小
させることができるだけでなく、設計が容易であるとい
う利点がある。
【００１２】
【発明の実施の形態】次に、本発明にかかるデューティ
補正回路の実施の形態の具体例を図面を参照しながら説
明する。図面において、同一の参照符号は、同一または
類似の構成要素または信号を示すものである。
補正回路の実施の形態の具体例を図面を参照しながら説
明する。図面において、同一の参照符号は、同一または
類似の構成要素または信号を示すものである。
【００１３】まず、図１は、本発明に係るデューティ補
正回路のブロック図である。図１に示すように、本発明
に係るデューティ補正回路１００は、デューティチェッ
ク部１０１と、デューティ補正部１０３と、クロックバ
ッファ１０５とを備えている。同図において、ｃｌｋ
は、クロック信号を、ｃｌｋｂは、ｃｌｋから１８０゜
位相転移されたクロックバー信号を、ｄｕｔｙ４０％
は、クロック信号ｃｌｋのデューティが５０％未満であ
る場合に活性化する信号を、ｄｕｔｙ５０％は、クロッ
ク信号ｃｌｋのデューティが５０％である場合に活性化
する信号を、ｄｕｔｙ６０％は、クロック信号ｃｌｋの
デューティが５０％を超過する場合に活性化する信号を
各々示す。また、ｃｌｋｉｎは、デューティ補正部１０
３により補正されたクロック信号を、ｃｌｋｏｕｔとｃ
ｌｋｏｕｔｂは、ｃｌｋｉｎを入力としてクロックバッ
ファ１０５により生成され、お互いに１８０゜の位相差
を有するクロック信号を各々示す。
正回路のブロック図である。図１に示すように、本発明
に係るデューティ補正回路１００は、デューティチェッ
ク部１０１と、デューティ補正部１０３と、クロックバ
ッファ１０５とを備えている。同図において、ｃｌｋ
は、クロック信号を、ｃｌｋｂは、ｃｌｋから１８０゜
位相転移されたクロックバー信号を、ｄｕｔｙ４０％
は、クロック信号ｃｌｋのデューティが５０％未満であ
る場合に活性化する信号を、ｄｕｔｙ５０％は、クロッ
ク信号ｃｌｋのデューティが５０％である場合に活性化
する信号を、ｄｕｔｙ６０％は、クロック信号ｃｌｋの
デューティが５０％を超過する場合に活性化する信号を
各々示す。また、ｃｌｋｉｎは、デューティ補正部１０
３により補正されたクロック信号を、ｃｌｋｏｕｔとｃ
ｌｋｏｕｔｂは、ｃｌｋｉｎを入力としてクロックバッ
ファ１０５により生成され、お互いに１８０゜の位相差
を有するクロック信号を各々示す。
【００１４】デューティチェック部１０１は、クロック
信号ｃｌｋ、ｃｌｋｂを入力として受信し、クロック信
号ｃｌｋのデューティが５０％未満であるか、５０％超
過であるか、又は５０％であるかを判定する。クロック
信号ｃｌｋのデューティが５０％未満ならば、ｄｕｔｙ
４０％という信号が活性化され、デューティ補正部１０
３を制御する信号として使われる。クロック信号ｃｌｋ
のデューティが５０％超過ならば、ｄｕｔｙ６０％とい
う信号が活性化され、デューティ補正部１０３を制御す
る信号として使われる。そしてクロック信号ｃｌｋのデ
ューティが５０％ならば、ｄｕｔｙ５０％という信号が
活性化され、デューティ補正部１０３を制御する信号と
して使われる。
信号ｃｌｋ、ｃｌｋｂを入力として受信し、クロック信
号ｃｌｋのデューティが５０％未満であるか、５０％超
過であるか、又は５０％であるかを判定する。クロック
信号ｃｌｋのデューティが５０％未満ならば、ｄｕｔｙ
４０％という信号が活性化され、デューティ補正部１０
３を制御する信号として使われる。クロック信号ｃｌｋ
のデューティが５０％超過ならば、ｄｕｔｙ６０％とい
う信号が活性化され、デューティ補正部１０３を制御す
る信号として使われる。そしてクロック信号ｃｌｋのデ
ューティが５０％ならば、ｄｕｔｙ５０％という信号が
活性化され、デューティ補正部１０３を制御する信号と
して使われる。
【００１５】デューティ補正部１０３は、デューティチ
ェック部１０１からの制御信号ｄｕｔｙ４０％、ｄｕｔ
ｙ５０％、ｄｕｔｙ６０％を用いてクロック信号ｃｌ
ｋ、ｃｌｋｂを適切に遅延させることによって、デュー
ティを補正する。まず、クロック信号ｃｌｋのデューテ
ィが５０％未満ならば、デューティチェック部１０１に
よりｄｕｔｙ４０％という信号が活性化され、このｄｕ
ｔｙ４０％という信号は、デューティ補正部１０３によ
り、クロック信号ｃｌｋをデューティが５０％になるよ
うに所定時間遅延させた後、クロックバッファ１０５に
出力するようにする。クロック信号ｃｌｋのデューティ
が５０％超過ならば、デューティチェック部１０１によ
りｄｕｔｙ６０％という信号が活性化され、このｄｕｔ
ｙ６０％という信号は、デューティ補正部１０３によ
り、クロックバー信号ｃｌｋｂをデューティが５０％に
なるように所定時間遅延させた後、クロックバッファ１
０５に出力するようにする。クロック信号ｃｌｋのデュ
ーティが５０％ならば、そのまま出力されるようにす
る。したがって、デューティ補正部１０５の出力信号ｃ
ｌｋｉｎは、ｄｕｔｙ４０％信号が活性化される場合に
は、クロック信号ｃｌｋが遅延されたものであり、ｄｕ
ｔｙ５０％信号が活性化される場合には、クロックバー
信号ｃｌｋｂが遅延されたものであって、５０％に非常
に近いデューティを有する。クロックバッファ部１０５
は、デューティ補正部１０３からの出力信号ｃｌｋｉｎ
を入力し、１８０゜の位相差を有する新しいクロック信
号ｃｌｋｏｕｔ及びクロックバー信号ｃｌｋｏｕｔｂを
生成して出力する。
ェック部１０１からの制御信号ｄｕｔｙ４０％、ｄｕｔ
ｙ５０％、ｄｕｔｙ６０％を用いてクロック信号ｃｌ
ｋ、ｃｌｋｂを適切に遅延させることによって、デュー
ティを補正する。まず、クロック信号ｃｌｋのデューテ
ィが５０％未満ならば、デューティチェック部１０１に
よりｄｕｔｙ４０％という信号が活性化され、このｄｕ
ｔｙ４０％という信号は、デューティ補正部１０３によ
り、クロック信号ｃｌｋをデューティが５０％になるよ
うに所定時間遅延させた後、クロックバッファ１０５に
出力するようにする。クロック信号ｃｌｋのデューティ
が５０％超過ならば、デューティチェック部１０１によ
りｄｕｔｙ６０％という信号が活性化され、このｄｕｔ
ｙ６０％という信号は、デューティ補正部１０３によ
り、クロックバー信号ｃｌｋｂをデューティが５０％に
なるように所定時間遅延させた後、クロックバッファ１
０５に出力するようにする。クロック信号ｃｌｋのデュ
ーティが５０％ならば、そのまま出力されるようにす
る。したがって、デューティ補正部１０５の出力信号ｃ
ｌｋｉｎは、ｄｕｔｙ４０％信号が活性化される場合に
は、クロック信号ｃｌｋが遅延されたものであり、ｄｕ
ｔｙ５０％信号が活性化される場合には、クロックバー
信号ｃｌｋｂが遅延されたものであって、５０％に非常
に近いデューティを有する。クロックバッファ部１０５
は、デューティ補正部１０３からの出力信号ｃｌｋｉｎ
を入力し、１８０゜の位相差を有する新しいクロック信
号ｃｌｋｏｕｔ及びクロックバー信号ｃｌｋｏｕｔｂを
生成して出力する。
【００１６】図２は、本発明の一実施例に係るデューテ
ィチェック部のデューティ誤差判断回路の回路図であ
り、図３は、本発明の一実施例に係るデューティチェッ
ク部の比較器のブロック図である。図２、図３に示すよ
うに、デューティチェック部は、入力クロックのデュー
ティがどちら側に誤差を有するかを判断するデューティ
誤差判断回路２００と、デューティ誤差判断回路２００
の出力信号を用いてデューティ補正部１０３を制御する
制御信号を生成する比較器２０２とから構成される。
ィチェック部のデューティ誤差判断回路の回路図であ
り、図３は、本発明の一実施例に係るデューティチェッ
ク部の比較器のブロック図である。図２、図３に示すよ
うに、デューティチェック部は、入力クロックのデュー
ティがどちら側に誤差を有するかを判断するデューティ
誤差判断回路２００と、デューティ誤差判断回路２００
の出力信号を用いてデューティ補正部１０３を制御する
制御信号を生成する比較器２０２とから構成される。
【００１７】図２に示すように、デューティ誤差判断回
路２００は、クロック信号ｃｌｋにより制御される第１
のスイッチとしてのＮＭＯＳトランジスタＮ４と、クロ
ックバー信号ｃｌｋｂにより制御される第２のスイッチ
としてのＮＭＯＳトランジスタＮ３と、ＮＭＯＳトラン
ジスタＮ４のオンまたはオフによって充放電されるコン
デンサＣ１と、ＮＭＯＳトランジスタＮ３のオンまたは
オフによって充放電されるコンデンサＣ０とを主な構成
要素として備えている。コンデンサＣ０、Ｃ１は、ＮＭ
ＯＳトランジスタで構成され、非常に大きい値のキャパ
シタンスを有するようにする。
路２００は、クロック信号ｃｌｋにより制御される第１
のスイッチとしてのＮＭＯＳトランジスタＮ４と、クロ
ックバー信号ｃｌｋｂにより制御される第２のスイッチ
としてのＮＭＯＳトランジスタＮ３と、ＮＭＯＳトラン
ジスタＮ４のオンまたはオフによって充放電されるコン
デンサＣ１と、ＮＭＯＳトランジスタＮ３のオンまたは
オフによって充放電されるコンデンサＣ０とを主な構成
要素として備えている。コンデンサＣ０、Ｃ１は、ＮＭ
ＯＳトランジスタで構成され、非常に大きい値のキャパ
シタンスを有するようにする。
【００１８】クロック信号のデューティが５０％より大
きいクロックの場合は、放電量より充電量が多いため、
コンデンサに電荷が続いて充電され、デューティが５０
％以下であるクロックの場合は、充電量より放電量が多
いため、続いて放電が行われる。例えば、クロックｃｌ
ｋがハイレバルである区間が５０％以上の場合は、充電
量がより多いから、ノードｄｃｃのレベルは上昇するの
に対して、ノードｄｃｃｂのレベルは下降することにな
る。クロックｃｌｋｂがハイレバルである区間が５０％
以下の場合は、その反対となる。ここで、ｄｃｃ、ｄｃ
ｃｂは、混同のおそれがない場合、該当ノードの電圧信
号を示すものとしても使われる。電圧信号ｄｃｃとｄｃ
ｃｂを利用すれば、入力されるクロックのデューティ誤
差がどちら側に発生したかを判断でき、これにより、位
相ブレンディング部でｃｌｋとｃｌｋｂの中でいずれか
のクロックを利用すべきかを判断できる。
きいクロックの場合は、放電量より充電量が多いため、
コンデンサに電荷が続いて充電され、デューティが５０
％以下であるクロックの場合は、充電量より放電量が多
いため、続いて放電が行われる。例えば、クロックｃｌ
ｋがハイレバルである区間が５０％以上の場合は、充電
量がより多いから、ノードｄｃｃのレベルは上昇するの
に対して、ノードｄｃｃｂのレベルは下降することにな
る。クロックｃｌｋｂがハイレバルである区間が５０％
以下の場合は、その反対となる。ここで、ｄｃｃ、ｄｃ
ｃｂは、混同のおそれがない場合、該当ノードの電圧信
号を示すものとしても使われる。電圧信号ｄｃｃとｄｃ
ｃｂを利用すれば、入力されるクロックのデューティ誤
差がどちら側に発生したかを判断でき、これにより、位
相ブレンディング部でｃｌｋとｃｌｋｂの中でいずれか
のクロックを利用すべきかを判断できる。
【００１９】図３に示されているように、比較器２０２
は、コンデンサＣ０にかかる電圧ｄｃｃとコンデンサＣ
０にかかる電圧ｄｃｃｂの大きさを比較することによっ
て、デューティが５０％未満の場合は、ｄｕｔｙ４０％
という信号が出力され、デューティが５０％以上の場合
は、ｄｕｔｙ６０％という信号が出力されるようにす
る。もちろんデューティが正確に５０％の場合は、ｄｕ
ｔｙ５０％という信号を出力する。これらの出力信号
は、前述したように、デューティ補正部１０３を制御す
る制御信号として使われる。
は、コンデンサＣ０にかかる電圧ｄｃｃとコンデンサＣ
０にかかる電圧ｄｃｃｂの大きさを比較することによっ
て、デューティが５０％未満の場合は、ｄｕｔｙ４０％
という信号が出力され、デューティが５０％以上の場合
は、ｄｕｔｙ６０％という信号が出力されるようにす
る。もちろんデューティが正確に５０％の場合は、ｄｕ
ｔｙ５０％という信号を出力する。これらの出力信号
は、前述したように、デューティ補正部１０３を制御す
る制御信号として使われる。
【００２０】図４は、本発明の一実施例に係るデューテ
ィ補正部のブロック図である。図４に示すように、デュ
ーティ補正部３００は、クロック信号ｃｌｋのデューテ
ィを補正するクロック信号補正部３００ａと、クロック
信号ｃｌｋと１８０゜の位相差を有するクロックバー信
号ｃｌｋｂのデューティを補正するクロックバー信号補
正部３００ｂとで構成される。図４で、ｃｌｋとｃｌｋ
ｂは、図１のように、外部から入力されるクロック信号
を、ｄｕｔｙ４０％とｄｕｔｙ６０％は、デューティチ
ェック部１０１から生成される制御信号を、ｐｃｌｋ
は、クロック信号ｃｌｋが位相ブレンディング回路３０
９を経由した後のクロック信号を、ｐｄｃｌｋは、クロ
ック信号ｃｌｋが遅延回路３０５と位相ブレンディング
回路３１１を経由した後のクロック信号を、ｐｃｌｋｂ
は、クロック信号ｃｌｋｂが位相ブレンディング回路３
１５を経由した後のクロック信号を、ｐｄｃｌｋｂは、
クロック信号ｃｌｋｂが遅延回路３０７と位相ブレンデ
ィング回路３１３を経由した後のクロック信号を各々示
す。
ィ補正部のブロック図である。図４に示すように、デュ
ーティ補正部３００は、クロック信号ｃｌｋのデューテ
ィを補正するクロック信号補正部３００ａと、クロック
信号ｃｌｋと１８０゜の位相差を有するクロックバー信
号ｃｌｋｂのデューティを補正するクロックバー信号補
正部３００ｂとで構成される。図４で、ｃｌｋとｃｌｋ
ｂは、図１のように、外部から入力されるクロック信号
を、ｄｕｔｙ４０％とｄｕｔｙ６０％は、デューティチ
ェック部１０１から生成される制御信号を、ｐｃｌｋ
は、クロック信号ｃｌｋが位相ブレンディング回路３０
９を経由した後のクロック信号を、ｐｄｃｌｋは、クロ
ック信号ｃｌｋが遅延回路３０５と位相ブレンディング
回路３１１を経由した後のクロック信号を、ｐｃｌｋｂ
は、クロック信号ｃｌｋｂが位相ブレンディング回路３
１５を経由した後のクロック信号を、ｐｄｃｌｋｂは、
クロック信号ｃｌｋｂが遅延回路３０７と位相ブレンデ
ィング回路３１３を経由した後のクロック信号を各々示
す。
【００２１】位相ブレンディング回路３０９、３１５
は、各々クロック信号ｃｌｋまたはクロックバー信号ｃ
ｌｋｂが所定値の勾配をもって逆転されるようにする。
遅延回路３０５、３０７は、デューティ補正のために、
クロック信号ｃｌｋまたはクロックバー信号ｃｌｋｂを
所定時間遅延させる。他の位相ブレンディング回路３１
１、３１３は、遅延回路３０５、３０７の出力信号がそ
れぞれ所定値の勾配をもって逆転されるようにする。位
相ブレンディング回路３０９と位相ブレンディング回路
３１１は、その出力端子が物理的に結合されて、デュー
ティ補正部１０３の出力端子に連結される。また、位相
ブレンディング回路３１３と位相ブレンディング回路３
１５は、その出力端子が物理的に結合されて、デューテ
ィ補正部１０３の出力端子に連結される。
は、各々クロック信号ｃｌｋまたはクロックバー信号ｃ
ｌｋｂが所定値の勾配をもって逆転されるようにする。
遅延回路３０５、３０７は、デューティ補正のために、
クロック信号ｃｌｋまたはクロックバー信号ｃｌｋｂを
所定時間遅延させる。他の位相ブレンディング回路３１
１、３１３は、遅延回路３０５、３０７の出力信号がそ
れぞれ所定値の勾配をもって逆転されるようにする。位
相ブレンディング回路３０９と位相ブレンディング回路
３１１は、その出力端子が物理的に結合されて、デュー
ティ補正部１０３の出力端子に連結される。また、位相
ブレンディング回路３１３と位相ブレンディング回路３
１５は、その出力端子が物理的に結合されて、デューテ
ィ補正部１０３の出力端子に連結される。
【００２２】伝送ゲート３０１は、ｄｕｔｙ４０％とい
う信号によって制御され、伝送ゲート３０３は、ｄｕｔ
ｙ６０％という信号によって制御される。したがって、
クロック信号補正部３００ａで、ｄｕｔｙ４０％という
信号が、前述したように、クロック信号ｃｌｋのデュー
ティが５０％未満である場合に活性化されると、クロッ
ク信号ｃｌｋは、伝送ゲート３０１を経由して位相ブレ
ンディング回路３０９と遅延部３０５に提供される。遅
延回路３０５に提供されたクロック信号ｃｌｋは、デュ
ーティ補正のために、所定の時間だけ遅延されて位相ブ
レンディング回路３１１に提供される。
う信号によって制御され、伝送ゲート３０３は、ｄｕｔ
ｙ６０％という信号によって制御される。したがって、
クロック信号補正部３００ａで、ｄｕｔｙ４０％という
信号が、前述したように、クロック信号ｃｌｋのデュー
ティが５０％未満である場合に活性化されると、クロッ
ク信号ｃｌｋは、伝送ゲート３０１を経由して位相ブレ
ンディング回路３０９と遅延部３０５に提供される。遅
延回路３０５に提供されたクロック信号ｃｌｋは、デュ
ーティ補正のために、所定の時間だけ遅延されて位相ブ
レンディング回路３１１に提供される。
【００２３】位相ブレンディング回路３０９、３１１
は、後述するように、入力信号を反転させるインバータ
であり、単純に反転させるものではなく、クロック信号
の立ち上がりエッジと立ち下がりエッジがある程度の勾
配を有するようにする。このように勾配を有するように
することは、出力端子で信号ｐｃｌｋと信号ｐｄｃｌｋ
がよく合わせられるようにするためのものである。この
ような信号の合わせによりデューティ補正が行われるも
のである。クロックバー信号補正部３００ｂでの動作
も、前述したようなクロック信号補正部３００ａでの動
作と基本的に同一である。
は、後述するように、入力信号を反転させるインバータ
であり、単純に反転させるものではなく、クロック信号
の立ち上がりエッジと立ち下がりエッジがある程度の勾
配を有するようにする。このように勾配を有するように
することは、出力端子で信号ｐｃｌｋと信号ｐｄｃｌｋ
がよく合わせられるようにするためのものである。この
ような信号の合わせによりデューティ補正が行われるも
のである。クロックバー信号補正部３００ｂでの動作
も、前述したようなクロック信号補正部３００ａでの動
作と基本的に同一である。
【００２４】前述したように、ｄｕｔｙ４０％という信
号は、ｃｌｋが、ｄｕｔｙ６０％という信号は、ｃｌｋ
ｂがデューティ補正部３００に入力されて使われるよう
にする。図４に示すように、ｃｌｋとｃｌｋｂのデュー
ティを補正する回路が同一なので、一方のデューティを
５０％に補正すると、他方はデューティがより悪くな
る。これを防止するために、前述したように、まず、図
１のデューティチェック部１０１を用いてデューティが
どちら側に誤差を有するかを判定し、ｄｕｔｙ４０％、
ｄｕｔｙ５０％またはｄｕｔｙ６０％のうちいずれか一
つを活性化させて、ｃｌｋまたはｃｌｋｂのいずれか一
つを選択する。デューティ誤差の補正が、元来のクロッ
クと遅延されたクロックとを合わせながら行われるの
で、常にデューティ誤差が５０％未満である場合のみ
に、補正が円滑に行われる。このため、デューティチェ
ック部１０１が必要となり、この時発生されたｄｕｔｙ
４０％とｄｕｔｙ６０％信号を用いて常にデューティが
５０％未満である信号を選択する。ｄｕｔｙ５０％の場
合は、デューティ補正部を経ることなく、出力される。
号は、ｃｌｋが、ｄｕｔｙ６０％という信号は、ｃｌｋ
ｂがデューティ補正部３００に入力されて使われるよう
にする。図４に示すように、ｃｌｋとｃｌｋｂのデュー
ティを補正する回路が同一なので、一方のデューティを
５０％に補正すると、他方はデューティがより悪くな
る。これを防止するために、前述したように、まず、図
１のデューティチェック部１０１を用いてデューティが
どちら側に誤差を有するかを判定し、ｄｕｔｙ４０％、
ｄｕｔｙ５０％またはｄｕｔｙ６０％のうちいずれか一
つを活性化させて、ｃｌｋまたはｃｌｋｂのいずれか一
つを選択する。デューティ誤差の補正が、元来のクロッ
クと遅延されたクロックとを合わせながら行われるの
で、常にデューティ誤差が５０％未満である場合のみ
に、補正が円滑に行われる。このため、デューティチェ
ック部１０１が必要となり、この時発生されたｄｕｔｙ
４０％とｄｕｔｙ６０％信号を用いて常にデューティが
５０％未満である信号を選択する。ｄｕｔｙ５０％の場
合は、デューティ補正部を経ることなく、出力される。
【００２５】図５は、本発明に係る位相ブレンディング
回路の回路図である。図５に示すように、位相ブレンデ
ィング回路は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、
ＭＮ３と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ
３とを備えている。また、クロック信号ｃｌｋが逆転
（ｉｎｖｅｒｔｉｎｇ）され、所定時間遅延されたクロ
ック信号／ｄｃｌｋがＰＭＯＳトランジスタＭＰ１とＮ
ＭＯＳトランジスタＭＮ１に入力されるようにするイン
バータ４０１と遅延回路４０３とをさらに備える。遅延
回路４０３は、偶数個のインバータが連結されたインバ
ータチェーンからなる。したがって、インバータ４０１
と遅延回路４０３は、奇数個のインバータが連結されて
一体に構成されることができる。
回路の回路図である。図５に示すように、位相ブレンデ
ィング回路は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、
ＭＮ３と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ
３とを備えている。また、クロック信号ｃｌｋが逆転
（ｉｎｖｅｒｔｉｎｇ）され、所定時間遅延されたクロ
ック信号／ｄｃｌｋがＰＭＯＳトランジスタＭＰ１とＮ
ＭＯＳトランジスタＭＮ１に入力されるようにするイン
バータ４０１と遅延回路４０３とをさらに備える。遅延
回路４０３は、偶数個のインバータが連結されたインバ
ータチェーンからなる。したがって、インバータ４０１
と遅延回路４０３は、奇数個のインバータが連結されて
一体に構成されることができる。
【００２６】図５で、ｃｌｋは、図４に示したようなク
ロック信号であり、図５に示した位相ブレンディング回
路は、ｃｌｋが入力される位相ブレンディング回路３０
９を例示したものである。／ｄｃｌｋは、ｃｌｋが遅延
され逆転されたクロック信号を示す。ｃｌｋから／ｄｃ
ｌｋを生成する回路は、当業者に自明なので、図５には
示していない。図５で、ＰＭＯＳトランジスタＭＰ２
は、他のＰＭＯＳトランジスタＭＰ１、ＭＰ３に比べて
長い長さと小さな幅を有する弱いトランジスタで、ＮＭ
ＯＳトランジスタＭＮ２は、他のＮＭＯＳトランジスタ
ＭＮ１、ＭＮ３に比べて長い長さと小さな幅を有する弱
いトランジスタである。ＰＭＯＳトランジスタＭＰ２
は、そのゲートが接地されるので、常にオン（ＯＮ）状
態であり、ＰＭＯＳトランジスタＭＰ１がオフ状態であ
る場合にも、回路に電流が流れることができるように経
路を形成する。ＮＭＯＳトランジスタＭＮ２は、そのゲ
ートが電源端子に接続されているので、常にオン状態で
あり、ＮＭＯＳトランジスタＭＮ１がオフ状態である場
合にも、回路に電流が流れることができるように経路を
形成する。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトラ
ンジスタＭＮ３のゲートには、クロック信号ｃｌｋが入
力され、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトラン
ジスタＭＮ１のゲートには、クロック信号／ｄｃｌｋが
入力される。
ロック信号であり、図５に示した位相ブレンディング回
路は、ｃｌｋが入力される位相ブレンディング回路３０
９を例示したものである。／ｄｃｌｋは、ｃｌｋが遅延
され逆転されたクロック信号を示す。ｃｌｋから／ｄｃ
ｌｋを生成する回路は、当業者に自明なので、図５には
示していない。図５で、ＰＭＯＳトランジスタＭＰ２
は、他のＰＭＯＳトランジスタＭＰ１、ＭＰ３に比べて
長い長さと小さな幅を有する弱いトランジスタで、ＮＭ
ＯＳトランジスタＭＮ２は、他のＮＭＯＳトランジスタ
ＭＮ１、ＭＮ３に比べて長い長さと小さな幅を有する弱
いトランジスタである。ＰＭＯＳトランジスタＭＰ２
は、そのゲートが接地されるので、常にオン（ＯＮ）状
態であり、ＰＭＯＳトランジスタＭＰ１がオフ状態であ
る場合にも、回路に電流が流れることができるように経
路を形成する。ＮＭＯＳトランジスタＭＮ２は、そのゲ
ートが電源端子に接続されているので、常にオン状態で
あり、ＮＭＯＳトランジスタＭＮ１がオフ状態である場
合にも、回路に電流が流れることができるように経路を
形成する。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトラ
ンジスタＭＮ３のゲートには、クロック信号ｃｌｋが入
力され、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトラン
ジスタＭＮ１のゲートには、クロック信号／ｄｃｌｋが
入力される。
【００２７】図５に示された回路の動作を、図６を参照
して説明する。図６に示すように、出力信号ｏｕｔは、
クロック信号ｃｌｋが反転された信号と類似している。
図６で、ハッチング部分ｔ１、ｔ３は、クロック信号／
ｄｃｌｋがクロック信号ｃｌｋに比べて遅延されるから
生じる区間で、勾配が急で、この区間では、図５に示さ
れた位相ブレンディング回路は、普通のインバータのよ
うに動作する。しかしながら、他の部分ｔ２、ｔ４で、
出力信号ｏｕｔは、弱いトランジスタＭＮ２、ＭＰ２に
より勾配が緩慢になる。出力信号ｏｕｔの勾配を緩慢に
することは、図４と関連して前述したように、デューテ
ィ補正部１０３の出力端での信号合わせが効果的に行わ
れるようにするためである。すなわち、位相ブレンディ
ング回路は、クロックの勾配を調整する役目をし、適切
に調整された勾配を有する入力クロックをお互いに合わ
せながら、入力クロックのデューティを調整することに
なる。
して説明する。図６に示すように、出力信号ｏｕｔは、
クロック信号ｃｌｋが反転された信号と類似している。
図６で、ハッチング部分ｔ１、ｔ３は、クロック信号／
ｄｃｌｋがクロック信号ｃｌｋに比べて遅延されるから
生じる区間で、勾配が急で、この区間では、図５に示さ
れた位相ブレンディング回路は、普通のインバータのよ
うに動作する。しかしながら、他の部分ｔ２、ｔ４で、
出力信号ｏｕｔは、弱いトランジスタＭＮ２、ＭＰ２に
より勾配が緩慢になる。出力信号ｏｕｔの勾配を緩慢に
することは、図４と関連して前述したように、デューテ
ィ補正部１０３の出力端での信号合わせが効果的に行わ
れるようにするためである。すなわち、位相ブレンディ
ング回路は、クロックの勾配を調整する役目をし、適切
に調整された勾配を有する入力クロックをお互いに合わ
せながら、入力クロックのデューティを調整することに
なる。
【００２８】図７は、本発明に係るデューティ補正部の
動作を説明する信号波形図である。図７は、例えば、図
４で位相ブレンディング回路３０９の出力信号ｐｃｌｋ
と位相ブレンディング回路３１１の出力信号ｐｄｃｌｋ
が合わせられてクロック信号ｃｌｋｉｎ４０％を生成す
る原理を示したものである。
動作を説明する信号波形図である。図７は、例えば、図
４で位相ブレンディング回路３０９の出力信号ｐｃｌｋ
と位相ブレンディング回路３１１の出力信号ｐｄｃｌｋ
が合わせられてクロック信号ｃｌｋｉｎ４０％を生成す
る原理を示したものである。
【００２９】図８は、本発明の一実施例に係るクロック
バッファ部の回路図である。図８に示すように、クロッ
クバッファ部１０５は、奇数個のインバータを備える第
１のブランチ７０１と、偶数個のインバータを備える第
２のブランチ７０３とを含む。図８で、ｃｌｋｉｎは、
図４での出力信号ｃｌｋｉｎ４０％、ｃｌｋｉｎ６０％
を、ｃｌｋｏｕｔは、第１のブランチ７０１の出力信号
を、ｃｌｋｏｕｔｂは、第２のブランチ７０３の出力信
号を各々示す。ｃｌｋｏｕｔｂとｃｌｋｏｕｔは、お互
いに１８０゜の位相差を有する。デューティ補正部１０
３でデューティが補正されたクロックは、図８のクロッ
クバッファ部１０５を介してさらに２つのクロックを生
成するのに使われる。クロックバッファ部１０５を設計
する時には、コンデンサを用いて２つの出力ｃｌｋｏｕ
ｔ、ｃｌｋｏｕｔｂのタイミングが正確に合うようにす
る。
バッファ部の回路図である。図８に示すように、クロッ
クバッファ部１０５は、奇数個のインバータを備える第
１のブランチ７０１と、偶数個のインバータを備える第
２のブランチ７０３とを含む。図８で、ｃｌｋｉｎは、
図４での出力信号ｃｌｋｉｎ４０％、ｃｌｋｉｎ６０％
を、ｃｌｋｏｕｔは、第１のブランチ７０１の出力信号
を、ｃｌｋｏｕｔｂは、第２のブランチ７０３の出力信
号を各々示す。ｃｌｋｏｕｔｂとｃｌｋｏｕｔは、お互
いに１８０゜の位相差を有する。デューティ補正部１０
３でデューティが補正されたクロックは、図８のクロッ
クバッファ部１０５を介してさらに２つのクロックを生
成するのに使われる。クロックバッファ部１０５を設計
する時には、コンデンサを用いて２つの出力ｃｌｋｏｕ
ｔ、ｃｌｋｏｕｔｂのタイミングが正確に合うようにす
る。
【００３０】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００３１】
【発明の効果】以上説明したように、本発明によると、
ＣＭＯＳクロックのデューティを精巧に補正することが
可能となる。また、アナログタイプのデューティ補正回
路に比べて簡単なので、レイアウトの面積を縮小させる
ことができ、かつ、設計が容易であるという利点があ
る。
ＣＭＯＳクロックのデューティを精巧に補正することが
可能となる。また、アナログタイプのデューティ補正回
路に比べて簡単なので、レイアウトの面積を縮小させる
ことができ、かつ、設計が容易であるという利点があ
る。
【図１】本発明に係るデューティ補正回路のブロック図
である。
である。
【図２】本発明の一実施例に係るデューティチェック部
のデューティ誤差判断回路の回路図である。
のデューティ誤差判断回路の回路図である。
【図３】本発明の一実施例に係るデューティチェック部
の比較器のブロック図である。
の比較器のブロック図である。
【図４】本発明の一実施例に係るデューティ補正部のブ
ロック図である。
ロック図である。
【図５】本発明の一実施例に係る位相ブレンディング回
路の回路図である。
路の回路図である。
【図６】本発明に係る位相ブレンディング回路の動作を
説明する信号波形図である。
説明する信号波形図である。
【図７】本発明に係るデューティ補正部の動作を説明す
る信号波形図である。
る信号波形図である。
【図８】本発明の一実施例に係るクロックバッファの回
路図である。
路図である。
１００ デューティ補正回路
１０１ デューティチェック部
１０３ デューティ補正部
１０５ クロックバッファ
２００ デューティ誤差判断回路
２０２ 比較器
３００ デューティ補正部
３０１、３０３ 伝送ゲート
３０５、３０７ 遅延回路
３０９、３１１、３１３、３１５ 位相ブレンディング
回路 ７０１ 第１のブランチ ７０３ 第２のブランチ
回路 ７０１ 第１のブランチ ７０３ 第２のブランチ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J001 AA05 AA11 BB12 BB14 DD05
DD09
5J056 AA03 BB21 CC00 CC05 CC09
DD13 DD29 DD51 EE11 FF01
FF08 KK01
5M024 AA50 AA63 AA91 BB27 DD83
GG01 HH11 JJ03 JJ32 PP01
PP02 PP03 PP07
Claims (11)
- 【請求項１】 クロック信号のデューティ（ｄｕｔｙ）
を補正する回路において、 前記クロック信号のデューティを判定した後、判定結果
を示す制御信号を生成して出力するデューティチェック
部（ｄｕｔｙ ｃｈｅｃｋ ｂｌｏｃｋ）と、 前記クロック信号または前記クロック信号と１８０゜の
位相差を有するクロックバー信号を入力し、前記デュー
ティチェック部の制御信号に応じて前記クロック信号ま
たはクロックバー信号のいずれか一方の信号のデューテ
ィを補正して出力するデューティ補正部（ｄｕｔｙ ｃ
ｏｒｒｅｃｔｉｏｎ ｂｌｏｃｋ）とを備えることを特
徴とするデューティ補正回路。 - 【請求項２】 前記デューティチェック部は、前記クロ
ック信号のデューティが５０％であるか、５０％未満で
あるか、または５０％超過であるかを判定することを特
徴とする請求項１に記載のデューティ補正回路。 - 【請求項３】 前記デューティ補正部は、前記クロック
信号のデューティが５０％未満ならば、前記クロック信
号のデューティを補正して出力し、前記クロック信号の
デューティが５０％超過ならば、前記クロックバー信号
のデューティを補正して出力し、前記クロック信号のデ
ューティが５０％ならば、前記クロック信号またはクロ
ックバー信号をそのまま出力することを特徴とする請求
項２に記載のデューティ補正回路。 - 【請求項４】 前記デューティチェック部は、前記クロ
ック信号により制御される第１のスイッチと、 前記クロックバー信号により制御される第２のスイッチ
と、 前記第１のスイッチのオンまたはオフによって充放電さ
れる第１のコンデンサと、 前記第２のスイッチのオンまたはオフによって充放電さ
れる第２のコンデンサとを備えることを特徴とする請求
項１に記載のデューティ補正回路。 - 【請求項５】 前記デューティチェック部は、前記第１
のコンデンサにかかる電圧と、前記第２のコンデンサに
かかる電圧の大きさを比較し、前記制御信号を生成する
比較器をさらに備えることを特徴とする請求項４に記載
のデューティ補正回路。 - 【請求項６】 前記デューティ補正部は、前記クロック
信号のデューティが５０％未満ならば、前記制御信号に
よりイネーブルされて、前記クロック信号のデューティ
を補正するクロック信号補正部と、前記クロック信号の
デューティが５０％超過ならば、前記制御信号によりイ
ネーブルされて、前記クロックバー信号のデューティを
補正するクロックバー信号補正部とを備えることを特徴
とする請求項１に記載のデューティ補正回路。 - 【請求項７】 前記クロック信号補正部は、前記クロッ
ク信号の立ち上がりエッジ及び立ち下がりエッジが所定
の勾配を有するようにする第１の位相ブレンディング
（ｂｌｅｎｄｉｎｇ）回路と、 前記クロック信号が所定時間遅延されるようにする第１
の遅延回路と、 前記第１の遅延回路の出力信号が所定の勾配を有するよ
うにする第２の位相ブレンディング回路とを備え、 前記第１の位相ブレンディング回路と前記第２の位相ブ
レンディング回路とは、その出力端子がお互いに電気的
に接続されていることを特徴とする請求項６に記載のデ
ューティ補正回路。 - 【請求項８】 前記クロックバー信号補正部は、前記ク
ロックバー信号が所定の勾配を有するようにする第３の
位相ブレンディング回路と、 前記クロックバー信号が所定時間遅延されるようにする
第２の遅延回路と、 前記第２の遅延回路の出力信号が所定の勾配を有するよ
うにする第４の位相ブレンディング回路とを備え、 前記第３の位相ブレンディング回路と前記第４の位相ブ
レンディング回路とは、その出力端子がお互いに電気的
に接続されていることを特徴とする請求項６に記載のデ
ューティ補正回路。 - 【請求項９】 前記デューティ補正部の出力信号を入力
し、１８０゜の位相差を有する新しいクロック信号及び
クロックバー信号を生成して出力するクロックバッファ
部（ｃｌｏｃｋ ｂｕｆｆｅｒ ｂｌｏｃｋ）をさらに
備えることを特徴とする請求項１に記載のデューティ補
正回路。 - 【請求項１０】 前記クロックバッファ部は、前記デュ
ーティ補正部の出力信号が入力される２つのインバータ
チェーンからなり、前記２つのインバータチェーンのう
ち１つは、偶数個のインバータを有し、他の一つは、奇
数個のインバータを有することを特徴とする請求項９に
記載のデューティ補正回路。 - 【請求項１１】 クロック信号のデューティを補正する
回路において、 前記クロック信号のデューティが５０％であるか、５０
％未満であるか、または５０％超過であるかを判定した
後、判定結果を示す制御信号を生成して出力するデュー
ティチェック部と、 前記クロック信号または前記クロック信号と１８０゜の
位相差を有するクロックバー信号を入力し、前記デュー
ティチェック部の制御信号に応じて、前記クロック信号
のデューティが５０％未満ならば、前記クロック信号の
デューティを補正して出力し、前記クロック信号のデュ
ーティが５０％超過ならば、前記クロックバー信号のデ
ューティを補正して出力し、前記クロック信号のデュー
ティが５０％ならば、前記クロック信号またはクロック
バー信号をそのまま出力するデューティ補正部とを備え
ることを特徴とするデューティ補正回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0058153A KR100401522B1 (ko) | 2001-09-20 | 2001-09-20 | 듀티 보정 회로 |
| KR2001-058153 | 2001-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003110411A true JP2003110411A (ja) | 2003-04-11 |
| JP3896451B2 JP3896451B2 (ja) | 2007-03-22 |
Family
ID=19714455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001401848A Expired - Fee Related JP3896451B2 (ja) | 2001-09-20 | 2001-12-28 | デューティ補正回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6525581B1 (ja) |
| JP (1) | JP3896451B2 (ja) |
| KR (1) | KR100401522B1 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005135567A (ja) * | 2003-10-30 | 2005-05-26 | Hynix Semiconductor Inc | ディレイロックループ及びそのクロック生成方法 |
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
| US7142028B2 (en) | 2004-02-23 | 2006-11-28 | Hynix Semiconductor Inc. | Clock duty ratio correction circuit |
| KR100685606B1 (ko) * | 2004-12-01 | 2007-02-22 | 주식회사 하이닉스반도체 | 지연 동기 루프의 듀티 사이클 보정회로 |
| JP2007121114A (ja) * | 2005-10-28 | 2007-05-17 | Elpida Memory Inc | デューティ検知回路、これらを備えたｄｌｌ回路及び半導体装置 |
| US7411435B2 (en) | 2005-02-03 | 2008-08-12 | Elpida Memory, Inc. | Duty detection circuit |
| US7417479B2 (en) | 2005-04-15 | 2008-08-26 | Elpida Memory, Inc. | Duty detection circuit and method for controlling the same |
| JP2009105657A (ja) * | 2007-10-23 | 2009-05-14 | Elpida Memory Inc | Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム |
| JP2009284484A (ja) * | 2008-05-19 | 2009-12-03 | Hynix Semiconductor Inc | デューティ比補正回路 |
| US8487671B2 (en) | 2010-03-16 | 2013-07-16 | Elpida Memory, Inc. | Internal-clock adjusting circuit |
| JP2021119720A (ja) * | 2016-07-27 | 2021-08-12 | 株式会社ソシオネクスト | 分周補正回路、受信回路及び集積回路 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393206B1 (ko) * | 2000-10-23 | 2003-07-31 | 삼성전자주식회사 | 고주파 특성과 수율 향상을 위한 지연동기회로 |
| KR100560660B1 (ko) * | 2003-03-28 | 2006-03-16 | 삼성전자주식회사 | 듀티 사이클 보정을 위한 장치 및 방법 |
| DE10320794B3 (de) * | 2003-04-30 | 2004-11-04 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Korrektur des Tastverhältnisses eines Taktsignals |
| KR100629374B1 (ko) | 2003-12-23 | 2006-09-29 | 삼성전자주식회사 | 듀티 사이클 보정회로 및 방법 |
| US6933759B1 (en) * | 2004-02-05 | 2005-08-23 | Texas Instruments Incorporated | Systems and methods of performing duty cycle control |
| KR101040238B1 (ko) * | 2004-02-06 | 2011-06-09 | 주식회사 하이닉스반도체 | 듀티 보상 회로 |
| US8285826B2 (en) * | 2004-06-29 | 2012-10-09 | Siemens Medical Solutions Usa, Inc. | Grid computing on radiology network |
| US7230464B2 (en) * | 2004-06-29 | 2007-06-12 | Intel Corporation | Closed-loop delay compensation for driver |
| KR100641703B1 (ko) * | 2004-08-06 | 2006-11-03 | 학교법인 포항공과대학교 | 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로 |
| US7762269B2 (en) | 2005-06-02 | 2010-07-27 | The Procter & Gamble Company | Cosmetic applicator |
| US7654271B2 (en) | 2005-06-02 | 2010-02-02 | The Procter & Gamble Company | Cosmetic applicator |
| KR100668853B1 (ko) * | 2005-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 듀티비 보정 장치 |
| KR100782481B1 (ko) * | 2005-08-18 | 2007-12-05 | 삼성전자주식회사 | 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로 |
| KR100672030B1 (ko) * | 2005-10-07 | 2007-01-19 | 삼성전자주식회사 | 신호발생장치, 주파수변환장치, 및 수신기 |
| KR100715158B1 (ko) * | 2005-12-13 | 2007-05-10 | 삼성전자주식회사 | 동작특성 및 동작전압을 개선하는 듀티보정 증폭회로 |
| US7432752B1 (en) | 2007-04-24 | 2008-10-07 | National Semiconductor Corporation | Duty cycle stabilizer |
| US8985883B2 (en) | 2007-07-30 | 2015-03-24 | The Procter & Gamble Company | Control surfaces for applicator with moveable applicator head |
| KR101022674B1 (ko) * | 2008-12-05 | 2011-03-22 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그 동작방법 |
| KR101027679B1 (ko) * | 2008-12-23 | 2011-04-12 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 |
| CN102474243B (zh) * | 2009-09-24 | 2015-01-28 | 飞思卡尔半导体公司 | 占空比校正器和占空比校正方法 |
| US8963605B2 (en) * | 2011-11-30 | 2015-02-24 | Institute of Microelectronics, Chinese Academy of Sciences | Multi-phase clock signal generation circuits |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU1726795A (en) * | 1994-02-15 | 1995-08-29 | Rambus Inc. | Amplifier with active duty cycle correction |
| WO1995022206A1 (en) | 1994-02-15 | 1995-08-17 | Rambus, Inc. | Delay-locked loop |
| JPH08265112A (ja) | 1995-03-23 | 1996-10-11 | Advantest Corp | デユーテイ比補正回路 |
| DE69635626T2 (de) | 1995-05-26 | 2006-10-26 | Rambus Inc., Los Altos | Phasenschieber zur Verwendung in einem Quadratur-Taktgenerator |
| US5757218A (en) * | 1996-03-12 | 1998-05-26 | International Business Machines Corporation | Clock signal duty cycle correction circuit and method |
| US6125157A (en) | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
| US5940669A (en) | 1997-07-03 | 1999-08-17 | Output Technology Corporation | Printer |
| US5945862A (en) | 1997-07-31 | 1999-08-31 | Rambus Incorporated | Circuitry for the delay adjustment of a clock signal |
| US6011732A (en) | 1997-08-20 | 2000-01-04 | Micron Technology, Inc. | Synchronous clock generator including a compound delay-locked loop |
| US5940609A (en) | 1997-08-29 | 1999-08-17 | Micorn Technology, Inc. | Synchronous clock generator including a false lock detector |
| WO1999012259A2 (en) | 1997-09-05 | 1999-03-11 | Rambus Incorporated | Duty cycle correction circuit using two differential amplifiers |
| US5945857A (en) * | 1998-02-13 | 1999-08-31 | Lucent Technologies, Inc. | Method and apparatus for duty-cycle correction |
| US6060922A (en) * | 1998-02-20 | 2000-05-09 | Industrial Technology Research Institute | Duty cycle control buffer circuit with selective frequency dividing function |
| KR100281898B1 (ko) | 1998-07-21 | 2001-02-15 | 윤종용 | 데이터의 듀티 사이클을 보정하는 듀티 사이클 보정회로 및 그방법 |
| CA2250538A1 (en) * | 1998-10-30 | 2000-04-30 | Mosaid Technologies Incorporated | Duty cycle regulator |
| US6323706B1 (en) * | 2000-02-24 | 2001-11-27 | Rambus Inc. | Apparatus and method for edge based duty cycle conversion |
-
2001
- 2001-09-20 KR KR10-2001-0058153A patent/KR100401522B1/ko not_active IP Right Cessation
- 2001-12-28 US US10/033,989 patent/US6525581B1/en not_active Expired - Lifetime
- 2001-12-28 JP JP2001401848A patent/JP3896451B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
| JP2005135567A (ja) * | 2003-10-30 | 2005-05-26 | Hynix Semiconductor Inc | ディレイロックループ及びそのクロック生成方法 |
| US7142028B2 (en) | 2004-02-23 | 2006-11-28 | Hynix Semiconductor Inc. | Clock duty ratio correction circuit |
| KR100685606B1 (ko) * | 2004-12-01 | 2007-02-22 | 주식회사 하이닉스반도체 | 지연 동기 루프의 듀티 사이클 보정회로 |
| US7642829B2 (en) | 2005-02-03 | 2010-01-05 | Elpida Memory, Inc. | Duty detection circuit |
| US7411435B2 (en) | 2005-02-03 | 2008-08-12 | Elpida Memory, Inc. | Duty detection circuit |
| US7417479B2 (en) | 2005-04-15 | 2008-08-26 | Elpida Memory, Inc. | Duty detection circuit and method for controlling the same |
| JP2007121114A (ja) * | 2005-10-28 | 2007-05-17 | Elpida Memory Inc | デューティ検知回路、これらを備えたｄｌｌ回路及び半導体装置 |
| JP2009105657A (ja) * | 2007-10-23 | 2009-05-14 | Elpida Memory Inc | Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム |
| JP2009284484A (ja) * | 2008-05-19 | 2009-12-03 | Hynix Semiconductor Inc | デューティ比補正回路 |
| US8487671B2 (en) | 2010-03-16 | 2013-07-16 | Elpida Memory, Inc. | Internal-clock adjusting circuit |
| JP2021119720A (ja) * | 2016-07-27 | 2021-08-12 | 株式会社ソシオネクスト | 分周補正回路、受信回路及び集積回路 |
| JP7108219B2 (ja) | 2016-07-27 | 2022-07-28 | 株式会社ソシオネクスト | 分周補正回路、受信回路及び集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030025327A (ko) | 2003-03-29 |
| JP3896451B2 (ja) | 2007-03-22 |
| US6525581B1 (en) | 2003-02-25 |
| KR100401522B1 (ko) | 2003-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3896451B2 (ja) | デューティ補正回路 | |
| KR100346836B1 (ko) | 듀티 사이클 보정 기능을 갖는 지연 동기 루프 회로 및지연 동기 방법 | |
| US8947141B2 (en) | Differential amplifiers, clock generator circuits, delay lines and methods | |
| KR100861919B1 (ko) | 다 위상 신호 발생기 및 그 방법 | |
| US6882196B2 (en) | Duty cycle corrector | |
| JP4376081B2 (ja) | クロックのデューティサイクルを調整できる周波数逓倍器及び逓倍方法 | |
| JP2007097181A (ja) | Ｄｒａｍの動作周波数を高める遅延固定ループ | |
| JP2002025258A (ja) | 半導体メモリ装置で用いられる遅延固定ループ | |
| JP2001339280A (ja) | タイミング差分割回路と信号制御方法及び装置 | |
| KR950010208B1 (ko) | 신호지연회로 및 클록신호발생회로 | |
| JP4489231B2 (ja) | 遅延時間調整方法と遅延時間調整回路 | |
| KR101120047B1 (ko) | 단일 신호-차동 신호 변환기 및 변환 방법 | |
| KR100514414B1 (ko) | 지연 동기 루프 | |
| JP2005136949A (ja) | デューティ補正電圧発生回路及びデューティ補正電圧発生方法 | |
| JP2003204251A (ja) | ディジタル遅延ライン | |
| JP2007027849A (ja) | 遅延回路 | |
| US20070279111A1 (en) | Dll Circuit | |
| KR20110134197A (ko) | 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기 | |
| KR100375519B1 (ko) | 파형정형회로 | |
| JP2006333472A (ja) | 遅延ロックループ、および、遅延鎖の設定方法 | |
| JP2001195149A (ja) | 内部クロック信号発生回路 | |
| US7030673B2 (en) | Phase splitter circuit | |
| JP3792329B2 (ja) | 内部クロック発生回路 | |
| US7026859B2 (en) | Control circuit for delay locked loop | |
| KR100541543B1 (ko) | 반도체 메모리 장치의 내부 클럭신호보다 느린 클럭신호를공급하는 테스터를 사용하여 테스트할 수 있는 반도체메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061011 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100105 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120105 Year of fee payment: 5 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130105 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |