KR101040238B1

KR101040238B1 - 듀티 보상 회로

Info

Publication number: KR101040238B1
Application number: KR1020040007919A
Authority: KR
Inventors: 이중호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-02-06
Filing date: 2004-02-06
Publication date: 2011-06-09
Also published as: KR20050079801A

Abstract

본 발명은 DDR SDRAM에 사용되는 DLL 회로에 적용되는 듀티 보상 회로에 관한 것이다.

본 발명의 듀티 보정 회로는 입력 클락 신호의 듀티비가 50% 인경우, 상기 입력 클락 신호의 신호 전달 경로인 제 1 경로와, 입력 클락 신호의 듀티비가 50%을 초과하는 경우, 상기 입력 클락 신호의 신호 전달 경로인 제 2 경로와, 입력 클락 신호의 듀티비가 50%보다 작은 경우, 상기 입력 클락 신호의 신호 전달 경로인 제 3 경로를 구비하며, 상기 입력 클락 신호이 듀티비에 따라 선택되는 제 1 내지 제 3 경로중의 하나를 통하여 출력되는 신호의 듀티비는 50% 인 것을 특징으로 한다.

Description

듀티 보상 회로{Duty correction circuit}

도 1은 듀티비를 일정하게 하기 위한 종래 회로 구성의 일예이다.

도 2는 본 발명에 따른 듀티 보상 회로의 일예이다.

도 3은 도 2에 도시된 본 발명의 듀티 보상 회로를 사용하는 DLL 회로의 일예를 도시한다.

도 4는 클락신호(CLK)의 듀티비가 45%인 경우 도 2에 도시된 듀티비 보상 회로를 사용하여 듀티비를 50%로 조절하는 방법을 도시하는 파형도이다.

도 5는 클락신호(CLK)의 듀티비가 55%인 경우 도 2에 도시된 듀티비 보상 회로를 사용하여 듀티비를 50%로 조절하는 방법을 도시하는 파형도이다.

본 발명은 듀티 보상 회로에 관한 것으로, 특히 DDR SDRAM에 사용되는 DLL 회로에 적용되는 듀티 보상 회로에 관한 것이다.

일반적으로, DDR SDRAM은 메모리 콘트롤러(또는 시스템)로부터 인가되는 외부 클럭(또는 시스템 클럭)에 동기되는 내부 클럭을 발생시키기 위하여 DLL 회로를 사용하고 있다. 그런데, 메모리 콘트롤러로부터 인가되는 외부클락은 45~55%의 듀 티비를 가지도록 설계되어 있으며, 이 때문에 DLL 회로로부터 출력되는 내부 클락 또한 45~55%의 듀티비를 가진다.

일반적으로, 메모리 장치에 사용되는 클락의 듀티비는 50%인 것이 가장 바람직하며, 듀티비가 45% 또는 55% 정도인 클락을 사용하는 경우 메모리 장치의 AC 파라미터에 좋지 않은 영향을 미친다.

이러한 악영향을 차단하기 위하여, 종래의 경우에는 DCC(Duty Correction Circuit) 회로를 사용하여 내부 클락의 듀티비가 약 50% 가 되도록 조절하였다. 즉, 외부클락의 듀티비가 45~55% 정도에서 변하는 경우에도 안정된 듀티비를 갖는 내부 클락을 출력할 수 있도록 DCC 회로를 사용하였다.

도 1에서, DCC 회로(11)는 외부 클락(CLK, CLKB)의 듀티비를 50% 정도로 조절하기 위한 회로이고, DLL 회로(13)는 메모리 장치에 사용되는 내부 클락(CLK_DLL, CLKB_DLL)을 발생하는 회로이다.

그런데, 도 1의 종래 회로 구성의 경우(DCC 회로의 구성에 대하여는 일반적으로 다양하게 공지되어 있으므로 여기에서는 언급하지 않는다), DCC 회로는 대기 모드에서도 일정 전류를 소모한다는 문제점을 안고 있었으며, 이는 저전력 메모리 장치의 구현이라는 작금의 기술적 추세에 부응하지 못하는 담점이 있다.

본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 일반적인 DCC 회로를 사용하지 않고서 듀티비를 보정할 수 있는 회로를 제공하여 대기 모드 전류 를 감소시키는 것을 목적으로 한다.

(실시예)

이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.

도 2는 본 발명에 따른 듀티 보상 회로의 일예이다.

도 2에서, 듀티 보상 회로는 크게 3 개의 구성 부분으로 이루어진다. 즉, 외부 클락(CLK)의 듀티비가 50%인 경우에는 이를 그대로 출력하는 구성 부분(CLK 가 휴즈 F1 을 통과하여 출력되는 부분)과, 외부클락(CLK)의 듀티비가 50% 보다 큰 경우 그 듀티비를 감소시켜 주는 펄스 폭 축소부(낸드 소게이트가 연결되는 경로)와, 외부클락(CLK)의 듀티비가 50% 보다 작은 경우 그 듀티비를 증가시켜 주는 펄스 폭 확장부(노아 게이트가 연결되는 경로)로 구성된다.

도시된 바와같이, 듀티 보정 회로로 인가되는 외부클락(CLK)의 듀티비가 50% 인 경우, 휴즈(F2, F3)는 커팅되며, 따라서 휴즈(F1)를 통하여 출력된다. 출력신호는 CLK_D로 표시되어 있다.

만약, 듀티 보정 회로로 인가되는 외부 클락의 듀티비가 50% 를 초과하는 경우, 휴즈(F1, F3)는 커팅되고, 따라서 외부 클락은 낸드 게이트, 인버터, 휴즈(F2)를 통과하여 출력된다. 이 때, 낸드 게이트의 일 입력 단자에는 외부 클락이 인가되고, 다른 입력 단자에는 외부 클락 신호를 일정 시간 지연시킨 신호가 인가된다. 이때, 외부 클락신호의 시간 지연은 낸드 게이트의 입력 단자 라인과 접지 사이에 병렬로 연결된 복수개의 커패시터에 의하여 결정된다. 각 커패시터 휴즈를 통하여 상기 낸드 게이트의 입력 단자와 연결되어 있으므로 절단되는 휴즈의 수를 조절하여 지연 시간을 조절할 수 있다.

여기서, 주의할 것은 외부 클락(CLK)의 듀티비가 50%를 초과하는 경우, 그 반전 신호인 CLKB의 듀티비는 50% 보다 적음을 알 수 있다. 따라서, 이 경우에는 CLKB에 대해서는 펄스 폭을 확장시켜 주어야 한다.

만약, 듀티 보정 회로로 인가되는 외부 클락의 듀티비가 50% 보다 작은 경우, 휴즈(F1, F2)는 커팅되고, 따라서 외부 클락은 노아 게이트, 인버터, 휴즈(F3)를 통과하여 출력된다. 이 때, 노아 게이트의 일 입력 단자에는 외부 클락이 인가되고, 다른 입력 단자에는 외부 클락 신호를 일정 시간 지연시킨 신호가 인가된다. 이때, 외부 클락신호의 시간 지연은 노아 게이트의 입력 단자 라인과 접지 사이에 병렬로 연결된 복수개의 커패시터에 의하여 결정된다. 각 커패시터 휴즈를 통하여 상기 노아 게이트의 입력 단자와 연결되어 있으므로 절단되는 휴즈의 수를 조절하 여 지연 시간을 조절할 수 있다.

여기서, 주의할 것은 외부 클락(CLK)의 듀티비가 50%보다 작은 경우, 그 반전 신호인 CLKB의 듀티비는 50%를 초과함을 알 수 있다. 따라서, 이 경우에는 CLKB에 대해서는 펄스 폭을 축소시켜 주어야 한다.

도 3에서, 듀티 보상 회로(31)는 클락 신호(CLK)를 수신하여 그 듀티비를 제어한 후, CLK_D 신호를 출력한다. 듀티 보상 회로(32)는 클락 신호(CLK)와 위상이 반대인 클락 신호(CLKB)를 수신하여 그 듀티비를 제어한 후, CLKB_D 신호를 출력한다. DLL 회로(33)는 듀티 보상 회로(31, 32)의 출력 신호를 수신하여 메모리 장치의 내부에서 사용하는 내부 클락(CLK_DLL, CLKB_DLL)을 발생한다.

도 4에서 알 수 있듯이, 듀티비가 45%인 CLK 신호는 도 2에 도시된 노아 게이트 경로를 선택하여 듀티비를 조절하고, 듀티비가 55%인 CLKB 신호는 도 2에 도시된 낸드 게이트 경로를 선택하여 듀티비를 조절한다.

도 5에서 알 수 있듯이, 듀티비가 55%인 CLK 신호는 도 2에 도시된 낸드 게이트 경로를 선택하여 듀티비를 조절하고, 듀티비가 45%인 CLKB 신호는 도 2에 도 시된 노아 게이트 경로를 선택하여 듀티비를 조절한다.

이상에서 알 수 있듯이, 본 발명의 듀티 보정 회로는 입력되는 클락의 듀티비가 50% 인 경우에는 그대로 통과시키고, 듀티비가 50% 를 벗어나는 경우 이를 조절하여 50% 듀티비를 갖는 클락을 추력시킴을 알 수 있다.

본 발명 회로는 메모리 장치외에 모든 반도체 장치에 적용 가능하다.

또한, 듀티비는 50% 이외에도 시간 지연을 조절하는 커패시터의 수를 조절하여 듀티비를 임의로 조절할 수 있다.

이상에서 알 수 있는 바와같이, 본 발명은 대기 모드에서 일정 전류를 소모하던 종래의 DCC 회로 대신에 듀티비를 조절하기 위한 지연부와 클락신호의 경로를 선택하기 위한 휴즈를 제공하여 새로운 듀티 보정 회로를 제공하고 있다.

본 발명은 논리 소자 등을 이용하고 있으며, 이로 인하여 대기 모드 전류는 종래의 일반적인 DCC 회로를 사용하는 경우와 비교하면 매우 미미하다. 따라서, 저전력 반도체 장치에 적용하는 데 매우 유리하다.

또한, 본 발명은 마스크 수정없이 특정 시스템에 대해 듀티를 보상할 수 있는 방식이며, 따라서 특정 시스템에 대해 듀티 보상이 가능하여 개발 비용의 절감효과가 크다. 부가적으로 기존의 방식에 비해 기존의 듀티 보상회로를 사용하지 않으며, 휴즈 커팅에 의해 듀티 보상이 가능하도록 하였으므로 회로가 간단하여 전력소모가 적다

Claims

듀티 보정 회로에 있어서,

입력 클락 신호의 듀티비가 50% 인경우, 상기 입력 클락 신호의 신호 전달 경로인 제 1 경로;

입력 클락 신호의 듀티비가 50%을 초과하는 경우, 상기 입력 클락 신호의 신호 전달 경로인 제 2 경로; 및

입력 클락 신호의 듀티비가 50%보다 작은 경우, 상기 입력 클락 신호의 신호 전달 경로인 제 3 경로;를 포함하며,

상기 제 1 경로는 신호 전달 경로를 선택적으로 활성화 시키는 제 1 휴즈를 구비하고,

상기 제 2 경로는 상기 입력 클락 신호 및 일정 시간 지연된 상기 입력 클락 신호를 수신하는 낸드 게이트와, 상기 낸드 게이트의 출력 신호를 수신하는 제 1 인버터와, 상기 제 1 인버터의 출력 신호를 수신하는 제2 휴즈를 구비하고,

상기 제 3 경로는 상기 입력 클락 신호 및 일정 시간 지연된 상기 입력 클락 신호를 수신하는 노아 게이트와, 상기 노아 게이트의 출력 신호를 수신하는 제 2 인버터와, 상기 제 2 인버터의 출력 신호를 수신하는 제 3 휴즈를 구비하며,

상기 입력 클락 신호의 듀티비에 따라 선택되는 상기 제 1 내지 제 3 경로 중의 하나를 통하여 출력되는 신호의 듀티비는 50% 인 것을 특징으로 하는 듀티 보정 회로.
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제 1 항에 있어서,

상기 낸드 게이트에 인가되는 상기 입력 클락 신호의 시간 지연은 상기 낸드 게이트의 신호 입력라인과 접지사이에 병렬 연결된 복수개의 커패시터에 의하여 조절되며, 상기 커패시터는 각각 절단 가능한 휴즈를 통하여 상기 신호 입력라인과 상기 접지사이에 연결되는 것을 특징으로 하는 듀티 보정 회로.
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청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 노아 게이트에 인가되는 상기 입력 클락 신호의 시간 지연은 상기 노아 게이트의 신호 입력라인과 접지사이에 병렬 연결된 복수개의 커패시터에 의하여 조절되며, 상기 커패시터는 각각 절단 가능한 휴즈를 통하여 상기 신호 입력라인과 상기 접지사이에 연결되는 것을 특징으로 하는 듀티 보정 회로.