JPH08265112A - デユーテイ比補正回路 - Google Patents
デユーテイ比補正回路Info
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- JPH08265112A JPH08265112A JP7090367A JP9036795A JPH08265112A JP H08265112 A JPH08265112 A JP H08265112A JP 7090367 A JP7090367 A JP 7090367A JP 9036795 A JP9036795 A JP 9036795A JP H08265112 A JPH08265112 A JP H08265112A
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- JP
- Japan
- Prior art keywords
- voltage
- output
- duty cycle
- correction
- circuit
- Prior art date
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 高周波発振回路において、デユーテイ・サイ
クル比率を５０％に自動補正を行うデユーテイ比補正回
路を提供する。 【構成】 発振部とコンデンサと抵抗とオア・ゲートを
有する高周波回路において、オア・ゲート４３の出力を
フイードバックするＲＣ積分回路６１を設けて監視して
デユーテイ・サイクル比率に応じてＤＣ電圧を検出して
バッファ６２に入力するその出力を誤差検出器６３に入
力する、デユーテイ・サイクル比率５０％のＤＣ電圧を
基準にしてデユーテイ・サイクルのズレを０ｖからの電
圧のズレに変換した誤差検出器６３は積分器６４に入力
する誤差検出器６３の出力が０ｖ以外のとき（デユーテ
イ・サイクル比率５０％以外）はコンデンサ４６を充放
電して補正電圧を作る、誤差検出器６３の出力が０ｖに
なった時点で補正電圧を保持する、積分器６４で作られ
た補正電圧を補正値加算器６５がしきい値電圧Ｖｔｈ２
０端子に印加する。
クル比率を５０％に自動補正を行うデユーテイ比補正回
路を提供する。 【構成】 発振部とコンデンサと抵抗とオア・ゲートを
有する高周波回路において、オア・ゲート４３の出力を
フイードバックするＲＣ積分回路６１を設けて監視して
デユーテイ・サイクル比率に応じてＤＣ電圧を検出して
バッファ６２に入力するその出力を誤差検出器６３に入
力する、デユーテイ・サイクル比率５０％のＤＣ電圧を
基準にしてデユーテイ・サイクルのズレを０ｖからの電
圧のズレに変換した誤差検出器６３は積分器６４に入力
する誤差検出器６３の出力が０ｖ以外のとき（デユーテ
イ・サイクル比率５０％以外）はコンデンサ４６を充放
電して補正電圧を作る、誤差検出器６３の出力が０ｖに
なった時点で補正電圧を保持する、積分器６４で作られ
た補正電圧を補正値加算器６５がしきい値電圧Ｖｔｈ２
０端子に印加する。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣテスト・システム
の一部を構成している高速メモリテスタのタイミング・
ジェネレータ部で、テスト周期、各種波形発生のための
タイミングエッジ、出力比較のためのストローブ等を発
生する基本回路で計測精度を高めるため、パルスの出力
デユーテイ・サイクル比率の補正を行なっている場合が
ある、このデユーテイ比補正回路に関する。
の一部を構成している高速メモリテスタのタイミング・
ジェネレータ部で、テスト周期、各種波形発生のための
タイミングエッジ、出力比較のためのストローブ等を発
生する基本回路で計測精度を高めるため、パルスの出力
デユーテイ・サイクル比率の補正を行なっている場合が
ある、このデユーテイ比補正回路に関する。
【０００２】
【従来の技術】タイミング・ジェネレータ部はＩＣテス
ト・システムの基本の波形を発生しているので正確であ
ることが必須の条件である、その一つとしデユーテイ・
サイクルのデユーテイ比を５０％にする必要がある場合
は、Ｄ・フリップフロップによるトグルカウンタを使用
することが一般的である。デユーテイ・サイクル比率は
例えばパルス発生周期をＴとして、ハイのレベルの時間
ｔがどのぐらいであるかを比率ｔ／Ｔ×１００で表す。
目的によっては周波数のみ正確であればよいという場合
もあるが、タイミング・ジェネレータ部の発振器はデユ
ーテイ・サイクル比率まで問題となる場合がある。
ト・システムの基本の波形を発生しているので正確であ
ることが必須の条件である、その一つとしデユーテイ・
サイクルのデユーテイ比を５０％にする必要がある場合
は、Ｄ・フリップフロップによるトグルカウンタを使用
することが一般的である。デユーテイ・サイクル比率は
例えばパルス発生周期をＴとして、ハイのレベルの時間
ｔがどのぐらいであるかを比率ｔ／Ｔ×１００で表す。
目的によっては周波数のみ正確であればよいという場合
もあるが、タイミング・ジェネレータ部の発振器はデユ
ーテイ・サイクル比率まで問題となる場合がある。
【０００３】従来の技術による一実施例を図２の（ａ）
はタイミング・ジェネレータ部の高周波発振回路のデユ
ーテイ比補正回路のブロック図で、（ｂ）は各ポントの
タイミングチャートを示す。図２の（ａ）はタイミング
・ジェネレータ部の高周波発振回路のデユーテイ比補正
回路のブロック図を説明する。Ｄ・フリップフロップ１
４によるトグルカウンタより出力されるパルスは実際
に試験に使用する周波数によって影響が異なる。それは
Ｄ・フリップフロップ１４を通過すると伝搬遅延は周波
数１ＭＨＺの周期は１０００ｎｓで有るためロウからハ
イの立ち上がりの遅れとハイからロウの立ち下がりの遅
れの差が０．５ｎｓ発生しても１／２０００で無視でき
たが、１００ＭＨＺとなると周期は１０ｎｓに対して１
／２０となるため伝搬遅延の差を無視できなかった。
はタイミング・ジェネレータ部の高周波発振回路のデユ
ーテイ比補正回路のブロック図で、（ｂ）は各ポントの
タイミングチャートを示す。図２の（ａ）はタイミング
・ジェネレータ部の高周波発振回路のデユーテイ比補正
回路のブロック図を説明する。Ｄ・フリップフロップ１
４によるトグルカウンタより出力されるパルスは実際
に試験に使用する周波数によって影響が異なる。それは
Ｄ・フリップフロップ１４を通過すると伝搬遅延は周波
数１ＭＨＺの周期は１０００ｎｓで有るためロウからハ
イの立ち上がりの遅れとハイからロウの立ち下がりの遅
れの差が０．５ｎｓ発生しても１／２０００で無視でき
たが、１００ＭＨＺとなると周期は１０ｎｓに対して１
／２０となるため伝搬遅延の差を無視できなかった。
【０００４】発振部１０は基本の周波数を出力してコン
デンサ１１を通過して交流成分のみオア・ゲート１３に
入力する、同じ端子に加えるしきい値電圧Ｖｔｈ２０を
抵抗１２を経由して加える。オア・ゲート１３の出力を
Ｄ・フリップフロップ１４に入力して、Ｄ端子と＊Ｑ
（反転）端子を接続して、Ｑ端子より出力する。
デンサ１１を通過して交流成分のみオア・ゲート１３に
入力する、同じ端子に加えるしきい値電圧Ｖｔｈ２０を
抵抗１２を経由して加える。オア・ゲート１３の出力を
Ｄ・フリップフロップ１４に入力して、Ｄ端子と＊Ｑ
（反転）端子を接続して、Ｑ端子より出力する。
【０００５】のポイントにおける発振波形が完全な歪
みのない正弦波であればオア・ゲートに加えるしきい値
電圧Ｖｔｈ２０を基準に、しきい値電圧Ｖｔｈ２０以上
をハイ（Ｈ）、以下をロウ（Ｌ）として、ハイ側とロウ
側の面積比が５０％に保たれるため、理論的はのデユ
ーテイ・サイクル比率を５０％に保てるが実際には発振
周数や使用部品の特性のバラツキによって発振波形は完
全な正弦波でないため、デユーテイ・サイクル比率を５
０％に保てなく、＋１０％程度の誤差を発生した。 のポイントにおけるパルスがＤ・フリップフロップ１
４を通過するトグルカウンタで周波数が１／２となるた
め、発振部１０の発振周波数を使用周波数の２倍にする
必要が有るため、高い周波数になるほど発振回路は難し
くなった。
みのない正弦波であればオア・ゲートに加えるしきい値
電圧Ｖｔｈ２０を基準に、しきい値電圧Ｖｔｈ２０以上
をハイ（Ｈ）、以下をロウ（Ｌ）として、ハイ側とロウ
側の面積比が５０％に保たれるため、理論的はのデユ
ーテイ・サイクル比率を５０％に保てるが実際には発振
周数や使用部品の特性のバラツキによって発振波形は完
全な正弦波でないため、デユーテイ・サイクル比率を５
０％に保てなく、＋１０％程度の誤差を発生した。 のポイントにおけるパルスがＤ・フリップフロップ１
４を通過するトグルカウンタで周波数が１／２となるた
め、発振部１０の発振周波数を使用周波数の２倍にする
必要が有るため、高い周波数になるほど発振回路は難し
くなった。
【０００６】
【発明が解決しようとする課題】オア・ゲートの出力電
圧を検出して、フイード・バックを行い、オア・ゲート
のしきい値電圧Ｖｔｈを変えてデユーテイ・サイクル比
率を５０％に保つように自動設定したいとう課題があっ
た。Ｄ・フリップフロップを通過させると使用周波数の
２倍の周波数が必要となるため、Ｄ・フリップフロップ
を通過しない回路を必要とした。
圧を検出して、フイード・バックを行い、オア・ゲート
のしきい値電圧Ｖｔｈを変えてデユーテイ・サイクル比
率を５０％に保つように自動設定したいとう課題があっ
た。Ｄ・フリップフロップを通過させると使用周波数の
２倍の周波数が必要となるため、Ｄ・フリップフロップ
を通過しない回路を必要とした。
【０００７】
【課題を解決するための手段】オア・ゲートの出力電圧
を検出して、フイード・バック出来る手段を設け、ＲＣ
積分回路やバッファ、誤差検出器や積分器や補正加算器
を設け、デユーテイ・サイクル比率の自動補正ができる
手段を設け、Ｄ・フリップフロップを使用しない回路手
段を設けた。誤差検出器の出力と積分器の出力が０ｖの
とき、しきい値電圧Ｖｔｈ２０を発振波形が完全な正弦
波のときデユーテイ・サイクル比率が５０％となるよう
な基準電圧を設定する手段を設けた。デユーテイ・サイ
クル比率５０％以外で発振時には誤差検出器によりデユ
ーテイ・サイクル比率のズレを０ｖからの電圧のズレに
変換して変動電圧をしきい値電圧にフードバックするこ
とによってデユーテイ・サイクル比率を補正するような
手段を設けた。デユーテイ・サイクル比率の自動補正が
できるデユーテイ比補正回路を提供することを目的とし
た。
を検出して、フイード・バック出来る手段を設け、ＲＣ
積分回路やバッファ、誤差検出器や積分器や補正加算器
を設け、デユーテイ・サイクル比率の自動補正ができる
手段を設け、Ｄ・フリップフロップを使用しない回路手
段を設けた。誤差検出器の出力と積分器の出力が０ｖの
とき、しきい値電圧Ｖｔｈ２０を発振波形が完全な正弦
波のときデユーテイ・サイクル比率が５０％となるよう
な基準電圧を設定する手段を設けた。デユーテイ・サイ
クル比率５０％以外で発振時には誤差検出器によりデユ
ーテイ・サイクル比率のズレを０ｖからの電圧のズレに
変換して変動電圧をしきい値電圧にフードバックするこ
とによってデユーテイ・サイクル比率を補正するような
手段を設けた。デユーテイ・サイクル比率の自動補正が
できるデユーテイ比補正回路を提供することを目的とし
た。
【０００８】
【実施例】図１は本発明のタイミング・ジェネレータ部
の高周波発振回路のデユーテイ比補正回路のブロック図
で、（ｂ）は補正前後のタイミングチャートを示す。図
１を説明する。発振部３０からの出力波形がデユーテイ
・サイクル比率５０％の場合は、発振部３０は基本の周
波数を出力してコンデンサ３１を通過して交流成分のみ
オア・ゲート４３に入力する、同じ端子に加えるしきい
値電圧Ｖｔｈ２０を抵抗５１を経由して加え、オア・ゲ
ート４３よりパルスを出力する。デユーテイ・サイクル
比率５０％とするためオア・ゲート４３に加わえるしき
い値電圧Ｖｔｈ２０を指定の基準設定電圧となるよう抵
抗５１を経由して加える。抵抗５１に加わえるしきい値
電圧Ｖｔｈ２０は補正値加算器６５によって前段からの
各部の作動によってしきい値電圧Ｖｔｈ２０が指定の基
準設定電圧となるよう設定される。
の高周波発振回路のデユーテイ比補正回路のブロック図
で、（ｂ）は補正前後のタイミングチャートを示す。図
１を説明する。発振部３０からの出力波形がデユーテイ
・サイクル比率５０％の場合は、発振部３０は基本の周
波数を出力してコンデンサ３１を通過して交流成分のみ
オア・ゲート４３に入力する、同じ端子に加えるしきい
値電圧Ｖｔｈ２０を抵抗５１を経由して加え、オア・ゲ
ート４３よりパルスを出力する。デユーテイ・サイクル
比率５０％とするためオア・ゲート４３に加わえるしき
い値電圧Ｖｔｈ２０を指定の基準設定電圧となるよう抵
抗５１を経由して加える。抵抗５１に加わえるしきい値
電圧Ｖｔｈ２０は補正値加算器６５によって前段からの
各部の作動によってしきい値電圧Ｖｔｈ２０が指定の基
準設定電圧となるよう設定される。
【０００９】オア・ゲート４３のしきい値電圧Ｖｔｈ２
０が指定の基準設定電圧Ｖｂｂとなっているあいだは、
デユーテイ・サイクル比率５０％のパルスを出力する。
ＲＣ積分回路６１では出力ゲートでの平均ＤＣレベルが
しきい値電圧Ｖｔｈ２０の基準設定電圧と同一であるこ
とを検出して、バッファ６２に入力して、誤差検出器６
３に入力する、誤差検出器６３はデユーテイ・サイクル
比率５０％のパスの出力のある間は出力が０ｖになるよ
うにオペ・アンプ４６の＋端子Ｖｒｅｆ２設定されてお
り、誤差検出器６３出力は０ｖになっている。誤差検出
器６３の出力０ｖが積分器６４に入力されるが出力は０
ｖである。出力０ｖの積分器６４の出力は補正値加算器
６５に入力される。積分器６４の出力が０ｖのとき補正
値加算器６５のＶｒｅｆ１はしきい値電圧Ｖｔｈ２０が
指定の基準設定電圧Ｖｂｂとなるように設定されてい
る。
０が指定の基準設定電圧Ｖｂｂとなっているあいだは、
デユーテイ・サイクル比率５０％のパルスを出力する。
ＲＣ積分回路６１では出力ゲートでの平均ＤＣレベルが
しきい値電圧Ｖｔｈ２０の基準設定電圧と同一であるこ
とを検出して、バッファ６２に入力して、誤差検出器６
３に入力する、誤差検出器６３はデユーテイ・サイクル
比率５０％のパスの出力のある間は出力が０ｖになるよ
うにオペ・アンプ４６の＋端子Ｖｒｅｆ２設定されてお
り、誤差検出器６３出力は０ｖになっている。誤差検出
器６３の出力０ｖが積分器６４に入力されるが出力は０
ｖである。出力０ｖの積分器６４の出力は補正値加算器
６５に入力される。積分器６４の出力が０ｖのとき補正
値加算器６５のＶｒｅｆ１はしきい値電圧Ｖｔｈ２０が
指定の基準設定電圧Ｖｂｂとなるように設定されてい
る。
【００１０】図１によって発振部３０からの出力波形が
デユーテイ・サイクル比率５０％以下の場合を説明す
る。発振部３０より出力されたバランスの崩れた正弦波
はしきい値電圧Ｖｔｈ２０を中心として上弦波と下弦波
は振動する。この正弦波を入力したオア・ゲート４３の
出力はデユーテイ・サイクル比率が悪く、デユーテイ・
サイクル比率が５０％以外の場合ＲＣ積分回路６１がＤ
Ｃ電圧を検出して、オア・ゲート４３のしきい値電圧Ｖ
ｔｈ２０を上げる、例えば−１．３ｖのしきい値電圧Ｖ
ｔｈ２０を−１．２ｖにする。
デユーテイ・サイクル比率５０％以下の場合を説明す
る。発振部３０より出力されたバランスの崩れた正弦波
はしきい値電圧Ｖｔｈ２０を中心として上弦波と下弦波
は振動する。この正弦波を入力したオア・ゲート４３の
出力はデユーテイ・サイクル比率が悪く、デユーテイ・
サイクル比率が５０％以外の場合ＲＣ積分回路６１がＤ
Ｃ電圧を検出して、オア・ゲート４３のしきい値電圧Ｖ
ｔｈ２０を上げる、例えば−１．３ｖのしきい値電圧Ｖ
ｔｈ２０を−１．２ｖにする。
【００１１】バッファ６２を通過したＤＣ電圧は誤差検
出器６３でデユーテイ・サイクルのズレた分、電圧に変
換して積分器６４に入力され誤差検出器６３の出力が０
ｖになるまで積分は続けられ０ｖ以外の場合、積分器６
４ではコンデンサ３３を充放電して補正電圧を作り、誤
差検出器６３の出力が０ｖになった時点で、その補正電
圧を保持する。積分器６４で作られた補正電圧を補正値
加算器６５でしきい値電圧Ｖｔｈ２０に印加する。発振
部３０からの出力波形のデユーテイ・サイクル比率が５
０％の場合のしきい値電圧Ｖｔｈ２０と指定の基準設定
電圧Ｖｂｂは等しいが、デユーテイ・サイクル比率が５
０％以下の場合、しきい値電圧Ｖｔｈ２０が指定の基準
設定電圧Ｖｂｂより高くなって、オア・ゲート４３の出
力パルスのデユーテイ・サイクル比率が５０％となる。
出器６３でデユーテイ・サイクルのズレた分、電圧に変
換して積分器６４に入力され誤差検出器６３の出力が０
ｖになるまで積分は続けられ０ｖ以外の場合、積分器６
４ではコンデンサ３３を充放電して補正電圧を作り、誤
差検出器６３の出力が０ｖになった時点で、その補正電
圧を保持する。積分器６４で作られた補正電圧を補正値
加算器６５でしきい値電圧Ｖｔｈ２０に印加する。発振
部３０からの出力波形のデユーテイ・サイクル比率が５
０％の場合のしきい値電圧Ｖｔｈ２０と指定の基準設定
電圧Ｖｂｂは等しいが、デユーテイ・サイクル比率が５
０％以下の場合、しきい値電圧Ｖｔｈ２０が指定の基準
設定電圧Ｖｂｂより高くなって、オア・ゲート４３の出
力パルスのデユーテイ・サイクル比率が５０％となる。
【００１２】図１によって発振部３０からの出力波形が
デユーテイ・サイクル比率５０％以上の場合を説明す
る。発振部３０より出力されたバランスの崩れた正弦波
はしきい値電圧Ｖｔｈ２０を中心として上弦波と下弦波
は振動する。デユーテイ・サイクル比率５０％以上の正
弦波を入力したオア・ゲート４３の出力はＲＣ積分回路
６１がＤＣ電圧を検出して、オア・ゲート４３のしきい
値電圧Ｖｔｈ２０を下げる、例えば−１．３ｖであった
しきい値電Ｖｔｈ２０を−１．５ｖにする。
デユーテイ・サイクル比率５０％以上の場合を説明す
る。発振部３０より出力されたバランスの崩れた正弦波
はしきい値電圧Ｖｔｈ２０を中心として上弦波と下弦波
は振動する。デユーテイ・サイクル比率５０％以上の正
弦波を入力したオア・ゲート４３の出力はＲＣ積分回路
６１がＤＣ電圧を検出して、オア・ゲート４３のしきい
値電圧Ｖｔｈ２０を下げる、例えば−１．３ｖであった
しきい値電Ｖｔｈ２０を−１．５ｖにする。
【００１３】バッファ６２を通過したＤＣ電圧は誤差検
出器６３でデユーテイ・サイクルのズレた分、電圧に変
換して積分器６４に入力され誤差検出器６３の出力が０
ｖになるまで積分は続けられ０ｖ以外の場合、積分器６
４ではコンデンサ３３を充放電して補正電圧を作り、誤
差検出器６３の出力が０ｖになった時点で、その補正電
圧を保持する。積分器６４で作られた補正電圧を補正値
加算器６５でしきい値電圧Ｖｔｈ２０に印加する。発振
部３０からの出力波形のデユーテイ・サイクル比率が５
０％の場合のしきい値電圧Ｖｔｈ２０と指定の基準設定
電圧Ｖｂｂは等しいが、デユーテイ・サイクル比率が５
０％以上の場合、しきい値電圧Ｖｔｈ２０が指定の基準
設定電圧Ｖｂｂより低くなって、オア・ゲート４３の出
力パルスのデユーテイ・サイクル比率が５０％となる。
出器６３でデユーテイ・サイクルのズレた分、電圧に変
換して積分器６４に入力され誤差検出器６３の出力が０
ｖになるまで積分は続けられ０ｖ以外の場合、積分器６
４ではコンデンサ３３を充放電して補正電圧を作り、誤
差検出器６３の出力が０ｖになった時点で、その補正電
圧を保持する。積分器６４で作られた補正電圧を補正値
加算器６５でしきい値電圧Ｖｔｈ２０に印加する。発振
部３０からの出力波形のデユーテイ・サイクル比率が５
０％の場合のしきい値電圧Ｖｔｈ２０と指定の基準設定
電圧Ｖｂｂは等しいが、デユーテイ・サイクル比率が５
０％以上の場合、しきい値電圧Ｖｔｈ２０が指定の基準
設定電圧Ｖｂｂより低くなって、オア・ゲート４３の出
力パルスのデユーテイ・サイクル比率が５０％となる。
【００１４】
【発明の効果】出力デユーテイ・サイクル比率が５０％
を要求される発振回路において、周波数が高くなるほど
出力デユーテイ・サイクル比率が不安定となり、使用部
品の特性のバラツキ等によって発生するデユーテイ・サ
イクル比率の変動を５０％に保つように自動設定ができ
た。
を要求される発振回路において、周波数が高くなるほど
出力デユーテイ・サイクル比率が不安定となり、使用部
品の特性のバラツキ等によって発生するデユーテイ・サ
イクル比率の変動を５０％に保つように自動設定ができ
た。
【００１５】Ｄ・フリップフロップの立ち上がり、立ち
下がりの遅延時間が同一でないため発生する変動には対
応が出来なかった。Ｄ・フリップフロップを通過させる
と使用周波数の２倍の周波数が必要となったが、Ｄ・フ
リップフロップを使用しない回路としたので従来技術の
ように使用周波数の２倍の周波数は必要としなくなっ
た、周波数が高い程発振回路の設計は難しくなるが使用
周波数が半分ですむので、設計しやすく、回路の安定度
も上がった。
下がりの遅延時間が同一でないため発生する変動には対
応が出来なかった。Ｄ・フリップフロップを通過させる
と使用周波数の２倍の周波数が必要となったが、Ｄ・フ
リップフロップを使用しない回路としたので従来技術の
ように使用周波数の２倍の周波数は必要としなくなっ
た、周波数が高い程発振回路の設計は難しくなるが使用
周波数が半分ですむので、設計しやすく、回路の安定度
も上がった。
【図１】本発明の一実施例のタイミング・ジェネレータ
部の高周波発振回路のデユーテイ比補正回路のブロック
図で、（ｂ）は補正前後のタイミングチャートを示す。
部の高周波発振回路のデユーテイ比補正回路のブロック
図で、（ｂ）は補正前後のタイミングチャートを示す。
【図２】従来の技術の一実施例で（ａ）はタイミング・
ジェネレータ部の高周波発振回路のデユーテイ比補正回
路のブロック図で、（ｂ）はタイミングチャートを示
す。
ジェネレータ部の高周波発振回路のデユーテイ比補正回
路のブロック図で、（ｂ）はタイミングチャートを示
す。
１０、３０ 発振部 ２０ しきい値電圧 １１、３１、３２、３３ コンデンサ １２、５１、５２、５３、５４、５５、５６、５７ 抵
抗 １３、４３ オア・ゲート ４５、４６、４７、４８ オペ・アンプ ６１ ＲＣ積分回路 ６２ バッファ ６３ 誤差検出器 ６４ 積分器 ６５ 補正値加算器
抗 １３、４３ オア・ゲート ４５、４６、４７、４８ オペ・アンプ ６１ ＲＣ積分回路 ６２ バッファ ６３ 誤差検出器 ６４ 積分器 ６５ 補正値加算器
Claims (1)
- 【請求項１】 発振部とコンデンサと抵抗とオア・ゲー
トとしきい値電圧供給端子を有するデユーテイ比補正回
路において、 オア・ゲート（４３）の出力をフイードバックする抵抗
（５２）とコンデンサ（３２）で構成されたＲＣ積分回
路（６１）を設け、 ＲＣ積分回路（６１）と誤差検出器（６３）の相互干渉
をなくするためにオペ・アンプ（４５）で構成されたバ
ッファ（６２）を設け、 ＲＣ積分回路（６１）からバッファ（６２）を経由した
デューテイ・サイクル比率５０％の場合を基準にした電
圧のズレに変換する抵抗（５３、５４）とオペ・アンプ
（４６）とＶｒｅｆ２の端子で構成された誤差検出器
（６３）を設け、誤差検出器（６３）の出力がデューテ
イ・サイクル比率５０％以外のときは補正電圧を作り、
デューテイ・サイクル比率５０％のときは補正電圧を保
持する抵抗（５５）とコンデンサ（３３）とオペ・アン
プ（４６）で構成された積分器（６４）を設け、 積分器（６４）で作られた補正電圧をオア・ゲート（４
３）のしきい値電圧Ｖｔｈ（２０）の端子に印加する抵
抗（５６、５７）とオペ・アンプ（４８）とＶｒｅｆ１
端子で構成された補正値加算器（６５）を設け、 以上の構成を具備することを特徴とするデユーテイ比補
正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090367A JPH08265112A (ja) | 1995-03-23 | 1995-03-23 | デユーテイ比補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090367A JPH08265112A (ja) | 1995-03-23 | 1995-03-23 | デユーテイ比補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265112A true JPH08265112A (ja) | 1996-10-11 |
Family
ID=13996587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090367A Withdrawn JPH08265112A (ja) | 1995-03-23 | 1995-03-23 | デユーテイ比補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08265112A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002119053A (ja) * | 2000-10-10 | 2002-04-19 | Onkyo Corp | スイッチングレギュレータ |
| US6525581B1 (en) | 2001-09-20 | 2003-02-25 | Hynix Semiconductor Inc. | Duty correction circuit and a method of correcting a duty |
| KR100641703B1 (ko) * | 2004-08-06 | 2006-11-03 | 학교법인 포항공과대학교 | 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로 |
| JP2007013441A (ja) * | 2005-06-29 | 2007-01-18 | Pioneer Electronic Corp | パルス生成装置 |
-
1995
- 1995-03-23 JP JP7090367A patent/JPH08265112A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002119053A (ja) * | 2000-10-10 | 2002-04-19 | Onkyo Corp | スイッチングレギュレータ |
| US6525581B1 (en) | 2001-09-20 | 2003-02-25 | Hynix Semiconductor Inc. | Duty correction circuit and a method of correcting a duty |
| KR100641703B1 (ko) * | 2004-08-06 | 2006-11-03 | 학교법인 포항공과대학교 | 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로 |
| JP2007013441A (ja) * | 2005-06-29 | 2007-01-18 | Pioneer Electronic Corp | パルス生成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |