JPH08107338A - 周波数変換回路 - Google Patents
周波数変換回路Info
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- JPH08107338A JPH08107338A JP6241191A JP24119194A JPH08107338A JP H08107338 A JPH08107338 A JP H08107338A JP 6241191 A JP6241191 A JP 6241191A JP 24119194 A JP24119194 A JP 24119194A JP H08107338 A JPH08107338 A JP H08107338A
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Abstract
(57)【要約】
【目的】 遅延量の等しい可変遅延回路３ａ〜３ｃを用
いることにより各可変遅延回路３ａ〜３ｃ間でのトラッ
キングエラーをなくし、入力信号ＣＫの周波数をデュー
ティーの等しい２，１，１／２，２／３，１／３倍の周
波数に変換する回路を提供する。 【構成】 入力信号ＣＫの周波数を変換する周波数変換
回路において、入力信号ＣＫを２分周する回路１、入力
信号ＣＫの周期Ｔ０に対してＴ０／４の遅延量をもつ３
つの遅延回路３ａ〜３ｃ、各遅延回路出力を乗算する２
つの乗算器４ａ，５、さらに前２つの乗算器出力を乗算
する乗算器４ｂにより入力信号ＣＫをデューティの等し
い２逓倍、逓倍、２分周の信号に変換する。さらに必要
ならばこれらの信号を３分周回路に入力することによ
り、デューティの等しい１．５分周３分周信号をも出力
する。
いることにより各可変遅延回路３ａ〜３ｃ間でのトラッ
キングエラーをなくし、入力信号ＣＫの周波数をデュー
ティーの等しい２，１，１／２，２／３，１／３倍の周
波数に変換する回路を提供する。 【構成】 入力信号ＣＫの周波数を変換する周波数変換
回路において、入力信号ＣＫを２分周する回路１、入力
信号ＣＫの周期Ｔ０に対してＴ０／４の遅延量をもつ３
つの遅延回路３ａ〜３ｃ、各遅延回路出力を乗算する２
つの乗算器４ａ，５、さらに前２つの乗算器出力を乗算
する乗算器４ｂにより入力信号ＣＫをデューティの等し
い２逓倍、逓倍、２分周の信号に変換する。さらに必要
ならばこれらの信号を３分周回路に入力することによ
り、デューティの等しい１．５分周３分周信号をも出力
する。
Description
【０００１】
【産業上の利用分野】本発明は周期Ｔ０の入力信号の周
波数を変換する周波数変換回路に関するものである。
波数を変換する周波数変換回路に関するものである。
【０００２】
【従来の技術】入力信号ＣＫをそれよりも高い周波数の
信号を用いずに逓倍する場合、従来は図２に示すような
装置が使用されてきた。
信号を用いずに逓倍する場合、従来は図２に示すような
装置が使用されてきた。
【０００３】図２は入力信号ＣＫを２倍の周波数（２逓
倍）及び１／２倍の周波数（２分周）に変換する回路シ
ステムであり２分周回路１、乗算器４、バッファ２、チ
ャージポンプ回路（ＣＰ）６、誤差電圧発生回路（△Ｄ
ｕ）７、スイッチ８、９および可変遅延回路３ａ，３
ｂ、１０から構成されている。
倍）及び１／２倍の周波数（２分周）に変換する回路シ
ステムであり２分周回路１、乗算器４、バッファ２、チ
ャージポンプ回路（ＣＰ）６、誤差電圧発生回路（△Ｄ
ｕ）７、スイッチ８、９および可変遅延回路３ａ，３
ｂ、１０から構成されている。
【０００４】まず可変遅延回路３ａ，３ｂ，１０の回路
構成を図３に示す。
構成を図３に示す。
【０００５】図中Ｒ１＝Ｒ２＝Ｒ、Ｉ１＝Ｉ４であり遅
延量△ＴはＲ、Ｃ１、Ｉ２およびＩ３により決定され、
Ｉ３＊Ｒ＊Ｃ１／Ｉ２に比例する。この回路に於いて入
力ＰＩＮをＨ（Ｈｉ）、ＮＩＮをＬ（Ｌｏｗ）とした時
にはトランジスタＱ８は遮断状態、Ａ点はオープンとな
り出力ＰＯＵＴはＨ、ＮＯＵＴはＬという状態になりＩ
２電流は図３矢符（１）のように流れる。
延量△ＴはＲ、Ｃ１、Ｉ２およびＩ３により決定され、
Ｉ３＊Ｒ＊Ｃ１／Ｉ２に比例する。この回路に於いて入
力ＰＩＮをＨ（Ｈｉ）、ＮＩＮをＬ（Ｌｏｗ）とした時
にはトランジスタＱ８は遮断状態、Ａ点はオープンとな
り出力ＰＯＵＴはＨ、ＮＯＵＴはＬという状態になりＩ
２電流は図３矢符（１）のように流れる。
【０００６】つぎにＰＩＮ、ＮＩＮの極性が反転すると
Ｂ点はオープンになり、Ｉ２電流はコンデンサＣ１より
矢符（２）のように流れ、Ａ点の電位は徐々に下がって
いく。Ａ点の電位が下がるにつれ、トランジスタＱ８に
は電流が流れ始め、それによりＣ点の電位は上昇してい
く。Ｃ点の電位が上昇すればトランジスタＱ８のベース
電位は上昇しトランジスタＱ８に流れる電流はさらに大
きくなる。この正帰還により、トランジスタＱ５、Ｑ６
のエミッタ内部抵抗をそれぞれｒ１、ｒ２とするとＲ／
（ｒ１＋ｒ２）＝１となったときに電流Ｉ５、Ｉ６は反
転しＩ５に全ての電流は流れる。それと同時にＡ点の電
位はＶｘ＝Ｒ＊Ｉ６だけ上昇する。そのときＢ点はオー
プンなので同時にＢ点の電位もＶｘだけ上昇する。そし
てコンデンサＣ１の放電が終了した△Ｔ時間後ＰＯＵＴ
およびＮＯＵＴの極性が反転する。その後は矢符（３）
のように電流が流れるのでＡ、Ｂ点の電位に変化は起き
ない。この様な動作を繰り返し入力信号に対し時間△Ｔ
遅れた信号が可変遅延回路から出力される。また遅延回
路においてはＶｘの値が大きくなればそれだけトランジ
スタＱ１、Ｑ３およびＱ１０、Ｑ８間での△Ｖｂｅの影
響が低減できるので実際の設計値ではこの値をＶｘ＝
０．５Ｖとしてある。そのため各遅延回路の出力信号レ
ベルは０．５Ｖとなる。
Ｂ点はオープンになり、Ｉ２電流はコンデンサＣ１より
矢符（２）のように流れ、Ａ点の電位は徐々に下がって
いく。Ａ点の電位が下がるにつれ、トランジスタＱ８に
は電流が流れ始め、それによりＣ点の電位は上昇してい
く。Ｃ点の電位が上昇すればトランジスタＱ８のベース
電位は上昇しトランジスタＱ８に流れる電流はさらに大
きくなる。この正帰還により、トランジスタＱ５、Ｑ６
のエミッタ内部抵抗をそれぞれｒ１、ｒ２とするとＲ／
（ｒ１＋ｒ２）＝１となったときに電流Ｉ５、Ｉ６は反
転しＩ５に全ての電流は流れる。それと同時にＡ点の電
位はＶｘ＝Ｒ＊Ｉ６だけ上昇する。そのときＢ点はオー
プンなので同時にＢ点の電位もＶｘだけ上昇する。そし
てコンデンサＣ１の放電が終了した△Ｔ時間後ＰＯＵＴ
およびＮＯＵＴの極性が反転する。その後は矢符（３）
のように電流が流れるのでＡ、Ｂ点の電位に変化は起き
ない。この様な動作を繰り返し入力信号に対し時間△Ｔ
遅れた信号が可変遅延回路から出力される。また遅延回
路においてはＶｘの値が大きくなればそれだけトランジ
スタＱ１、Ｑ３およびＱ１０、Ｑ８間での△Ｖｂｅの影
響が低減できるので実際の設計値ではこの値をＶｘ＝
０．５Ｖとしてある。そのため各遅延回路の出力信号レ
ベルは０．５Ｖとなる。
【０００７】この可変遅延回路のコンデンサＣ１端の出
力と回路出力ＰＯＵＴの様子を図４（ａ）、（ｂ）、
（ｃ）に示す。（ａ）は可変遅延回路に入力される信号
ＰＩＮであり、（ｂ）はＡ点の電圧変化（コンデンサＣ
１端の出力）、（ｃ）は可変遅延回路の出力ＰＯＵＴで
ある。
力と回路出力ＰＯＵＴの様子を図４（ａ）、（ｂ）、
（ｃ）に示す。（ａ）は可変遅延回路に入力される信号
ＰＩＮであり、（ｂ）はＡ点の電圧変化（コンデンサＣ
１端の出力）、（ｃ）は可変遅延回路の出力ＰＯＵＴで
ある。
【０００８】図２の回路全体の動作を説明する。まず入
力信号ＣＫのデューティずれの影響をなくすために２分
周回路１でＣＫを２分周し、その信号と、その信号をバ
ッファ２および入力信号ＣＫに対し１／２周期の遅延量
を持つ遅延回路１０を通した信号とで乗算器４によりＣ
Ｋと同じ周期の信号ＳＫを得る。このＳＫとＣＫに対し
１／４周期の遅延量を持つ遅延回路３ｂとの出力信号と
で乗算器４により２逓倍出力を得る。さらにＣＫを２分
周回路１の出力信号、または可変遅延回路１０の出力信
号をスイッチ９で選択し、ＣＫの１／４の遅延量を持つ
遅延回路３を通すことにより４つの位相を持った２分周
の出力を得ることもできる。
力信号ＣＫのデューティずれの影響をなくすために２分
周回路１でＣＫを２分周し、その信号と、その信号をバ
ッファ２および入力信号ＣＫに対し１／２周期の遅延量
を持つ遅延回路１０を通した信号とで乗算器４によりＣ
Ｋと同じ周期の信号ＳＫを得る。このＳＫとＣＫに対し
１／４周期の遅延量を持つ遅延回路３ｂとの出力信号と
で乗算器４により２逓倍出力を得る。さらにＣＫを２分
周回路１の出力信号、または可変遅延回路１０の出力信
号をスイッチ９で選択し、ＣＫの１／４の遅延量を持つ
遅延回路３を通すことにより４つの位相を持った２分周
の出力を得ることもできる。
【０００９】またそれぞれの可変遅延回路の制御法は以
下に示すとおりである。
下に示すとおりである。
【００１０】ＳＫはチャージポンプ回路７に入力され
る。チャージポンプ回路６は図５に示す構成になってお
り、電流０．５＊Ｉ０、Ｉ０を発生する電流源を用いる
ことによりＳＫのデューティ比が１：１になったときに
のみ安定する。その出力は誤差信号発生回路６に入力さ
れ誤差電圧を発生させ、これを可変遅延回路３ａ，３
ｂ，１０に戻すことによりＳＫのデューティ比が１：１
になるように遅延量をコントロールする。
る。チャージポンプ回路６は図５に示す構成になってお
り、電流０．５＊Ｉ０、Ｉ０を発生する電流源を用いる
ことによりＳＫのデューティ比が１：１になったときに
のみ安定する。その出力は誤差信号発生回路６に入力さ
れ誤差電圧を発生させ、これを可変遅延回路３ａ，３
ｂ，１０に戻すことによりＳＫのデューティ比が１：１
になるように遅延量をコントロールする。
【００１１】以上のことから可変遅延回路１０のコンデ
ンサＣ１の値を可変遅延回路３ａ，３ｂに対し２倍にす
ることで可変遅延回路１０の遅延量は３ａ，３ｂの２倍
になり、出力ＳＣＫＯには２逓倍もしくは２分周の信号
が出力されることになる。
ンサＣ１の値を可変遅延回路３ａ，３ｂに対し２倍にす
ることで可変遅延回路１０の遅延量は３ａ，３ｂの２倍
になり、出力ＳＣＫＯには２逓倍もしくは２分周の信号
が出力されることになる。
【００１２】
【発明が解決しようとする課題】しかしこのシステムに
於いては遅延量が入力信号ＣＫの１／２周期及び１／４
周期の遅延回路を用いているため、両遅延回路間でのト
ラッキングが問題になってくる。この遅延回路における
遅延量は図３中Ｉ３＊Ｒ＊Ｃ１／Ｉ２に比例する値でほ
ぼ決まるが、正帰還により電流Ｉ５、Ｉ６が反転するま
での時間も全体の遅延量に含まれる。よって遅延量が
２：１の遅延回路において、この電流反転時間を２：１
にすることは、この電流反転の条件がトランジスタのエ
ッミタ内部抵抗および図３中Ｒ１もしくはＲ２によって
決まっていることを考えると非常に困難である。
於いては遅延量が入力信号ＣＫの１／２周期及び１／４
周期の遅延回路を用いているため、両遅延回路間でのト
ラッキングが問題になってくる。この遅延回路における
遅延量は図３中Ｉ３＊Ｒ＊Ｃ１／Ｉ２に比例する値でほ
ぼ決まるが、正帰還により電流Ｉ５、Ｉ６が反転するま
での時間も全体の遅延量に含まれる。よって遅延量が
２：１の遅延回路において、この電流反転時間を２：１
にすることは、この電流反転の条件がトランジスタのエ
ッミタ内部抵抗および図３中Ｒ１もしくはＲ２によって
決まっていることを考えると非常に困難である。
【００１３】またコンデンサに寄生容量が付くためそれ
ぞれの遅延回路内のコンデンサＣ１の値の比は２：１で
はなくなってしまう可能性がある。この寄生容量の値は
プロセスによっても変わり、またＩＣ内部でもばらつき
があるためこの容量値を正確にコントロールすることは
できない。
ぞれの遅延回路内のコンデンサＣ１の値の比は２：１で
はなくなってしまう可能性がある。この寄生容量の値は
プロセスによっても変わり、またＩＣ内部でもばらつき
があるためこの容量値を正確にコントロールすることは
できない。
【００１４】さらに乗算器においては図６に示す回路を
用いているが入力バイアスの違いにより２つの入力信号
に対する出力信号はそれぞれについて異なった遅れ量が
発生する。加えて、バッファ部には図７に示す回路を使
用しておりこれは抵抗Ｒ１、Ｒ２によるレベルシフトお
よびトランジスタＱ１、Ｑ２のエミッタフォロアからな
っている。この回路においても入出力間である遅れが発
生する。これらの遅れ時間は入力信号周波数、ＩＣチッ
プ温度などの要因に対して一定値が得られるわけではな
いので、このシステムにおいて両遅延回路間のトラッキ
ングを正確にとることはできない。さらに２分周の信号
を出力させる場合に於いても２つの異なった遅延量の遅
延回路を用いるため、４つの出力信号の位相差を正確に
出力させることはできない。
用いているが入力バイアスの違いにより２つの入力信号
に対する出力信号はそれぞれについて異なった遅れ量が
発生する。加えて、バッファ部には図７に示す回路を使
用しておりこれは抵抗Ｒ１、Ｒ２によるレベルシフトお
よびトランジスタＱ１、Ｑ２のエミッタフォロアからな
っている。この回路においても入出力間である遅れが発
生する。これらの遅れ時間は入力信号周波数、ＩＣチッ
プ温度などの要因に対して一定値が得られるわけではな
いので、このシステムにおいて両遅延回路間のトラッキ
ングを正確にとることはできない。さらに２分周の信号
を出力させる場合に於いても２つの異なった遅延量の遅
延回路を用いるため、４つの出力信号の位相差を正確に
出力させることはできない。
【００１５】
【課題を解決するための手段及び作用】本発明によれ
ば、入力信号をある周波数に変換する場合、該信号の１
周期Ｔ０に対しＴ０／４だけの遅延量を持つ可変遅延回
路を３個設け、各可変遅延回路出力を乗算することによ
り信号を制御し、デューティの等しい２逓倍、１逓倍、
２分周、１．５分周および３分周の信号を得るものであ
る。
ば、入力信号をある周波数に変換する場合、該信号の１
周期Ｔ０に対しＴ０／４だけの遅延量を持つ可変遅延回
路を３個設け、各可変遅延回路出力を乗算することによ
り信号を制御し、デューティの等しい２逓倍、１逓倍、
２分周、１．５分周および３分周の信号を得るものであ
る。
【００１６】
【実施例】図１に本発明の実施例を示す。この装置は２
分周回路１、乗算器４、５、バッファ２ａ〜２ｃ、チャ
ージポンプ回路６、誤差電圧発生回路７、スイッチ８、
９及び可変遅延回路３ａ〜３ｃからなり入力信号ＣＫに
対して２逓倍および２分周の信号を出力するものであ
る。以下の説明において、従来技術で説明した回路（図
３，図５，図７）に対応する回路自体の詳細な説明は省
略する。
分周回路１、乗算器４、５、バッファ２ａ〜２ｃ、チャ
ージポンプ回路６、誤差電圧発生回路７、スイッチ８、
９及び可変遅延回路３ａ〜３ｃからなり入力信号ＣＫに
対して２逓倍および２分周の信号を出力するものであ
る。以下の説明において、従来技術で説明した回路（図
３，図５，図７）に対応する回路自体の詳細な説明は省
略する。
【００１７】入力信号ＣＫを２分周回路１で２分周した
後、遅延量がＣＫの１／４周期である第１、第２、第３
の遅延回路３ａ〜３ｃにバッファ２ａ〜２ｃを介して順
に入力していく。そして２分周回路１の出力と第２の可
変遅延回路３ｂの出力、第１の可変遅延回路３ａの出力
と第３の可変遅延回路３ｃの出力をそれぞれ第１の乗算
器５および第２の乗算器４ａに入力することでＣＫと同
位相のＳＫ、ＳＫよりＣＫの１／４周期遅れた信号が得
られる。これら２つの信号をさらに第３の乗算器４ｂに
入力することにより、２逓倍信号を得ることができる。
後、遅延量がＣＫの１／４周期である第１、第２、第３
の遅延回路３ａ〜３ｃにバッファ２ａ〜２ｃを介して順
に入力していく。そして２分周回路１の出力と第２の可
変遅延回路３ｂの出力、第１の可変遅延回路３ａの出力
と第３の可変遅延回路３ｃの出力をそれぞれ第１の乗算
器５および第２の乗算器４ａに入力することでＣＫと同
位相のＳＫ、ＳＫよりＣＫの１／４周期遅れた信号が得
られる。これら２つの信号をさらに第３の乗算器４ｂに
入力することにより、２逓倍信号を得ることができる。
【００１８】また第２の乗算器４ｂの出力信号ＳＫをチ
ャージポンプ６に入力する。この回路は電流０．５＊Ｉ
０およびＩ０からなる電流源を用いることによりこの入
力信号のデューティ比が１：１になったときにのみこの
回路は安定する動作をする。そしてその出力を誤差電圧
発生回路７に入力し誤差電圧により可変遅延回路３ａ〜
３ｃを制御する。
ャージポンプ６に入力する。この回路は電流０．５＊Ｉ
０およびＩ０からなる電流源を用いることによりこの入
力信号のデューティ比が１：１になったときにのみこの
回路は安定する動作をする。そしてその出力を誤差電圧
発生回路７に入力し誤差電圧により可変遅延回路３ａ〜
３ｃを制御する。
【００１９】この装置に於いては可変遅延回路３の遅延
量は全て入力信号ＣＫの１／４周期であり、遅延量が全
て等しいため各遅延回路間でのトラッキングエラーはほ
ぼなくなる。
量は全て入力信号ＣＫの１／４周期であり、遅延量が全
て等しいため各遅延回路間でのトラッキングエラーはほ
ぼなくなる。
【００２０】つぎに乗算器での入力バイアスの違いによ
る遅れ量の影響を減少させるために第１の乗算器５には
図８に示す回路を用い２分周１の出力をＰＩＮ３、ＮＩ
Ｎ３に、第２の可変遅延回路３の出力をＰＩＮ４、ＮＩ
Ｎ４に入力する。また第２の乗算器４には第６図に示す
回路を使用し第１の可変遅延回路３の出力をＰＩＮ１、
ＮＩＮ１に、第３の可変遅延回路３の出力をＰＩＮ２、
ＮＩＮ２に入力する。
る遅れ量の影響を減少させるために第１の乗算器５には
図８に示す回路を用い２分周１の出力をＰＩＮ３、ＮＩ
Ｎ３に、第２の可変遅延回路３の出力をＰＩＮ４、ＮＩ
Ｎ４に入力する。また第２の乗算器４には第６図に示す
回路を使用し第１の可変遅延回路３の出力をＰＩＮ１、
ＮＩＮ１に、第３の可変遅延回路３の出力をＰＩＮ２、
ＮＩＮ２に入力する。
【００２１】さらにこれらの乗算器の出力を入力する第
２の乗算器４にも図６の回路を使用し、第１の乗算器５
の出力をＰＩＮ２、ＮＩＮ２に、第２の乗算器４の出力
をＰＩＮ１、ＮＩＮ１に入力する。この回路構成にする
ことにより乗算器部での遅れ量は最小に抑えられ２逓倍
出力はほぼデューティの等しい信号が得られる。
２の乗算器４にも図６の回路を使用し、第１の乗算器５
の出力をＰＩＮ２、ＮＩＮ２に、第２の乗算器４の出力
をＰＩＮ１、ＮＩＮ１に入力する。この回路構成にする
ことにより乗算器部での遅れ量は最小に抑えられ２逓倍
出力はほぼデューティの等しい信号が得られる。
【００２２】図９に各部の出力パルスのタイミング図を
示す。図９（ａ）〜（ｇ）はそれぞれ２分周回路カウン
タ１、第１の可変遅延回路３ａ、第２の可変遅延回路３
ｂ、第３の可変遅延回路３ｃ、第１の乗算器５、第２の
乗算器４ａ、第３の乗算器４ｂの出力である。
示す。図９（ａ）〜（ｇ）はそれぞれ２分周回路カウン
タ１、第１の可変遅延回路３ａ、第２の可変遅延回路３
ｂ、第３の可変遅延回路３ｃ、第１の乗算器５、第２の
乗算器４ａ、第３の乗算器４ｂの出力である。
【００２３】以上のことからこの装置構成にすることに
より２逓倍出力にはほぼデューティ比の等しい信号が出
力されこの信号を元に高精度の制御が可能となる。また
このシステムでは２分周の信号は各遅延回路の出力に現
れているので従来例のようにさらに遅延回路をもうけ信
号を制御する必要はなく、また遅延回路の遅延量はすべ
て等しいため各出力間の位相差はほぼ等しい。これら２
分周信号はスイッチ８でそのうちのどれかが選択され、
さらにスイッチ９により２逓倍信号とのどちらかを選択
することにより最終的に１つの信号が出力される。
より２逓倍出力にはほぼデューティ比の等しい信号が出
力されこの信号を元に高精度の制御が可能となる。また
このシステムでは２分周の信号は各遅延回路の出力に現
れているので従来例のようにさらに遅延回路をもうけ信
号を制御する必要はなく、また遅延回路の遅延量はすべ
て等しいため各出力間の位相差はほぼ等しい。これら２
分周信号はスイッチ８でそのうちのどれかが選択され、
さらにスイッチ９により２逓倍信号とのどちらかを選択
することにより最終的に１つの信号が出力される。
【００２４】〔他の実施例〕図１０に上述の実施例を変
形した実施例を示す。これは２分周回路１、バッファ
２、可変遅延回路３、乗算器４、５、チャージポンプ回
路６、誤差電圧発生回路７、Ｄフリップフロップ１１
ａ，１１ｂ、信号反転回路１３、クロックマスク回路１
４、ブランキング回路１２、ブランキング信号１５およ
びスイッチ８、９からなり前述の出力ＳＣＫを３分周回
路により制御することで入力信号ＣＫの１．５分周およ
び３分周の信号が出力できる。
形した実施例を示す。これは２分周回路１、バッファ
２、可変遅延回路３、乗算器４、５、チャージポンプ回
路６、誤差電圧発生回路７、Ｄフリップフロップ１１
ａ，１１ｂ、信号反転回路１３、クロックマスク回路１
４、ブランキング回路１２、ブランキング信号１５およ
びスイッチ８、９からなり前述の出力ＳＣＫを３分周回
路により制御することで入力信号ＣＫの１．５分周およ
び３分周の信号が出力できる。
【００２５】図１０には前述の実施例の回路がすべて含
まれているが、２分周回路１には新たに、ある時間でそ
の信号レベルがＬｏｗからＨｉｇｈに変わるブランキン
グ信号１５が入力され、これがＬｏｗの間２分周回路１
の出力はＬｏｗになる。
まれているが、２分周回路１には新たに、ある時間でそ
の信号レベルがＬｏｗからＨｉｇｈに変わるブランキン
グ信号１５が入力され、これがＬｏｗの間２分周回路１
の出力はＬｏｗになる。
【００２６】ブランキング回路１２は、ブランキング信
号１５が入力されており、ブランキング信号１５のタイ
ミングにより新たなブランキング信号を出力する回路で
ある。図１１（ａ）にブランキング信号を、（ｂ）にＳ
ＣＫを、（ｃ）にブランキング回路１２の出力を示す。
また信号マスク回路１４はブランキング回路１２の出力
および制御信号Ｓ４が入力され、Ｓ４によりブランキン
グ回路１２のブランキング出力で入力信号のブランキン
グの有無を決定する。図１１（ｄ）に一例としてＳ４を
Ｌｏｗと設定したときの、（ｅ）に一例としてＳ４がＨ
ｉｇｈと設定したときの出力を示す。信号反転回路１３
は信号マスク回路１４の出力と第１のＤフリップフロッ
プ１１ｂの出力が入力され、これらの信号の状態により
出力の反転、非反転を行う回路である。図１１（ｆ）に
一例としてＳ４、Ｓ５がＬｏｗと設定したときのＣＫ反
転回路の出力を示す。この場合Ｓ５がＨｉｇｈと設定し
たときはこの出力は位相が１８０度ずれる。この信号を
第１、第２のＤフリップフロップ１１ａ，１１ｂにクロ
ックとして入力することによりＳＣＫを３分周したとき
の出力が得られる。図１０（ｇ）に、（ｆ）の信号がク
ロックとして入力されたときの第１のＤフリップフロッ
プ１１ａの出力を示す。以上の回路の出力をＳ１〜Ｓ７
で制御することにより出力ＳＣＫＯには２分周について
は４相、３分周、１．５分周については６相のデューテ
ィバランスのとれた信号が出力される。
号１５が入力されており、ブランキング信号１５のタイ
ミングにより新たなブランキング信号を出力する回路で
ある。図１１（ａ）にブランキング信号を、（ｂ）にＳ
ＣＫを、（ｃ）にブランキング回路１２の出力を示す。
また信号マスク回路１４はブランキング回路１２の出力
および制御信号Ｓ４が入力され、Ｓ４によりブランキン
グ回路１２のブランキング出力で入力信号のブランキン
グの有無を決定する。図１１（ｄ）に一例としてＳ４を
Ｌｏｗと設定したときの、（ｅ）に一例としてＳ４がＨ
ｉｇｈと設定したときの出力を示す。信号反転回路１３
は信号マスク回路１４の出力と第１のＤフリップフロッ
プ１１ｂの出力が入力され、これらの信号の状態により
出力の反転、非反転を行う回路である。図１１（ｆ）に
一例としてＳ４、Ｓ５がＬｏｗと設定したときのＣＫ反
転回路の出力を示す。この場合Ｓ５がＨｉｇｈと設定し
たときはこの出力は位相が１８０度ずれる。この信号を
第１、第２のＤフリップフロップ１１ａ，１１ｂにクロ
ックとして入力することによりＳＣＫを３分周したとき
の出力が得られる。図１０（ｇ）に、（ｆ）の信号がク
ロックとして入力されたときの第１のＤフリップフロッ
プ１１ａの出力を示す。以上の回路の出力をＳ１〜Ｓ７
で制御することにより出力ＳＣＫＯには２分周について
は４相、３分周、１．５分周については６相のデューテ
ィバランスのとれた信号が出力される。
【００２７】
【発明の効果】以上説明した様に、本発明によれば、２
分周回路、第１、第２、第３の遅延量の等しい遅延回
路、第１、第２、第３の乗算器、信号反転回路、第１、
第２のＤフリップフロップ回路を用い、２分周された入
力信号を均等に遅延させそれらを乗算し、２逓倍または
逓倍信号を得、さらにそれらを３分周することで、入力
信号を２倍、１／２倍、２／３倍、１／３倍の周波数に
正確なデューティ比で変換する周波数変換回路を容易に
実現できる。
分周回路、第１、第２、第３の遅延量の等しい遅延回
路、第１、第２、第３の乗算器、信号反転回路、第１、
第２のＤフリップフロップ回路を用い、２分周された入
力信号を均等に遅延させそれらを乗算し、２逓倍または
逓倍信号を得、さらにそれらを３分周することで、入力
信号を２倍、１／２倍、２／３倍、１／３倍の周波数に
正確なデューティ比で変換する周波数変換回路を容易に
実現できる。
【図１】本発明の回路構成を示すブロック図
【図２】従来の回路構成を示すブロック図
【図３】可変遅延回路の回路図
【図４】可変遅延回路出力波形を示す図
【図５】デューティ検出用チャージポンプ回路を示す図
【図６】第１のエクスクルーシブオアの回路図
【図７】バッファ回路図
【図８】第２のエクスクルーシブオアの回路図
【図９】本発明の各部のタイミング波形を示す図
【図１０】本発明の他の実施例を示すブロック図
【図１１】他の実施例の動作を説明する波形を示す図
１ ２分周回路 ２ａ，２ｂ，２ｃ バッファ ３ａ，３ｂ，３ｃ，１０ 可変遅延回路 ４，５ 乗算器 ６ デューティ検出用チャージポンプ回路 ７ 誤差電圧発生回路 ８，９ スイッチ １１ａ，１１ｂ Ｄフリップフロップ回路 １２ ブランキング回路 １３ 信号反転回路 １４ 信号マスク回路
Claims (2)
- 【請求項１】 周期Ｔ０の入力信号の周波数を変換する
周波数変換回路において、 入力信号を２分周する２分周回路と、 それぞれが周期Ｔ０に対してＴ０／４の遅延量を有し、
前記２分周回路の後段に直列に接続される第１〜第３の
遅延回路と、 前記２分周回路と前記第２の遅延回路の出力を乗算する
第１の乗算器と、 前記第１の遅延回路と前記第３の遅延回路の出力を乗算
する第２の乗算器と、 前記第１、第２の乗算器の出力をさらに乗算する第３の
乗算器を有することを特徴とする周波数変換回路。 - 【請求項２】 更に第１，第２のＤフリップフロップ回
路と、 入力信号の状態により出力の反転、非反転を行う信号反
転回路を有することを特徴とする周波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241191A JPH08107338A (ja) | 1994-10-05 | 1994-10-05 | 周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241191A JPH08107338A (ja) | 1994-10-05 | 1994-10-05 | 周波数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107338A true JPH08107338A (ja) | 1996-04-23 |
Family
ID=17070578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6241191A Pending JPH08107338A (ja) | 1994-10-05 | 1994-10-05 | 周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998038743A1 (en) * | 1997-02-27 | 1998-09-03 | Honeywell Inc. | Temperature independent, wide range frequency clock multiplier |
| KR100824790B1 (ko) * | 2006-08-21 | 2008-04-24 | 삼성전자주식회사 | 클록 체배기 및 이를 포함하는 클록 생성기 |
-
1994
- 1994-10-05 JP JP6241191A patent/JPH08107338A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998038743A1 (en) * | 1997-02-27 | 1998-09-03 | Honeywell Inc. | Temperature independent, wide range frequency clock multiplier |
| KR100824790B1 (ko) * | 2006-08-21 | 2008-04-24 | 삼성전자주식회사 | 클록 체배기 및 이를 포함하는 클록 생성기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |