JPH0837453A - プログラマブル遅延回路 - Google Patents
プログラマブル遅延回路Info
- Publication number
- JPH0837453A JPH0837453A JP6191927A JP19192794A JPH0837453A JP H0837453 A JPH0837453 A JP H0837453A JP 6191927 A JP6191927 A JP 6191927A JP 19192794 A JP19192794 A JP 19192794A JP H0837453 A JPH0837453 A JP H0837453A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- buffer gate
- output
- gate
- circuit
- Prior art date
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- Withdrawn
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Classifications
-
- C—CHEMISTRY; METALLURGY
- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B14/00—Use of inorganic materials as fillers, e.g. pigments, for mortars, concrete or artificial stone; Treatment of inorganic materials specially adapted to enhance their filling properties in mortars, concrete or artificial stone
- C04B14/38—Fibrous materials; Whiskers
- C04B14/42—Glass
Abstract
(57)【要約】
【目的】近接クロック間干渉現象を利用制御して高分解
能の遅延時間を得るプログラマブル遅延回路を提供す
る。 【構成】直列に接続した複数のバッファゲート１１、１
２、１３、１４を設け、バッファゲートの終段を接続し
た遅延設定回路３０を設け、一方バッファゲートの各段
より遅延設定回路３０に接続する。複数のバッファゲー
トｎ段数からある２段数を選択可能とした遅延設定回路
３０と接続したフリップフロップ４０を設け、フリップ
フロップ４０に接続されたバッファゲート１８を設け、
バッファゲート１８よりパルス信号を出力するよう設け
た構成である。
能の遅延時間を得るプログラマブル遅延回路を提供す
る。 【構成】直列に接続した複数のバッファゲート１１、１
２、１３、１４を設け、バッファゲートの終段を接続し
た遅延設定回路３０を設け、一方バッファゲートの各段
より遅延設定回路３０に接続する。複数のバッファゲー
トｎ段数からある２段数を選択可能とした遅延設定回路
３０と接続したフリップフロップ４０を設け、フリップ
フロップ４０に接続されたバッファゲート１８を設け、
バッファゲート１８よりパルス信号を出力するよう設け
た構成である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ＩＣ試験装置に
使用のプログラマブル遅延回路に関する。
使用のプログラマブル遅延回路に関する。
【０００２】
【従来の技術】従来半導体ＩＣ試験装置に使用の遅延回
路ではパルス幅２０Ｐｓ（ピコセカンド）程度は安定し
て得ることができた。その半導体ＩＣ試験装置使用のワ
ンチップ・プログラマブル遅延回路のブロック図を図８
に、その遅延波出力のパルス幅を９図に示す。ＤＡコン
バ−タの電圧値設定を行う側の入力端子１とＤＡコンバ
ータ３と、のこぎり波発生器４とそのタイミングクロッ
クを入力する入力端子２とＤＡコンバータ３と、のこぎ
り波発生器４の出力をコンパレータ５に接続して遅延波
を出力する出力端子６より構成されたワンチップ・ＩＣ
よりなる。のこぎり波発生器４にタイミングクロックＡ
が入力されるとのこぎり波発生器４のこぎり波Ｂはタイ
ミングクロックＡに対応して出力する、一方ＤＡコンバ
ータ３によってコンパレータ５の基準電圧（Ｒｅｆ）を
設定する、コンパレータ５の出力は基準電圧よりのこぎ
り波が高くなった時に’１’に低いとき’０’になる。
Ｖｒａｍｐ＝ｋ×ｔで求められ、その関係は、のこぎり
波電圧；Ｖｒａｍｐ、ｋ；定数、ｔ；時間、ｔ＝Ｒｅｆ
／ｋで求められる、それは、ｔ；時間、ｋ；定数、Ｒｅ
ｆ；コンパレータの基準電圧、この立上がりエッジの遅
延波図４の遅延波出力Ｃはコンパレータの基準電圧設定
によって、任意のパルス幅Ｄが得られる。この遅延回路
である当該ワンチップ・ＩＣはバイポーラプロセスにて
制作のものが多く、バイポーラＩＣの物性上の制限があ
って消費電力が大きくなることが避けられなかった、そ
のため回路面積を縮小することができなく、ＬＳＩ化は
困難であった。安価に生産するためにはＣ−ＭＯＳで作
成する必要がある図８に示す従来タイプのワンチップ・
ＩＣ１００のワンブロック（１相）が限度であって、従
来タイプの図８の遅延回路では最短時間２０ｐｓ程度の
パルス幅Ｄが得られた。
路ではパルス幅２０Ｐｓ（ピコセカンド）程度は安定し
て得ることができた。その半導体ＩＣ試験装置使用のワ
ンチップ・プログラマブル遅延回路のブロック図を図８
に、その遅延波出力のパルス幅を９図に示す。ＤＡコン
バ−タの電圧値設定を行う側の入力端子１とＤＡコンバ
ータ３と、のこぎり波発生器４とそのタイミングクロッ
クを入力する入力端子２とＤＡコンバータ３と、のこぎ
り波発生器４の出力をコンパレータ５に接続して遅延波
を出力する出力端子６より構成されたワンチップ・ＩＣ
よりなる。のこぎり波発生器４にタイミングクロックＡ
が入力されるとのこぎり波発生器４のこぎり波Ｂはタイ
ミングクロックＡに対応して出力する、一方ＤＡコンバ
ータ３によってコンパレータ５の基準電圧（Ｒｅｆ）を
設定する、コンパレータ５の出力は基準電圧よりのこぎ
り波が高くなった時に’１’に低いとき’０’になる。
Ｖｒａｍｐ＝ｋ×ｔで求められ、その関係は、のこぎり
波電圧；Ｖｒａｍｐ、ｋ；定数、ｔ；時間、ｔ＝Ｒｅｆ
／ｋで求められる、それは、ｔ；時間、ｋ；定数、Ｒｅ
ｆ；コンパレータの基準電圧、この立上がりエッジの遅
延波図４の遅延波出力Ｃはコンパレータの基準電圧設定
によって、任意のパルス幅Ｄが得られる。この遅延回路
である当該ワンチップ・ＩＣはバイポーラプロセスにて
制作のものが多く、バイポーラＩＣの物性上の制限があ
って消費電力が大きくなることが避けられなかった、そ
のため回路面積を縮小することができなく、ＬＳＩ化は
困難であった。安価に生産するためにはＣ−ＭＯＳで作
成する必要がある図８に示す従来タイプのワンチップ・
ＩＣ１００のワンブロック（１相）が限度であって、従
来タイプの図８の遅延回路では最短時間２０ｐｓ程度の
パルス幅Ｄが得られた。
【０００３】
【発明が解決しようとする課題】技術の進歩に対応する
には１ｐｓから２０ｐｓ程度のパルス幅Ｄを得たい、そ
れを利用して超高速タイミングを発生させ超高速の半導
体試験装置を作動させることが課題であった。上記のよ
うな多くの課題を持つ半導体試験装置で先ずパルス幅Ｄ
が問題となる、２００ｐｓのパルス幅Ｄを利用して超高
速の半導体試験装置を作動させることはできない、安価
に生産するためには、回路面積を縮小してＣ−ＭＯＳで
作成することも課題であった。従来のタイプ図８のワン
チップ・ワンブロックを１相と呼ぶ、Ｃ−ＭＯＳを使用
したワンチップ・ワンブロックの多相化が課題であっ
た。そのためにはワンチップ・ワンブロックのＬＳＩ化
に適した伝播遅延回路を必要とした。また、１ｐｓから
２０ｐｓ程度のパルス幅の狭い波形で有るためパルス幅
を高精度に安定させることが課題であった。伝播遅延の
特性を持つ複数のバッファゲートを主体にフリップフロ
ップや論理素子を組合せて１ｐｓから２０ｐｓ程度のパ
ルス幅を得る新たな装置を提供するものである。
には１ｐｓから２０ｐｓ程度のパルス幅Ｄを得たい、そ
れを利用して超高速タイミングを発生させ超高速の半導
体試験装置を作動させることが課題であった。上記のよ
うな多くの課題を持つ半導体試験装置で先ずパルス幅Ｄ
が問題となる、２００ｐｓのパルス幅Ｄを利用して超高
速の半導体試験装置を作動させることはできない、安価
に生産するためには、回路面積を縮小してＣ−ＭＯＳで
作成することも課題であった。従来のタイプ図８のワン
チップ・ワンブロックを１相と呼ぶ、Ｃ−ＭＯＳを使用
したワンチップ・ワンブロックの多相化が課題であっ
た。そのためにはワンチップ・ワンブロックのＬＳＩ化
に適した伝播遅延回路を必要とした。また、１ｐｓから
２０ｐｓ程度のパルス幅の狭い波形で有るためパルス幅
を高精度に安定させることが課題であった。伝播遅延の
特性を持つ複数のバッファゲートを主体にフリップフロ
ップや論理素子を組合せて１ｐｓから２０ｐｓ程度のパ
ルス幅を得る新たな装置を提供するものである。
【０００４】
【問題を解決するための手段】ワンチップＩＣ上にプロ
グラマブル遅延回路を設ける。それは伝播遅延の特性を
持つ複数のバッファゲートを主体に遅延設定回路用の論
理素子とフリップフロップとバッファゲートで構成す
る。伝播遅延の特性を持つ複数のバッファゲートを直列
に構成しバッファゲートの任意の段数から２か所パルス
を選択する遅延設定回路を設け、その出力を論理素子で
構成した遅延設定回路に入力、遅延設定回路の出力はフ
リップフロップのセットとリセットに入力、フリップフ
ロップの出力はバッファゲートに入力しパルス幅の狭い
信号を出力する。パルス幅が狭い信号を回路に通すと近
接クロック間干渉を発生するこの物理的現象を利用して
パスル幅の微小遅延の変化を制御する手段とした。さら
に１ｐｓから２０ｐｓ程度のパルス幅の狭い信号を安定
させる手段をバッフアステージに設け対応する。
グラマブル遅延回路を設ける。それは伝播遅延の特性を
持つ複数のバッファゲートを主体に遅延設定回路用の論
理素子とフリップフロップとバッファゲートで構成す
る。伝播遅延の特性を持つ複数のバッファゲートを直列
に構成しバッファゲートの任意の段数から２か所パルス
を選択する遅延設定回路を設け、その出力を論理素子で
構成した遅延設定回路に入力、遅延設定回路の出力はフ
リップフロップのセットとリセットに入力、フリップフ
ロップの出力はバッファゲートに入力しパルス幅の狭い
信号を出力する。パルス幅が狭い信号を回路に通すと近
接クロック間干渉を発生するこの物理的現象を利用して
パスル幅の微小遅延の変化を制御する手段とした。さら
に１ｐｓから２０ｐｓ程度のパルス幅の狭い信号を安定
させる手段をバッフアステージに設け対応する。
【０００５】
【作用】図３はｈに示すようにパルス幅の狭い信号の先
端を拡大した図である。パルス幅の狭い信号を回路に通
すと図に示すようにクロックの立上がりが前のクロック
の影響を受けるすなはち現象である近接クロック間干渉
が発生する。この物理現象である近接クロック間干渉を
利用し微小遅延の変化を制御する、例えばＴｆｃが１ｎ
ｓのパルス幅変化が１０ｐｓの時間変化に変換できるの
で必要とする１ｐｓから２０ｐｓ程度のパルス幅をプロ
グラマブルに制御できる。
端を拡大した図である。パルス幅の狭い信号を回路に通
すと図に示すようにクロックの立上がりが前のクロック
の影響を受けるすなはち現象である近接クロック間干渉
が発生する。この物理現象である近接クロック間干渉を
利用し微小遅延の変化を制御する、例えばＴｆｃが１ｎ
ｓのパルス幅変化が１０ｐｓの時間変化に変換できるの
で必要とする１ｐｓから２０ｐｓ程度のパルス幅をプロ
グラマブルに制御できる。
【０００６】
【実施例】図１に本発明の一実施例のブロック図を、図
２と図３にパルス幅発生チャートと近接クロックの影響
を図に示す。図４にはバッファステージと図５にはその
波形を示し、図６と７図にバッファステージの変形実施
例とその波形を図に示す。図１のワンチップＩＣの上に
プログラマブル遅延回路を設ける、複数を直列に接続し
たバッファゲート１１、１２、１３、１４（図途中の破
線は複数のバッファゲートの省略を表す）を設け、バッ
ファゲートの終段を接続した遅延設定回路３０を設け、
各バッファゲートの各段より遅延設定回路３０に接続す
る。複数のバッファゲートｎ段数からある２段数を選択
可能とした遅延設定回路３０と接続したフリップフロッ
プ４０を設け、フリップフロップ４０と直列に接続され
たバッファゲート１８を設け、バッファゲート１８より
パルス信号を出力するよう設けた構成である。
２と図３にパルス幅発生チャートと近接クロックの影響
を図に示す。図４にはバッファステージと図５にはその
波形を示し、図６と７図にバッファステージの変形実施
例とその波形を図に示す。図１のワンチップＩＣの上に
プログラマブル遅延回路を設ける、複数を直列に接続し
たバッファゲート１１、１２、１３、１４（図途中の破
線は複数のバッファゲートの省略を表す）を設け、バッ
ファゲートの終段を接続した遅延設定回路３０を設け、
各バッファゲートの各段より遅延設定回路３０に接続す
る。複数のバッファゲートｎ段数からある２段数を選択
可能とした遅延設定回路３０と接続したフリップフロッ
プ４０を設け、フリップフロップ４０と直列に接続され
たバッファゲート１８を設け、バッファゲート１８より
パルス信号を出力するよう設けた構成である。
【０００７】図２はパルス幅の狭い信号の発生を示す。
バッファゲートにトリガー（Ｔｒｉｇｇｅｒ）入力され
るとバッファゲート１１はａのパルス信号を出す、同様
次段のバッファゲート１２はｂのパルス信号を出す、バ
ッファゲート１３はｃのパルス信号を出す、バッファゲ
ート１４はｄのパルス信号を出す、そこで複数のバッフ
ァゲートｎ段数から任意の２段数を選ぶ、例えばバッフ
ァゲート１１とバッファゲート１３を選び遅延設定回路
３０を介してフリップフロップ４０のセット側ｅにバッ
ファゲート１１のａのパルスを入力、バッファゲート１
３のｃのパルスをフリップフロップ４０のリセット側ｆ
に入力するとバッファゲート１８よりｈに示すパルス幅
の狭い信号を出力する。図３はｈに示すパルス幅の狭い
信号の先端を拡大した図である。パルス幅の狭い信号を
回路に通すと図に示すようにクロックの立上がりが前の
クロックの影響を受けるすなはち現象である近接クロッ
ク間干渉が発生する。この現象である近接クロック間干
渉を利用し微小遅延の変化を制御する。パルス幅がＸｎ
ｓの場合と（Ｘ−Ｔｆｃ）ｎｓの場合、入力するクロッ
クｃの タイミングが同一でも出力のクロックｃはＴｆ
のみ変化する。この関係は Ｔｆ＝ｆ（Ｔｆｃ） とな
る。ここで、 ＴｆとＴｆｃの関係はＴｆは約Ｔｆｃ
／１００ この領域で遅延分解能を高めることが可能となる、この
式の意味するところは１ｎｓのパルス幅変化が１０ｐｓ
の時間変化に変換できるということである。
バッファゲートにトリガー（Ｔｒｉｇｇｅｒ）入力され
るとバッファゲート１１はａのパルス信号を出す、同様
次段のバッファゲート１２はｂのパルス信号を出す、バ
ッファゲート１３はｃのパルス信号を出す、バッファゲ
ート１４はｄのパルス信号を出す、そこで複数のバッフ
ァゲートｎ段数から任意の２段数を選ぶ、例えばバッフ
ァゲート１１とバッファゲート１３を選び遅延設定回路
３０を介してフリップフロップ４０のセット側ｅにバッ
ファゲート１１のａのパルスを入力、バッファゲート１
３のｃのパルスをフリップフロップ４０のリセット側ｆ
に入力するとバッファゲート１８よりｈに示すパルス幅
の狭い信号を出力する。図３はｈに示すパルス幅の狭い
信号の先端を拡大した図である。パルス幅の狭い信号を
回路に通すと図に示すようにクロックの立上がりが前の
クロックの影響を受けるすなはち現象である近接クロッ
ク間干渉が発生する。この現象である近接クロック間干
渉を利用し微小遅延の変化を制御する。パルス幅がＸｎ
ｓの場合と（Ｘ−Ｔｆｃ）ｎｓの場合、入力するクロッ
クｃの タイミングが同一でも出力のクロックｃはＴｆ
のみ変化する。この関係は Ｔｆ＝ｆ（Ｔｆｃ） とな
る。ここで、 ＴｆとＴｆｃの関係はＴｆは約Ｔｆｃ
／１００ この領域で遅延分解能を高めることが可能となる、この
式の意味するところは１ｎｓのパルス幅変化が１０ｐｓ
の時間変化に変換できるということである。
【０００８】図４はパルス幅の狭い信号の発生をさらに
近接クロック間干渉が安定して発生するバッファステー
ジ５０である。バッファステージ５０はＰチャンネルＦ
ＥＴ５２、５３とＮチャンネルＦＥＴ５１とダイオード
５４とコンデンサ５５より構成している。図５はパルス
幅の狭い信号をダイオード５４の順方向電圧分（ＶＦ）
のみ左上がりにして近接クロック間干渉を強化した。図
６はバッファゲート１８の変わりの変形実施例バッファ
ステージ６０を示す、フリップフロップ４０の出力をバ
ッファステージ６０に入力する。バッファゲート６１と
６２は抵抗を介して並列に接続され、バッファゲート６
１と抵抗６４からバッファゲート６３に接続され、片方
のバッファゲート６１は抵抗６５と６６よりバッファゲ
ート６３に接続され、抵抗６５と６６の中間よりコンデ
ンサ６７を接続。図７は図６の加算回路による近接クロ
ック干渉回路の波形の状態を示す。ｊのパルス波形とｋ
の積分波形を加算してＩの近接クロック干渉波形を取り
出す。
近接クロック間干渉が安定して発生するバッファステー
ジ５０である。バッファステージ５０はＰチャンネルＦ
ＥＴ５２、５３とＮチャンネルＦＥＴ５１とダイオード
５４とコンデンサ５５より構成している。図５はパルス
幅の狭い信号をダイオード５４の順方向電圧分（ＶＦ）
のみ左上がりにして近接クロック間干渉を強化した。図
６はバッファゲート１８の変わりの変形実施例バッファ
ステージ６０を示す、フリップフロップ４０の出力をバ
ッファステージ６０に入力する。バッファゲート６１と
６２は抵抗を介して並列に接続され、バッファゲート６
１と抵抗６４からバッファゲート６３に接続され、片方
のバッファゲート６１は抵抗６５と６６よりバッファゲ
ート６３に接続され、抵抗６５と６６の中間よりコンデ
ンサ６７を接続。図７は図６の加算回路による近接クロ
ック干渉回路の波形の状態を示す。ｊのパルス波形とｋ
の積分波形を加算してＩの近接クロック干渉波形を取り
出す。
【０００９】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に掲載されるような効果を奏する。 １、半導体ＩＣ装置に使用の遅延回路を現象である近接
クロック間干渉を利用し微小遅延の変化を制御する回路
を設けたので、ワンチップＩＣの上にプログラマブル遅
延回路を多相に設けることを可能とした。プログラマブ
ル遅延回路のパルス幅を１ｐｓから２０ｐｓ程度にまで
制御することを可能とした。 ２、パルス幅の狭い信号の発生を強化する近接クロック
間干渉が安定して発生することを可能とした。 ３、変形実施例バッファステージ６０を設け、プログラ
マブル遅延回路のフリップフロップ４０のパルス信号を
バッファステージ６０の加算回路によって近接クロック
干渉を発生を補強することを可能とした。
ているので以下に掲載されるような効果を奏する。 １、半導体ＩＣ装置に使用の遅延回路を現象である近接
クロック間干渉を利用し微小遅延の変化を制御する回路
を設けたので、ワンチップＩＣの上にプログラマブル遅
延回路を多相に設けることを可能とした。プログラマブ
ル遅延回路のパルス幅を１ｐｓから２０ｐｓ程度にまで
制御することを可能とした。 ２、パルス幅の狭い信号の発生を強化する近接クロック
間干渉が安定して発生することを可能とした。 ３、変形実施例バッファステージ６０を設け、プログラ
マブル遅延回路のフリップフロップ４０のパルス信号を
バッファステージ６０の加算回路によって近接クロック
干渉を発生を補強することを可能とした。
【図１】本発明の一実施例のブロック図である。
【図２】本発明のパルス幅発生チャートである。
【図３】その近接クロックの影響図である。
【図４】本発明のバッファステージの一実施例のブロッ
ク図である。
ク図である。
【図５】本発明のバッファステージのパルス波形図であ
る。
る。
【図６】本発明の一変形実施例のブロック図である。
【図７】そのパルス波形図である。
【図８】従来の一実施例のブロック図である。
【図９】従来のパルス幅発生チャートである。
１、２ 入力端子 ３ ＤＡコンバータ ４ のこぎり波発生器 ５ コンパレータ ６ 出力端子 １１、１２、１３、１４、１８、６１、６２、６３ バ
ッファゲート ３０ 遅延設定回路 ４０ フリップフロップ ５０、６０ バッファステージ ５１ ＰチヤンネルＦＥＴ ５２、５３ ＮチヤンネルＦＥＴ ５４ ダイオード ５５ コンデンサ ６４、６５、６６ 抵抗 ６７ コンデンサ １００、２００ ワンチップＩＣ
ッファゲート ３０ 遅延設定回路 ４０ フリップフロップ ５０、６０ バッファステージ ５１ ＰチヤンネルＦＥＴ ５２、５３ ＮチヤンネルＦＥＴ ５４ ダイオード ５５ コンデンサ ６４、６５、６６ 抵抗 ６７ コンデンサ １００、２００ ワンチップＩＣ
Claims (3)
- 【請求項１】装置内蔵のプログラマブル遅延回路におい
て、 直列に接続した複数のバッファゲート（１１、１２、１
３、１４）を設け、 バッファゲートの終段を接続した遅延設定回路を設け、 各バッファゲートの各段より遅延設定回路（３０）に接
続する、複数のバッファゲートｎ段数からある２段数を
選択可能とした遅延設定回路（３０）と接続されたＳ−
Ｒフリップフロップ（４０）を設け、 フリップフロップ（４０）に接続したバッファゲート
（１８）を設け、バッファゲート（１８）よりパルス信
号を出力するよう設け、 以上の構成を具備することを特徴とするプログラマブル
遅延回路。 - 【請求項２】バッファステージ（５０）として、Ｐチャ
ンネルＦＥＴ（５１）とＮチャンネルＦＥＴ（５２、５
３）のＦＥＴのゲートにバッファゲート（１８）の出力
パルス信号を入力するように設け、 プラス電極側はＦＥＴ（５２）のソースにマイナス側は
ソース電圧ＶＳＳに接続した、ダイオード（５４）を設
け、 ＰチャンネルＦＥＴ（５１）とＮチャンネルＦＥＴ（５
２、５３）のＦＥＴのソースを接続して出力側ｉとして
設け、 ＰチャンネルＦＥＴ（５１）のドレイン側をドレイン電
圧ＶＤＤ、ＮチャンネルＦＥＴ（５２）のソースに接続
したダイオード（５４）のマイナス電極側をソース電圧
ＶＳＳとして設け、 ＮチャンネルＦＥＴ（５３）のドレインとソースの間に
コンデンサ（５５）を設け、 以上の構成を具備することを特徴とする請求項１記載の
プログラマブル遅延回路。 - 【請求項３】バッファステージ（６０）として、フリッ
プフロップ（４０）の出力を入力するバッファゲート
（６１、６２）を設け、 出力用バッファゲート（６３）とバッファゲート（６
１）の間に抵抗（６４）を設け、片方の出力用バッファ
ゲート（６３）とバッファゲート（６２）の間に抵抗
（６５）と（６６）を直列に接続して設け、 抵抗（６５）と（６６）の中間にコンデンサ（６７）を
設け、 信号を入力する抵抗（６４）と（６６）を接続した出力
用バッファゲート（６３）を設け、 以上の構成を具備することを特徴とする請求項１記載の
プログラマブル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191927A JPH0837453A (ja) | 1994-07-22 | 1994-07-22 | プログラマブル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6191927A JPH0837453A (ja) | 1994-07-22 | 1994-07-22 | プログラマブル遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837453A true JPH0837453A (ja) | 1996-02-06 |
Family
ID=16282762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6191927A Withdrawn JPH0837453A (ja) | 1994-07-22 | 1994-07-22 | プログラマブル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100966A (ja) * | 2000-09-22 | 2002-04-05 | Advantest Corp | 調整装置及び試験装置 |
| JPWO2005069487A1 (ja) * | 2004-01-20 | 2007-12-27 | 株式会社アドバンテスト | パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 |
| JP5303761B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路および位相シフト回路 |
-
1994
- 1994-07-22 JP JP6191927A patent/JPH0837453A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100966A (ja) * | 2000-09-22 | 2002-04-05 | Advantest Corp | 調整装置及び試験装置 |
| JPWO2005069487A1 (ja) * | 2004-01-20 | 2007-12-27 | 株式会社アドバンテスト | パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 |
| JP4956003B2 (ja) * | 2004-01-20 | 2012-06-20 | 株式会社アドバンテスト | パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 |
| JP5303761B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路および位相シフト回路 |
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