JP2002335149A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- auxiliary
- semiconductor integrated
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
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- G01R31/3181—Functional testing
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Abstract
(57)【要約】
【課題】 入力されるクロックの周波数が変動してもジ
ャンクション温度及びジッタが殆ど変動せず、時間的に
高い精度が要求される半導体集積回路試験装置等の測定
装置で用いて好適な半導体集積回路を提供する。 【解決手段】 論理回路１１−１と、論理回路１１−１
に対応して設けられた複数の補助論理回路１３ａ〜１３
ｅと、論理回路１１−１に供給される信号ＣＬＫ２Ｓの
周期に応じて、動作させる補助論理回路１３ａ〜１３ｅ
を選択する回路（１４ａ〜１４ｈ）とを備える。
ャンクション温度及びジッタが殆ど変動せず、時間的に
高い精度が要求される半導体集積回路試験装置等の測定
装置で用いて好適な半導体集積回路を提供する。 【解決手段】 論理回路１１−１と、論理回路１１−１
に対応して設けられた複数の補助論理回路１３ａ〜１３
ｅと、論理回路１１−１に供給される信号ＣＬＫ２Ｓの
周期に応じて、動作させる補助論理回路１３ａ〜１３ｅ
を選択する回路（１４ａ〜１４ｈ）とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に製造された半導体集積回路を試験する半導体
集積回路試験装置（いわゆるＩＣテスタ）等の時間的に
高い精度が要求される測定装置に設けられる半導体集積
回路に関する。
係り、特に製造された半導体集積回路を試験する半導体
集積回路試験装置（いわゆるＩＣテスタ）等の時間的に
高い精度が要求される測定装置に設けられる半導体集積
回路に関する。
【０００２】
【従来の技術】近年、様々な電子機器に用いられるＩＣ
（Integrated Circuit）やＬＳＩ（Large Scaled Integ
ration）等の半導体集積回路は消費電力の低減等のため
にＣＭＯＳで構成されることが多い。ＣＭＯＳで例えば
インバータ回路を構成する場合には、Ｐチャネルトラン
ジスタとＮチャンネルトランジスタとが用いられる。図
６は、従来のＣＭＯＳのインバータ回路の構成を示す回
路図である。図６に示したインバータ回路２０は、単位
インバータ回路２０ａ，２０ｂ，…を従属接続して構成
される。通常、単位インバータ回路２０ａ，２０ｂ，…
が数十個従属接続されてインバータ回路２０を構成す
る。
（Integrated Circuit）やＬＳＩ（Large Scaled Integ
ration）等の半導体集積回路は消費電力の低減等のため
にＣＭＯＳで構成されることが多い。ＣＭＯＳで例えば
インバータ回路を構成する場合には、Ｐチャネルトラン
ジスタとＮチャンネルトランジスタとが用いられる。図
６は、従来のＣＭＯＳのインバータ回路の構成を示す回
路図である。図６に示したインバータ回路２０は、単位
インバータ回路２０ａ，２０ｂ，…を従属接続して構成
される。通常、単位インバータ回路２０ａ，２０ｂ，…
が数十個従属接続されてインバータ回路２０を構成す
る。
【０００３】インバータ回路２０の一部をなす単位イン
バータ回路２０ａは、ＰチャネルのＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタという）２１ａとＮチャ
ネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タという）２２ａから構成される。ＰＭＯＳトランジス
タ２１ａのゲート電極及びＮＭＯＳトランジスタ２２ａ
のゲート電極は入力端２３ａに接続され、ＰＭＯＳトラ
ンジスタ２１ａのドレイン電極及びＮＭＯＳトランジス
タ２２ａのソース電極は出力端２４ａに接続されてい
る。また、ＰＭＯＳトランジスタ２１ａのソース電極は
電源に接続され、ＮＭＯＳトランジスタ２２ａのドレイ
ン電極は接地されている。
バータ回路２０ａは、ＰチャネルのＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタという）２１ａとＮチャ
ネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タという）２２ａから構成される。ＰＭＯＳトランジス
タ２１ａのゲート電極及びＮＭＯＳトランジスタ２２ａ
のゲート電極は入力端２３ａに接続され、ＰＭＯＳトラ
ンジスタ２１ａのドレイン電極及びＮＭＯＳトランジス
タ２２ａのソース電極は出力端２４ａに接続されてい
る。また、ＰＭＯＳトランジスタ２１ａのソース電極は
電源に接続され、ＮＭＯＳトランジスタ２２ａのドレイ
ン電極は接地されている。
【０００４】単位インバータ回路２０ｂも単位インバー
タ回路２０ａと同様の構成であり、ＰＭＯＳトランジス
タ２１ｂとＮＭＯＳトランジスタ２２ｂとを有し、ＰＭ
ＯＳトランジスタ２１ｂのゲート電極及びＮＭＯＳトラ
ンジスタ２２ｂのゲート電極が入力端２３ｂに接続さ
れ、ＰＭＯＳトランジスタ２１ｂのドレイン電極及びＮ
ＭＯＳトランジスタ２２ｂのソース電極が出力端２４ｂ
に接続されており、ＰＭＯＳトランジスタ２１ｂのソー
ス電極が電源に接続され、ＮＭＯＳトランジスタ２２ｂ
のドレイン電極が接地されている。そして、単位インバ
ータ回路２０ａの出力端２４ａと単位インバータ回路２
０ｂの入力端２３ｂとが接続されることにより、単位イ
ンバータ回路２０ａと単位インバータ回路２０ｂとが従
属接続されている。
タ回路２０ａと同様の構成であり、ＰＭＯＳトランジス
タ２１ｂとＮＭＯＳトランジスタ２２ｂとを有し、ＰＭ
ＯＳトランジスタ２１ｂのゲート電極及びＮＭＯＳトラ
ンジスタ２２ｂのゲート電極が入力端２３ｂに接続さ
れ、ＰＭＯＳトランジスタ２１ｂのドレイン電極及びＮ
ＭＯＳトランジスタ２２ｂのソース電極が出力端２４ｂ
に接続されており、ＰＭＯＳトランジスタ２１ｂのソー
ス電極が電源に接続され、ＮＭＯＳトランジスタ２２ｂ
のドレイン電極が接地されている。そして、単位インバ
ータ回路２０ａの出力端２４ａと単位インバータ回路２
０ｂの入力端２３ｂとが接続されることにより、単位イ
ンバータ回路２０ａと単位インバータ回路２０ｂとが従
属接続されている。
【０００５】図７は、図６に示したインバータ回路２０
の動作タイミングを示すタイミングチャートである。図
６に示した単位インバータ回路２０ａの入力端２３ａに
は、クロックＣＬＫ１が入力されている。このクロック
ＣＬＫ１は、最小１サイクル周期を単位として周波数を
可変させることが可能である。クロックＣＬＫ１の最小
１サイクル周期は、例えば２〜１０ｎｓ程度である。
の動作タイミングを示すタイミングチャートである。図
６に示した単位インバータ回路２０ａの入力端２３ａに
は、クロックＣＬＫ１が入力されている。このクロック
ＣＬＫ１は、最小１サイクル周期を単位として周波数を
可変させることが可能である。クロックＣＬＫ１の最小
１サイクル周期は、例えば２〜１０ｎｓ程度である。
【０００６】また、図７において、Ｉ1はＰＭＯＳトラ
ンジスタ２１ａ及びＮＭＯＳトランジスタ２２ａがスイ
ッチングする際に流れる過渡電流（充電電流、放電電
流、及び貫通電流を含む）であり、ｔjはジャンクショ
ン温度である。また、図７中のｔpdとは、図８に示すよ
うに、インバータ回路２０に入力される入力信号と、イ
ンバータ回路２０から出力される出力信号との時間差で
ある。図８は、応答時間ｔpdを説明するための図であ
る。以下、本明細書では、便宜上このｔpdを応答時間と
称する。
ンジスタ２１ａ及びＮＭＯＳトランジスタ２２ａがスイ
ッチングする際に流れる過渡電流（充電電流、放電電
流、及び貫通電流を含む）であり、ｔjはジャンクショ
ン温度である。また、図７中のｔpdとは、図８に示すよ
うに、インバータ回路２０に入力される入力信号と、イ
ンバータ回路２０から出力される出力信号との時間差で
ある。図８は、応答時間ｔpdを説明するための図であ
る。以下、本明細書では、便宜上このｔpdを応答時間と
称する。
【０００７】図７において、時刻ｔ31〜時刻ｔ34の間、
クロックＣＬＫ１の周波数が高く、例えば最小１サイク
ル周期（２〜１０ｎｓ程度）でクロックパルスが単位イ
ンバータ回路２０ａに入力されるとする。この時刻ｔ31
〜時刻ｔ34の間、ＰＭＯＳトランジスタ２１ａ及びＮＭ
ＯＳトランジスタ２２ａは高速なスイッチング動作を繰
り返し、ＰＭＯＳトランジスタ２１ａ及びＮＭＯＳトラ
ンジスタ２２ａには図中の平均電流ＩAVが流れる。
クロックＣＬＫ１の周波数が高く、例えば最小１サイク
ル周期（２〜１０ｎｓ程度）でクロックパルスが単位イ
ンバータ回路２０ａに入力されるとする。この時刻ｔ31
〜時刻ｔ34の間、ＰＭＯＳトランジスタ２１ａ及びＮＭ
ＯＳトランジスタ２２ａは高速なスイッチング動作を繰
り返し、ＰＭＯＳトランジスタ２１ａ及びＮＭＯＳトラ
ンジスタ２２ａには図中の平均電流ＩAVが流れる。
【０００８】このため、図７に示すように、ジャンクシ
ョン温度ｔjはクロックＣＬＫ１が入力されないときの
ジャンクション温度（２５℃）から徐々に上昇し、７５
℃に達する。ジャンクション温度ｔjの上昇に伴い、応
答時間ｔpdはクロックＣＬＫ１が入力されないときの応
答時間１６００ｐｓから２０００ｐｓと長くなる。尚、
図７に示した例ではＰＭＯＳトランジスタ２１ａ及びＮ
ＭＯＳトランジスタ２２ａは高速なスイッチング動作を
行っている時のジャンクション温度ｔjが７５℃とな
り、応答時間が２０００ｐｓとなる場合を例に挙げて説
明しているが、この値はヒートシンクの付加等の放熱対
策を行うことにより変化する。
ョン温度ｔjはクロックＣＬＫ１が入力されないときの
ジャンクション温度（２５℃）から徐々に上昇し、７５
℃に達する。ジャンクション温度ｔjの上昇に伴い、応
答時間ｔpdはクロックＣＬＫ１が入力されないときの応
答時間１６００ｐｓから２０００ｐｓと長くなる。尚、
図７に示した例ではＰＭＯＳトランジスタ２１ａ及びＮ
ＭＯＳトランジスタ２２ａは高速なスイッチング動作を
行っている時のジャンクション温度ｔjが７５℃とな
り、応答時間が２０００ｐｓとなる場合を例に挙げて説
明しているが、この値はヒートシンクの付加等の放熱対
策を行うことにより変化する。
【０００９】また、図７において、時刻ｔ34〜時刻ｔ35
の間の期間Ｔ２においては、単位インバータ回路２０ａ
に入力するクロックＣＬＫ１の周波数が低く、例えば１
０ｍｓの間で１つのクロックパルスしか入力されないと
する。この時刻ｔ34〜時刻ｔ 35の間、ＰＭＯＳトランジ
スタ２１ａ及びＮＭＯＳトランジスタ２２ａのスイッチ
ング動作は１回のみ行われ、ＰＭＯＳトランジスタ２１
ａ及びＮＭＯＳトランジスタ２２ａに過渡電流が殆ど流
れないため、ジャンクション温度ｔjがクロックＣＬＫ
１が入力されないときのジャンクション温度２５℃まで
低下する。これに伴い、応答時間ｔpdはクロックＣＬＫ
１が入力されないときの応答時間１６００ｐｓに変化す
る。
の間の期間Ｔ２においては、単位インバータ回路２０ａ
に入力するクロックＣＬＫ１の周波数が低く、例えば１
０ｍｓの間で１つのクロックパルスしか入力されないと
する。この時刻ｔ34〜時刻ｔ 35の間、ＰＭＯＳトランジ
スタ２１ａ及びＮＭＯＳトランジスタ２２ａのスイッチ
ング動作は１回のみ行われ、ＰＭＯＳトランジスタ２１
ａ及びＮＭＯＳトランジスタ２２ａに過渡電流が殆ど流
れないため、ジャンクション温度ｔjがクロックＣＬＫ
１が入力されないときのジャンクション温度２５℃まで
低下する。これに伴い、応答時間ｔpdはクロックＣＬＫ
１が入力されないときの応答時間１６００ｐｓに変化す
る。
【００１０】
【発明が解決しようとする課題】ところで、上述したよ
うに従来の単位インバータ回路２０ａは高速動作期間
（例えば、図７中の時刻ｔ31〜時刻ｔ34の期間）の間の
みＰＭＯＳトランジスタ２１ａ及びＮＭＯＳトランジス
タ２２ａに過渡電流が流れ、低速動作期間（例えば、図
７中の時刻ｔ34〜時刻ｔ35の期間）の間は殆ど過渡電流
が流れない。これは単位インバータ回路２０ｂ等につい
ても同様である。
うに従来の単位インバータ回路２０ａは高速動作期間
（例えば、図７中の時刻ｔ31〜時刻ｔ34の期間）の間の
みＰＭＯＳトランジスタ２１ａ及びＮＭＯＳトランジス
タ２２ａに過渡電流が流れ、低速動作期間（例えば、図
７中の時刻ｔ34〜時刻ｔ35の期間）の間は殆ど過渡電流
が流れない。これは単位インバータ回路２０ｂ等につい
ても同様である。
【００１１】従って、クロックＣＬＫ１の周波数に応じ
て単位インバータ回路２０ａ等の消費電流にばらつきが
生ずる。その結果、図７に示した例では高速動作時のジ
ャンクション温度ｔjと高速動作時のジャンクション温
度ｔjとは５０℃の差が生じ、更に高速動作時の応答時
間ｔpdと高速動作時の応答時間ｔpdとは４００ｐｓの差
が生じる。
て単位インバータ回路２０ａ等の消費電流にばらつきが
生ずる。その結果、図７に示した例では高速動作時のジ
ャンクション温度ｔjと高速動作時のジャンクション温
度ｔjとは５０℃の差が生じ、更に高速動作時の応答時
間ｔpdと高速動作時の応答時間ｔpdとは４００ｐｓの差
が生じる。
【００１２】この４００ｐｓの差はジッタとして現れる
ことになるが、ＬＳＩテスタ等の高精度な測定装置で
は、規格上のジッタ値が例えば２００ｐｓ以下であるこ
とが必要であるため、上述した従来のインバータ回路は
高精度な測定装置に用いることができないという問題が
あった。尚、図６〜図８ではインバータ回路を例に挙げ
て説明したが、この問題はＣＭＯＳで構成される半導体
集積回路一般について生ずる問題である。
ことになるが、ＬＳＩテスタ等の高精度な測定装置で
は、規格上のジッタ値が例えば２００ｐｓ以下であるこ
とが必要であるため、上述した従来のインバータ回路は
高精度な測定装置に用いることができないという問題が
あった。尚、図６〜図８ではインバータ回路を例に挙げ
て説明したが、この問題はＣＭＯＳで構成される半導体
集積回路一般について生ずる問題である。
【００１３】本発明は上記事情に鑑みてなされたもので
あり、入力されるクロックの周波数が変動してもジャン
クション温度及びジッタが殆ど変動せず、時間的に高い
精度が要求される半導体集積回路試験装置等の測定装置
で用いて好適な半導体集積回路を提供することを目的と
する。
あり、入力されるクロックの周波数が変動してもジャン
クション温度及びジッタが殆ど変動せず、時間的に高い
精度が要求される半導体集積回路試験装置等の測定装置
で用いて好適な半導体集積回路を提供することを目的と
する。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路は、論理回路（１１−１）
と、前記論理回路に対応して設けられた複数の補助論理
回路（１３ａ〜１３ｅ）と、前記論理回路に供給される
信号（ＣＬＫ２）の周期（Ｔ２）に応じて、動作させる
前記補助論理回路を選択する選択回路（１４ａ〜１４
ｈ）とを備えることを特徴としている。この発明によれ
ば、論理回路に供給される信号の周期に応じて動作させ
る補助論理回路を選択するようにしている。よって、論
理回路に周期の長い信号が供給されて論理回路に流れる
平均電流が低下しても、論理回路に供給される信号の周
期に応じて補助論理回路が選択されて電流が流されるた
め、論理回路を構成するトランジスタのジャンクション
温度及びジッタが殆ど変動しない。しかも、選択される
補助論理回路は、論理回路に供給される信号の周期に応
じて選択されるため、ジャンクション温度及びジッタの
変動量を高精度に制御することができる。その結果とし
て、半導体集積回路試験装置等の高精度の測定装置で用
いて好適な半導体集積回路を提供することができる。こ
こで、本発明の半導体集積回路は、前記複数の補助論理
回路は、対応する前記論理回路と同様の論理回路である
ことが好ましい。また、本発明の半導体集積回路は、前
記選択回路が、選択した前記補助論理回路を異なるタイ
ミングで順次動作させることを特徴としている。また、
本発明の半導体集積回路は、前記選択回路が、前記論理
回路に供給される信号の周期が予め設定された最短周期
（Ｔ１)以上の周期である場合に、動作させる前記補助
論理回路を選択することを特徴としている。ここで、前
記選択回路は、前記最短周期よりも短い周期を有するク
ロック（ＣＬＫ１）で規定されるタイミングで選択した
前記補助論理回路を順次動作させることを特徴としてい
る。また、本発明の半導体集積回路は、前記補助論理回
路が、対応する前記論理回路の近傍に形成されているこ
とが好ましい。更に、本発明の半導体集積回路は、前記
補助論理回路に含まれるトランジスタのトランジスタサ
イズが、前記論理回路に含まれるトランジスタのトラン
ジスタサイズの１／ｎであることが好適である。
に、本発明の半導体集積回路は、論理回路（１１−１）
と、前記論理回路に対応して設けられた複数の補助論理
回路（１３ａ〜１３ｅ）と、前記論理回路に供給される
信号（ＣＬＫ２）の周期（Ｔ２）に応じて、動作させる
前記補助論理回路を選択する選択回路（１４ａ〜１４
ｈ）とを備えることを特徴としている。この発明によれ
ば、論理回路に供給される信号の周期に応じて動作させ
る補助論理回路を選択するようにしている。よって、論
理回路に周期の長い信号が供給されて論理回路に流れる
平均電流が低下しても、論理回路に供給される信号の周
期に応じて補助論理回路が選択されて電流が流されるた
め、論理回路を構成するトランジスタのジャンクション
温度及びジッタが殆ど変動しない。しかも、選択される
補助論理回路は、論理回路に供給される信号の周期に応
じて選択されるため、ジャンクション温度及びジッタの
変動量を高精度に制御することができる。その結果とし
て、半導体集積回路試験装置等の高精度の測定装置で用
いて好適な半導体集積回路を提供することができる。こ
こで、本発明の半導体集積回路は、前記複数の補助論理
回路は、対応する前記論理回路と同様の論理回路である
ことが好ましい。また、本発明の半導体集積回路は、前
記選択回路が、選択した前記補助論理回路を異なるタイ
ミングで順次動作させることを特徴としている。また、
本発明の半導体集積回路は、前記選択回路が、前記論理
回路に供給される信号の周期が予め設定された最短周期
（Ｔ１)以上の周期である場合に、動作させる前記補助
論理回路を選択することを特徴としている。ここで、前
記選択回路は、前記最短周期よりも短い周期を有するク
ロック（ＣＬＫ１）で規定されるタイミングで選択した
前記補助論理回路を順次動作させることを特徴としてい
る。また、本発明の半導体集積回路は、前記補助論理回
路が、対応する前記論理回路の近傍に形成されているこ
とが好ましい。更に、本発明の半導体集積回路は、前記
補助論理回路に含まれるトランジスタのトランジスタサ
イズが、前記論理回路に含まれるトランジスタのトラン
ジスタサイズの１／ｎであることが好適である。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による半導体集積回路について詳細に説明す
る。図１は、本発明の一実施形態による半導体集積回路
の構成を示す回路図である。図１に示したように、本発
明の一実施形態による半導体集積回路は、大別すると論
理回路部１０−１，１０−２と論理回路部１０−１，１
０−２の動作を制御する回路部とから構成されている。
実施形態による半導体集積回路について詳細に説明す
る。図１は、本発明の一実施形態による半導体集積回路
の構成を示す回路図である。図１に示したように、本発
明の一実施形態による半導体集積回路は、大別すると論
理回路部１０−１，１０−２と論理回路部１０−１，１
０−２の動作を制御する回路部とから構成されている。
【００１６】論理回路部１０−１は論理回路１１−１及
び補助論理回路１３ａ〜１３ｅを含んで構成される。論
理回路１１−１は任意の論理回路素子を含んで構成され
るが、図１では論理回路１１−１が複数の単位インバー
タ回路１２ａ〜１２ｆを従属接続して構成されたインバ
ータ回路である場合を例に挙げて図示している。この論
理回路１１−１には、周期（周波数）が可変のクロック
ＣＬＫ２Ｓが供給されている。尚、クロックＣＬＫ２Ｓ
についての詳細は後述する。
び補助論理回路１３ａ〜１３ｅを含んで構成される。論
理回路１１−１は任意の論理回路素子を含んで構成され
るが、図１では論理回路１１−１が複数の単位インバー
タ回路１２ａ〜１２ｆを従属接続して構成されたインバ
ータ回路である場合を例に挙げて図示している。この論
理回路１１−１には、周期（周波数）が可変のクロック
ＣＬＫ２Ｓが供給されている。尚、クロックＣＬＫ２Ｓ
についての詳細は後述する。
【００１７】補助論理回路１３ａ〜１３ｅは論理回路１
１−１に対応して設けられる回路である。図２は、補助
論理回路１３ａの構成の一例を示す図である。図２に示
した例では補助論理回路１３ａは、単位インバータ回路
１５ａ，１５ｂから構成されている。補助論理回路１３
ａの単位インバータ回路１５ａは論理回路１１−ａ内の
単位インバータ回路１２ａに対応して形成され、単位イ
ンバータ回路１５ｂは論理回路１１−ａ内の単位インバ
ータ回路１２ｂに対応して形成されている。
１−１に対応して設けられる回路である。図２は、補助
論理回路１３ａの構成の一例を示す図である。図２に示
した例では補助論理回路１３ａは、単位インバータ回路
１５ａ，１５ｂから構成されている。補助論理回路１３
ａの単位インバータ回路１５ａは論理回路１１−ａ内の
単位インバータ回路１２ａに対応して形成され、単位イ
ンバータ回路１５ｂは論理回路１１−ａ内の単位インバ
ータ回路１２ｂに対応して形成されている。
【００１８】論理回路１１−１が図１に示したように複
数の単位インバータ回路１２ａ〜１２ｆを従属接続して
構成されたインバータ回路である場合には、他の補助論
理回路１３ｂ〜１３ｅも図２に示した補助論理回路１３
ａと同様に構成される。このように、本実施形態では、
補助論理回路１３ａ〜１３ｅが対応する論理回路１１−
１と同様の論理回路である場合を例に挙げて説明する。
数の単位インバータ回路１２ａ〜１２ｆを従属接続して
構成されたインバータ回路である場合には、他の補助論
理回路１３ｂ〜１３ｅも図２に示した補助論理回路１３
ａと同様に構成される。このように、本実施形態では、
補助論理回路１３ａ〜１３ｅが対応する論理回路１１−
１と同様の論理回路である場合を例に挙げて説明する。
【００１９】補助論理回路１３ａ〜１３ｅは、対応する
論理回路１１−１の近傍に形成されることが好ましい。
また、論理回路１１−１内の単位インバータ回路１２ａ
〜１２ｆ及び補助論理回路１３ａ〜１３ｅ内に形成され
ている単位インバータ回路１５ａ，１５ｂは、例えば図
６に示した単位インバータ回路２０ａと同様にＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとからなるＣＭＯ
Ｓで構成されることが好ましい。
論理回路１１−１の近傍に形成されることが好ましい。
また、論理回路１１−１内の単位インバータ回路１２ａ
〜１２ｆ及び補助論理回路１３ａ〜１３ｅ内に形成され
ている単位インバータ回路１５ａ，１５ｂは、例えば図
６に示した単位インバータ回路２０ａと同様にＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとからなるＣＭＯ
Ｓで構成されることが好ましい。
【００２０】論理回路１１−１内の単位インバータ回路
１２ａ〜１２ｆと補助論理回路１３ａ〜１３ｅ内に形成
されている単位インバータ回路１５ａ，１５ｂとをＣＭ
ＯＳで構成する場合には、補助論理回路１３ａ〜１３ｅ
内に形成されている単位インバータ回路１５ａ，１５ｂ
を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタのトランジスタサイズ（ゲート幅）は、論理回路１
１−１内の単位インバータ回路１２ａ〜１２ｆを構成す
るＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのト
ランジスタサイズ（ゲート幅）の１／ｎ（ｎは自然数）
に設定される。これは、論理回路１１−１を流れる平均
電流と補助論理回路１３ａ〜１３ｅを流れる平均電流と
を同一に設定するためである。
１２ａ〜１２ｆと補助論理回路１３ａ〜１３ｅ内に形成
されている単位インバータ回路１５ａ，１５ｂとをＣＭ
ＯＳで構成する場合には、補助論理回路１３ａ〜１３ｅ
内に形成されている単位インバータ回路１５ａ，１５ｂ
を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジ
スタのトランジスタサイズ（ゲート幅）は、論理回路１
１−１内の単位インバータ回路１２ａ〜１２ｆを構成す
るＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのト
ランジスタサイズ（ゲート幅）の１／ｎ（ｎは自然数）
に設定される。これは、論理回路１１−１を流れる平均
電流と補助論理回路１３ａ〜１３ｅを流れる平均電流と
を同一に設定するためである。
【００２１】以上、論理回路部１０−１の構成について
説明したが、論理回路部１０−２も論理回路部１０−１
と同様に論理回路部及び論理回路部に対応付けられた補
助論理回路部１３ａ〜１３ｅから構成される。次に、論
理回路部１０−１を制御する回路部の構成について説明
する。
説明したが、論理回路部１０−２も論理回路部１０−１
と同様に論理回路部及び論理回路部に対応付けられた補
助論理回路部１３ａ〜１３ｅから構成される。次に、論
理回路部１０−１を制御する回路部の構成について説明
する。
【００２２】論理回路部１０−１を制御する回路部は、
Ｄフリップフロップ１４ａ〜１４ｈを従属接続して構成
される。Ｄフリップフロップ１４ａ〜１４ｈは、前段の
出力端と後段のデータ入力端とが接続されることにより
従属接続されている。Ｄフリップフロップ１４ａ〜１４
ｈの各々のリセット端ＲＳＴにはリセット信号ＣＬＫ２
Ｒが供給されており、Ｄフリップフロップ１４ｂ〜１４
ｈの各々のクロック端ＣＬＫにはクロックＣＬＫ１が供
給されている。また、Ｄフリップフロップ１４ａのデー
タ入力端は電源電圧に設定され、クロック入力端ＣＬＫ
にはクロックＣＬＫ２Ｃが供給されている。
Ｄフリップフロップ１４ａ〜１４ｈを従属接続して構成
される。Ｄフリップフロップ１４ａ〜１４ｈは、前段の
出力端と後段のデータ入力端とが接続されることにより
従属接続されている。Ｄフリップフロップ１４ａ〜１４
ｈの各々のリセット端ＲＳＴにはリセット信号ＣＬＫ２
Ｒが供給されており、Ｄフリップフロップ１４ｂ〜１４
ｈの各々のクロック端ＣＬＫにはクロックＣＬＫ１が供
給されている。また、Ｄフリップフロップ１４ａのデー
タ入力端は電源電圧に設定され、クロック入力端ＣＬＫ
にはクロックＣＬＫ２Ｃが供給されている。
【００２３】Ｄフリップフロップ１４ｄの出力端は補助
論理回路１３ａに、Ｄフリップフロップ１４ｅの出力端
は補助論理回路１４ｂに、Ｄフリップフロップ１４ｆの
出力端は補助論理回路１３ｃに、Ｄフリップフロップ１
４ｇの出力端は補助論理回路１３ｄに、Ｄフリップフロ
ップ１４ｈの出力端は補助論理回路１３ｅにそれぞれ接
続されており、補助論理回路１３ａ〜１３ｅには、クロ
ックＣＬＫ３ａ〜ＣＬＫ３ｅがそれぞれ供給されてい
る。
論理回路１３ａに、Ｄフリップフロップ１４ｅの出力端
は補助論理回路１４ｂに、Ｄフリップフロップ１４ｆの
出力端は補助論理回路１３ｃに、Ｄフリップフロップ１
４ｇの出力端は補助論理回路１３ｄに、Ｄフリップフロ
ップ１４ｈの出力端は補助論理回路１３ｅにそれぞれ接
続されており、補助論理回路１３ａ〜１３ｅには、クロ
ックＣＬＫ３ａ〜ＣＬＫ３ｅがそれぞれ供給されてい
る。
【００２４】Ｄフリップフロップ１４ａ〜１４ｈは、論
理回路１１−１に入力されるクロックＣＬＫ２Ｓの周期
に応じて動作させる補助論理回路１３ａ〜１３ｅを選択
する回路を構成しており、Ｄフリップフロップ１４ａ〜
１４ｈを含んで構成される回路は本発明にいう選択回路
に相当する。次に、論理回路１１−１に供給されるクロ
ックＣＬＫ２Ｓ並びにＤフリップフロップ１４ａ〜１４
ｈを含んで構成される回路に供給されるクロックＣＬＫ
２Ｓ及びリセット信号ＣＬＫ２Ｒを生成するクロック回
路について説明する。
理回路１１−１に入力されるクロックＣＬＫ２Ｓの周期
に応じて動作させる補助論理回路１３ａ〜１３ｅを選択
する回路を構成しており、Ｄフリップフロップ１４ａ〜
１４ｈを含んで構成される回路は本発明にいう選択回路
に相当する。次に、論理回路１１−１に供給されるクロ
ックＣＬＫ２Ｓ並びにＤフリップフロップ１４ａ〜１４
ｈを含んで構成される回路に供給されるクロックＣＬＫ
２Ｓ及びリセット信号ＣＬＫ２Ｒを生成するクロック回
路について説明する。
【００２５】図３は、論理回路１１−１に供給されるク
ロックＣＬＫ２Ｓ並びにＤフリップフロップ１４ａ〜１
４ｈを含んで構成される回路に供給されるクロックＣＬ
Ｋ２Ｓ及びリセット信号ＣＬＫ２Ｒを生成するクロック
生成回路回路の構成を示す図である。図３に示したよう
に、クロック生成回路は前段の出力端と後段のデータ入
力端とが接続されることにより従属接続されたＤフリッ
プフロップ１６ａ〜１６ｄと、Ｄフリップフロップ１６
ｄの出力端に接続された微分回路１７と、微分回路の出
力端に接続されたインバータ回路１８と、インバータ回
路１８の出力端及びＤフリップフロップ１６ｄの出力端
に接続されたＡＮＤ回路１９とから構成される。
ロックＣＬＫ２Ｓ並びにＤフリップフロップ１４ａ〜１
４ｈを含んで構成される回路に供給されるクロックＣＬ
Ｋ２Ｓ及びリセット信号ＣＬＫ２Ｒを生成するクロック
生成回路回路の構成を示す図である。図３に示したよう
に、クロック生成回路は前段の出力端と後段のデータ入
力端とが接続されることにより従属接続されたＤフリッ
プフロップ１６ａ〜１６ｄと、Ｄフリップフロップ１６
ｄの出力端に接続された微分回路１７と、微分回路の出
力端に接続されたインバータ回路１８と、インバータ回
路１８の出力端及びＤフリップフロップ１６ｄの出力端
に接続されたＡＮＤ回路１９とから構成される。
【００２６】Ｄフリップフロップ１６ａ〜１６ｄのリセ
ット端ＲＳＴにはリセット信号ＲＳＴが供給され、クロ
ック端にはクロックＣＬＫ１が供給されている。また、
Ｄフリップフロップ１６ａのデータ入力端にはクロック
ＣＬＫ２が供給されている。クロックＣＬＫ２は、本発
明にいう論理回路に供給される信号に相当する信号であ
り、その周期は最短周期（例えば、１０ｎｓ）Ｔ１以上
であれば可変することが可能である。
ット端ＲＳＴにはリセット信号ＲＳＴが供給され、クロ
ック端にはクロックＣＬＫ１が供給されている。また、
Ｄフリップフロップ１６ａのデータ入力端にはクロック
ＣＬＫ２が供給されている。クロックＣＬＫ２は、本発
明にいう論理回路に供給される信号に相当する信号であ
り、その周期は最短周期（例えば、１０ｎｓ）Ｔ１以上
であれば可変することが可能である。
【００２７】クロックＣＬＫ１は、本発明にいう最短周
期よりも短い周期を有するクロックに相当するクロック
である。尚、本実施形態では、説明の簡単化のためにク
ロックＣＬＫ１の周期は、クロックＣＬＫ２の最短周期
Ｔ１の１／４（例えば、２．５ｎｓ）に設定されている
とする。また、本実施形態では、便宜的にクロックＣＬ
Ｋ２をクロックＣＬＫ２の最短周期Ｔ１分だけ遅延させ
たクロックＣＬＫ２Ｓを論理回路１１−１に供給してい
る。
期よりも短い周期を有するクロックに相当するクロック
である。尚、本実施形態では、説明の簡単化のためにク
ロックＣＬＫ１の周期は、クロックＣＬＫ２の最短周期
Ｔ１の１／４（例えば、２．５ｎｓ）に設定されている
とする。また、本実施形態では、便宜的にクロックＣＬ
Ｋ２をクロックＣＬＫ２の最短周期Ｔ１分だけ遅延させ
たクロックＣＬＫ２Ｓを論理回路１１−１に供給してい
る。
【００２８】次に、上記構成における本発明の一実施形
態による半導体集積回路の動作について図１〜図４を参
照して詳細に説明する。図４は、本発明の一実施系他に
よる半導体集積回路の動作を示すタイミングチャートで
ある。尚、図４において、Ｉ 1は論理回路１１−１に流
れる過渡電流（充電電流、放電電流、及び貫通電流を含
む）であり、Ｉ2は補助論理回路１３ａ〜１３ｅに流れ
る電流であり、ITは過渡電流Ｉ1の平均値と電流Ｉ2の平
均値との和である。更に、ｔjはジャンクション温度で
あり、ｔpdは、論理回路１１−１の応答時間である（応
答時間ｔpdの定義は図８及びその説明の該当箇所を参照
されたい。）。
態による半導体集積回路の動作について図１〜図４を参
照して詳細に説明する。図４は、本発明の一実施系他に
よる半導体集積回路の動作を示すタイミングチャートで
ある。尚、図４において、Ｉ 1は論理回路１１−１に流
れる過渡電流（充電電流、放電電流、及び貫通電流を含
む）であり、Ｉ2は補助論理回路１３ａ〜１３ｅに流れ
る電流であり、ITは過渡電流Ｉ1の平均値と電流Ｉ2の平
均値との和である。更に、ｔjはジャンクション温度で
あり、ｔpdは、論理回路１１−１の応答時間である（応
答時間ｔpdの定義は図８及びその説明の該当箇所を参照
されたい。）。
【００２９】まず、リセット信号ＲＳＴが入力される
と、図３に示したＤフリップフロップ１６ａ〜１６ｄ各
々がリセットされる。クロックＣＬＫ１は一定の周期
（例えば２．５ｎｓ）で、図３に示したＤフリップフロ
ップ１６ａ〜１６ｄ及び図１に示したＤフリップフロッ
プ１４ｂ〜１４ｈに供給されている。
と、図３に示したＤフリップフロップ１６ａ〜１６ｄ各
々がリセットされる。クロックＣＬＫ１は一定の周期
（例えば２．５ｎｓ）で、図３に示したＤフリップフロ
ップ１６ａ〜１６ｄ及び図１に示したＤフリップフロッ
プ１４ｂ〜１４ｈに供給されている。
【００３０】いま、例えば、時刻ｔ11〜時刻ｔ14の間の
ように、クロックＣＬＫ２の最短周期（例えば、１０ｎ
ｓ）Ｔ１でクロックＣＬＫ２が順次供給されているとす
ると、このクロックＣＬＫ２は図３に示したＤフリップ
フロップ１６ａ〜１６ｄによってクロックＣＬＫ２の最
短周期Ｔ１分だけ遅延して、クロックＣＬＫ２Ｓとして
出力される。また、クロックＣＬＫ２Ｓは微分回路１７
に入力されているため、クロックＣＬＫ２Ｓの立ち上が
り部分を示す信号がリセット信号ＣＫＬ２Ｓとして出力
される。更に、インバータ１８によってリセット信号Ｃ
ＬＫ２Ｓを反転した信号とクロックＣＬＫ２Ｓとの論理
積を示す信号がＡＮＤ回路１９からクロックＣＬＫ２Ｃ
として出力される。
ように、クロックＣＬＫ２の最短周期（例えば、１０ｎ
ｓ）Ｔ１でクロックＣＬＫ２が順次供給されているとす
ると、このクロックＣＬＫ２は図３に示したＤフリップ
フロップ１６ａ〜１６ｄによってクロックＣＬＫ２の最
短周期Ｔ１分だけ遅延して、クロックＣＬＫ２Ｓとして
出力される。また、クロックＣＬＫ２Ｓは微分回路１７
に入力されているため、クロックＣＬＫ２Ｓの立ち上が
り部分を示す信号がリセット信号ＣＫＬ２Ｓとして出力
される。更に、インバータ１８によってリセット信号Ｃ
ＬＫ２Ｓを反転した信号とクロックＣＬＫ２Ｓとの論理
積を示す信号がＡＮＤ回路１９からクロックＣＬＫ２Ｃ
として出力される。
【００３１】クロックＣＬＫ２Ｓは論理回路１１−１に
供給され、クロックＣＬＫ２ＣはＤフリップフロップ１
４ａに供給され、リセット信号ＣＬＫ２ＲはＤフリップ
フロップ１４ａ〜１４ｈに供給される。上述したよう
に、リセット信号ＣＬＫ２ＲはクロックＣＬＫ２Ｓの立
ち上がりを示す信号であり、このリセット信号ＣＬＫ２
ＲはＤフリップフロップ１４ａ〜１４ｈ各々に供給され
ているため、Ｄフリップフロップ１４ａ〜１４ｈはクロ
ックＣＬＫ２Ｓの立ち上がり部分で必ずリセットされる
ことになる。Ｄフリップフロップ１４ａ〜１４ｈがリセ
ットされると、クロック２Ｃが入力されるためＤフリッ
プフロップ１４ａの出力端は“Ｈ”レベルとなる。
供給され、クロックＣＬＫ２ＣはＤフリップフロップ１
４ａに供給され、リセット信号ＣＬＫ２ＲはＤフリップ
フロップ１４ａ〜１４ｈに供給される。上述したよう
に、リセット信号ＣＬＫ２ＲはクロックＣＬＫ２Ｓの立
ち上がりを示す信号であり、このリセット信号ＣＬＫ２
ＲはＤフリップフロップ１４ａ〜１４ｈ各々に供給され
ているため、Ｄフリップフロップ１４ａ〜１４ｈはクロ
ックＣＬＫ２Ｓの立ち上がり部分で必ずリセットされる
ことになる。Ｄフリップフロップ１４ａ〜１４ｈがリセ
ットされると、クロック２Ｃが入力されるためＤフリッ
プフロップ１４ａの出力端は“Ｈ”レベルとなる。
【００３２】Ｄフリップフロップ１４ｂ〜１４ｈにはク
ロックＣＬＫ１が供給されているため、クロックＣＬＫ
１が入力される度にＤフリップフロップ１４ｂ及びＤフ
リップフロップ１４ｃの出力端が順に“Ｈ”レベルとな
る。しかしながら、クロックＣＬＫ２Ｓの最短周期Ｔ１
の時間が経過して次のクロックＣＬＫ２Ｓが入力される
と、クロックＣＬＫ２Ｓの立ち上がり時点においてリセ
ット信号ＣＬＫ２Ｒが入力されるので、Ｄフリップフロ
ップ１４ａ〜１４ｈはリセットされる。従って、クロッ
クＣＬＫ２の最短周期Ｔ１でクロックＣＬＫ２が順次供
給されている間は、補助論理回路１３ａ〜１３ｅへはク
ロックＣＬＫ３ａ〜ＣＬＫ３ｅが供給されないため、補
助論理回路１３ａ〜１３ｅは動作しない。
ロックＣＬＫ１が供給されているため、クロックＣＬＫ
１が入力される度にＤフリップフロップ１４ｂ及びＤフ
リップフロップ１４ｃの出力端が順に“Ｈ”レベルとな
る。しかしながら、クロックＣＬＫ２Ｓの最短周期Ｔ１
の時間が経過して次のクロックＣＬＫ２Ｓが入力される
と、クロックＣＬＫ２Ｓの立ち上がり時点においてリセ
ット信号ＣＬＫ２Ｒが入力されるので、Ｄフリップフロ
ップ１４ａ〜１４ｈはリセットされる。従って、クロッ
クＣＬＫ２の最短周期Ｔ１でクロックＣＬＫ２が順次供
給されている間は、補助論理回路１３ａ〜１３ｅへはク
ロックＣＬＫ３ａ〜ＣＬＫ３ｅが供給されないため、補
助論理回路１３ａ〜１３ｅは動作しない。
【００３３】従って、論理回路１１−１にクロックＣＬ
Ｋ２Ｓが供給されている間（図４において、時刻ｔ12〜
時刻ｔ16の間）は、論理回路１１−１に平均電流がＩAV
の過渡電流Ｉ1が流れる。この状態においては、ジャン
クション温度ｔjは７５℃まで上昇し、応答時間ｔpdは
２０００ｐｓとなる。尚、本実施形態では論理回路１１
−１にクロックＣＬＫ２Ｓが供給され続けている間のジ
ャンクション温度ｔjが７５℃となり、応答時間が２０
００ｐｓとなる場合を例に挙げて説明しているが、この
値はヒートシンクの付加等の放熱対策を行うことにより
変化する。
Ｋ２Ｓが供給されている間（図４において、時刻ｔ12〜
時刻ｔ16の間）は、論理回路１１−１に平均電流がＩAV
の過渡電流Ｉ1が流れる。この状態においては、ジャン
クション温度ｔjは７５℃まで上昇し、応答時間ｔpdは
２０００ｐｓとなる。尚、本実施形態では論理回路１１
−１にクロックＣＬＫ２Ｓが供給され続けている間のジ
ャンクション温度ｔjが７５℃となり、応答時間が２０
００ｐｓとなる場合を例に挙げて説明しているが、この
値はヒートシンクの付加等の放熱対策を行うことにより
変化する。
【００３４】論理回路１１−１にクロックＣＬＫ２Ｓが
供給されている間（図４において、時刻ｔ12〜時刻ｔ16
の間）は、補助論理回路１３ａ〜１３ｅは動作しないた
め、電流Ｉ2は０である。従って、論理回路１１−１に
流れる電流Ｉ1と補助論理回路１３ａ〜１３ｅに流れる
電流の平均値の和ＩTはＩAVとなる。
供給されている間（図４において、時刻ｔ12〜時刻ｔ16
の間）は、補助論理回路１３ａ〜１３ｅは動作しないた
め、電流Ｉ2は０である。従って、論理回路１１−１に
流れる電流Ｉ1と補助論理回路１３ａ〜１３ｅに流れる
電流の平均値の和ＩTはＩAVとなる。
【００３５】ここで、図４に示したように、時刻ｔ14に
おいてクロックＣＬＫ２の周期がＴ２（＞Ｔ１）になっ
たとする。よって、時刻ｔ15以降は時刻ｔ18になるまで
クロックＣＬＫ２が入力されなくなる。時刻ｔ14におい
て入力したクロックＣＬＫ２によって、時刻ｔ15におい
てはクロックＣＬＫ２Ｓ，ＣＬＫ２Ｃ及びリセット信号
ＣＬＫ２Ｒが図３に示した回路により生成される。
おいてクロックＣＬＫ２の周期がＴ２（＞Ｔ１）になっ
たとする。よって、時刻ｔ15以降は時刻ｔ18になるまで
クロックＣＬＫ２が入力されなくなる。時刻ｔ14におい
て入力したクロックＣＬＫ２によって、時刻ｔ15におい
てはクロックＣＬＫ２Ｓ，ＣＬＫ２Ｃ及びリセット信号
ＣＬＫ２Ｒが図３に示した回路により生成される。
【００３６】時刻ｔ15において、リセット信号ＣＬＫ２
ＲはＤフリップフロップ１４ａ〜１４ｈに供給されるた
め、Ｄフリップフロップ１４ａ〜１４ｈはリセットされ
る。次に、クロックＣＬＫ２ＣがＤフリップフロップ１
４ａに供給されてＤフリップフロップ１４ａの出力端は
“Ｈ”レベルとなる。Ｄフリップフロップ１４ｂ〜１４
ｄにはクロックＣＬＫ１が供給されているため、クロッ
クＣＬＫ１が入力される度にＤフリップフロップ１４ｂ
及びＤフリップフロップ１４ｃの出力端が順に“Ｈ”レ
ベルとなる。
ＲはＤフリップフロップ１４ａ〜１４ｈに供給されるた
め、Ｄフリップフロップ１４ａ〜１４ｈはリセットされ
る。次に、クロックＣＬＫ２ＣがＤフリップフロップ１
４ａに供給されてＤフリップフロップ１４ａの出力端は
“Ｈ”レベルとなる。Ｄフリップフロップ１４ｂ〜１４
ｄにはクロックＣＬＫ１が供給されているため、クロッ
クＣＬＫ１が入力される度にＤフリップフロップ１４ｂ
及びＤフリップフロップ１４ｃの出力端が順に“Ｈ”レ
ベルとなる。
【００３７】ここで、時刻ｔ15においてクロックＣＬＫ
２が供給されなくなったため、時刻ｔ16においては論理
回路１１−１にクロックＣＬＫ２Ｓが供給されなくな
る。その結果、論理回路１１−１に流れる過渡電流Ｉ1
は小さくなる。また、時刻ｔ16においては、Ｄフリップ
フロップ１４ａ〜１４ｈにリセット信号ＣＬＫ２Ｒが供
給されないため、クロックＣＬＫ１が入力されるとＤフ
リップフロップ１４ｄの出力端が“Ｈ”レベルとなり、
クロックＣＬＫ３ａが補助論理回路１３ａに供給され
る。その結果、補助論理回路１３ａが動作して電流Ｉ2
が流れる。
２が供給されなくなったため、時刻ｔ16においては論理
回路１１−１にクロックＣＬＫ２Ｓが供給されなくな
る。その結果、論理回路１１−１に流れる過渡電流Ｉ1
は小さくなる。また、時刻ｔ16においては、Ｄフリップ
フロップ１４ａ〜１４ｈにリセット信号ＣＬＫ２Ｒが供
給されないため、クロックＣＬＫ１が入力されるとＤフ
リップフロップ１４ｄの出力端が“Ｈ”レベルとなり、
クロックＣＬＫ３ａが補助論理回路１３ａに供給され
る。その結果、補助論理回路１３ａが動作して電流Ｉ2
が流れる。
【００３８】Ｄフリップフロップ１４ａ〜１４ｈに次の
クロックＣＬＫ１が入力すると、Ｄフリップフロップ１
４ｅの出力端が“Ｈ”レベルとなり、クロックＣＬＫ３
ｂが補助論理回路１３ｂに供給される。その結果、補助
論理回路１３ｂが動作するため、電流Ｉ2は、補助論理
回路１３ａ，１３ｂに流れる電流の和となる。同様に、
クロックＣＬＫ１が入力される度に、補助論理回路１３
ｃ〜１３ｅにクロックＣＬＫ３ｃ〜クロックＣＬＫ３ｅ
が順に供給されて補助論理回路１３ｃ〜１３ｅに電流が
流れる。
クロックＣＬＫ１が入力すると、Ｄフリップフロップ１
４ｅの出力端が“Ｈ”レベルとなり、クロックＣＬＫ３
ｂが補助論理回路１３ｂに供給される。その結果、補助
論理回路１３ｂが動作するため、電流Ｉ2は、補助論理
回路１３ａ，１３ｂに流れる電流の和となる。同様に、
クロックＣＬＫ１が入力される度に、補助論理回路１３
ｃ〜１３ｅにクロックＣＬＫ３ｃ〜クロックＣＬＫ３ｅ
が順に供給されて補助論理回路１３ｃ〜１３ｅに電流が
流れる。
【００３９】このように、本実施形態では、Ｄフリップ
フロップ１４ａ〜１４ｈを含む回路は、論理回路１１−
１に供給されるクロックＣＬＫ２の周期が予め設定され
た最短周期Ｔ１以上の周期となったときに、動作させる
補助論理回路１３ａ〜１３ｅを選択して、選択した補助
論理回路を異なるタイミングで順次動作させている。こ
のときに、Ｄフリップフロップ１４ａ〜１４ｈは、クロ
ックＣＬＫ１の立ち上がりタイミングで選択した補助論
理回路を順次動作させている。
フロップ１４ａ〜１４ｈを含む回路は、論理回路１１−
１に供給されるクロックＣＬＫ２の周期が予め設定され
た最短周期Ｔ１以上の周期となったときに、動作させる
補助論理回路１３ａ〜１３ｅを選択して、選択した補助
論理回路を異なるタイミングで順次動作させている。こ
のときに、Ｄフリップフロップ１４ａ〜１４ｈは、クロ
ックＣＬＫ１の立ち上がりタイミングで選択した補助論
理回路を順次動作させている。
【００４０】論理回路１１−１にクロックＣＬＫ２Ｓが
供給されなくなると、図４中の時刻ｔ16〜ｔ18の間、論
理回路１１−１には殆ど電流が流れなくなるが、順次補
助論理回路１３ａ〜１３ｅが動作して補助論理回路１３
ａ〜１３ｅに電流が流れるため、論理回路１１−１に流
れる電流Ｉ1と補助論理回路１３ａ〜１３ｅに流れる電
流Ｉ2の平均値の和ＩTはＩAVとなる。
供給されなくなると、図４中の時刻ｔ16〜ｔ18の間、論
理回路１１−１には殆ど電流が流れなくなるが、順次補
助論理回路１３ａ〜１３ｅが動作して補助論理回路１３
ａ〜１３ｅに電流が流れるため、論理回路１１−１に流
れる電流Ｉ1と補助論理回路１３ａ〜１３ｅに流れる電
流Ｉ2の平均値の和ＩTはＩAVとなる。
【００４１】従って、長期間に亘って論理回路１１−１
に電流が流れなくとも、補助論理回路１３ａ〜１３ｅに
平均電流ＩAVが流れるため、ジャンクション温度ｔjは
トランジスタサイズのばらつきや製造誤差等に起因して
僅かに２．５℃低下するが殆ど変動がない。また、ジャ
ンクション温度ｔjの変動が殆どないため、応答時間ｔ
pdも僅か２０ｐｓだけ変動するのみで殆ど変動せずに安
定している。
に電流が流れなくとも、補助論理回路１３ａ〜１３ｅに
平均電流ＩAVが流れるため、ジャンクション温度ｔjは
トランジスタサイズのばらつきや製造誤差等に起因して
僅かに２．５℃低下するが殆ど変動がない。また、ジャ
ンクション温度ｔjの変動が殆どないため、応答時間ｔ
pdも僅か２０ｐｓだけ変動するのみで殆ど変動せずに安
定している。
【００４２】また、クロックＣＬＫ２Ｓが論理回路１１
−１に供給されなくなった直後においては、タイミング
をずらして補助論理回路１３ａ〜１３ｅを順に動作させ
ている。従って、図４中の時刻ｔ16〜ｔ17の間における
論理回路１１−１に流れる電流Ｉ1と補助論理回路１３
ａ〜１３ｅに流れる電流Ｉ2の平均値の和ＩTを細かく、
高い精度で制御することができる。
−１に供給されなくなった直後においては、タイミング
をずらして補助論理回路１３ａ〜１３ｅを順に動作させ
ている。従って、図４中の時刻ｔ16〜ｔ17の間における
論理回路１１−１に流れる電流Ｉ1と補助論理回路１３
ａ〜１３ｅに流れる電流Ｉ2の平均値の和ＩTを細かく、
高い精度で制御することができる。
【００４３】時刻ｔ18においてクロックＣＬＫ２が再び
入力されると、時刻ｔ19においてクロックＣＬＫ２Ｓが
論理回路１１−１に供給されて論理回路１１−１に電流
が再び流れる。また、時刻ｔ19においては、リセット信
号ＣＬＫ２ＲがＤフリップフロップ１４ａ〜１４ｈに供
給されてＤフリップフロップ１４ａ〜１４ｈがリセット
されるため、補助論理回路１３ａ〜１３ｅ各々へのクロ
ックＣＬＫ３ａ〜ＣＬＫ３ｅの供給が停止する。その結
果、補助論理回路１３ａ〜１３ｅには電流が流れなくな
る。
入力されると、時刻ｔ19においてクロックＣＬＫ２Ｓが
論理回路１１−１に供給されて論理回路１１−１に電流
が再び流れる。また、時刻ｔ19においては、リセット信
号ＣＬＫ２ＲがＤフリップフロップ１４ａ〜１４ｈに供
給されてＤフリップフロップ１４ａ〜１４ｈがリセット
されるため、補助論理回路１３ａ〜１３ｅ各々へのクロ
ックＣＬＫ３ａ〜ＣＬＫ３ｅの供給が停止する。その結
果、補助論理回路１３ａ〜１３ｅには電流が流れなくな
る。
【００４４】以上、本発明の一実施形態について説明し
たが、本発明は上記実施形態に制限されず本発明の範囲
内で自由に変更することができる。例えば、上記実施形
態では、クロックＣＬＫ１とクロックＣＬＫ２とが同期
している場合について説明したが、クロックＣＬＫ１と
クロックＣＬＫ２とが同期していない場合についても適
用することができる。
たが、本発明は上記実施形態に制限されず本発明の範囲
内で自由に変更することができる。例えば、上記実施形
態では、クロックＣＬＫ１とクロックＣＬＫ２とが同期
している場合について説明したが、クロックＣＬＫ１と
クロックＣＬＫ２とが同期していない場合についても適
用することができる。
【００４５】また、上記実施形態では、補助論理回路１
３ａ〜１３ｅを順にクロックＣＬＫ１の１周期毎に順に
動作させる場合を例に挙げて説明したが、補助論理回路
１３ａ〜１３ｅを動作させる順序及び動作タイミングは
任意に設定することができる。例えば、クロックＣＬＫ
１の周期をＴCK1とすると、補助論理回路１３ａ〜１３
ｅの各々の動作開始タイミングを、それぞれＴCK1後、
２・ＴCK1後、４・ＴCK 1後、８・ＴCK1後、１６・ＴCK1
後、…といった具合に制御しても良い。
３ａ〜１３ｅを順にクロックＣＬＫ１の１周期毎に順に
動作させる場合を例に挙げて説明したが、補助論理回路
１３ａ〜１３ｅを動作させる順序及び動作タイミングは
任意に設定することができる。例えば、クロックＣＬＫ
１の周期をＴCK1とすると、補助論理回路１３ａ〜１３
ｅの各々の動作開始タイミングを、それぞれＴCK1後、
２・ＴCK1後、４・ＴCK 1後、８・ＴCK1後、１６・ＴCK1
後、…といった具合に制御しても良い。
【００４６】図５は、クロックＣＬＫ２の周期に応じ
て、論理回路１１−１に供給される電力（パワー）の不
足分及び補助論理回路によるパワーの追加分を示す図表
である。図５において、論理回路１１−１にクロックＣ
ＬＫ２が最短周期Ｔ１で供給されている場合には、論理
回路１１−１に５Ｗのパワーが供給される。しかしなが
ら、クロックＣＬＫ２の周期が１２．５ｎｓの場合に
は、論理回路１１−１に供給されるパワーは４Ｗに低減
する。そのため、不足する１Ｗのパワーの発熱分を補助
論理回路を動作させて補う必要がある。このときに動作
させる補助論理回路は１３ａのみである。
て、論理回路１１−１に供給される電力（パワー）の不
足分及び補助論理回路によるパワーの追加分を示す図表
である。図５において、論理回路１１−１にクロックＣ
ＬＫ２が最短周期Ｔ１で供給されている場合には、論理
回路１１−１に５Ｗのパワーが供給される。しかしなが
ら、クロックＣＬＫ２の周期が１２．５ｎｓの場合に
は、論理回路１１−１に供給されるパワーは４Ｗに低減
する。そのため、不足する１Ｗのパワーの発熱分を補助
論理回路を動作させて補う必要がある。このときに動作
させる補助論理回路は１３ａのみである。
【００４７】同様に、クロックＣＬＫ２の周期が１５ｎ
ｓの場合には、論理回路１１−１に供給されるパワーは
３．３５Ｗに低減する。そのため、不足する１．６５Ｗ
のパワーの発熱分を補助論理回路を動作させて補う必要
がある。このときに動作させる補助論理回路は１３ａと
補助論理回路１３ｂである。このように、補助論理回路
１３ａ〜１３ｅの内部構成を同一に設計するのではな
く、クロックＣＬＫ２の周期に応じて論理回路１１−１
で不足するパワーを補うという観点から補助論理回路１
３ａ〜１３ｅを設計するとともに、その動作順序を設定
するようにしても良い。
ｓの場合には、論理回路１１−１に供給されるパワーは
３．３５Ｗに低減する。そのため、不足する１．６５Ｗ
のパワーの発熱分を補助論理回路を動作させて補う必要
がある。このときに動作させる補助論理回路は１３ａと
補助論理回路１３ｂである。このように、補助論理回路
１３ａ〜１３ｅの内部構成を同一に設計するのではな
く、クロックＣＬＫ２の周期に応じて論理回路１１−１
で不足するパワーを補うという観点から補助論理回路１
３ａ〜１３ｅを設計するとともに、その動作順序を設定
するようにしても良い。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
論理回路に供給される信号の周期に応じて動作させる補
助論理回路を選択するようにしている。よって、論理回
路に周期の長い信号が供給されて論理回路に流れる平均
電流が低下しても、論理回路に供給される信号の周期に
応じて補助論理回路が選択されて電流が流されるため、
論理回路を構成するトランジスタのジャンクション温度
及びジッタが殆ど変動しないという効果が得られる。し
かも、選択される補助論理回路は、論理回路に供給され
る信号の周期に応じて選択されるため、ジャンクション
温度及びジッタの変動量を高精度に制御することができ
るという効果が得られる。その結果として、半導体集積
回路試験装置等の高精度の測定装置で用いて好適な半導
体集積回路を提供することができるという効果が得られ
る。
論理回路に供給される信号の周期に応じて動作させる補
助論理回路を選択するようにしている。よって、論理回
路に周期の長い信号が供給されて論理回路に流れる平均
電流が低下しても、論理回路に供給される信号の周期に
応じて補助論理回路が選択されて電流が流されるため、
論理回路を構成するトランジスタのジャンクション温度
及びジッタが殆ど変動しないという効果が得られる。し
かも、選択される補助論理回路は、論理回路に供給され
る信号の周期に応じて選択されるため、ジャンクション
温度及びジッタの変動量を高精度に制御することができ
るという効果が得られる。その結果として、半導体集積
回路試験装置等の高精度の測定装置で用いて好適な半導
体集積回路を提供することができるという効果が得られ
る。
【図１】 本発明の一実施形態による半導体集積回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】 補助論理回路１３ａの構成の一例を示す図で
ある。
ある。
【図３】 論理回路１１−１に供給されるクロックＣＬ
Ｋ２Ｓ並びにＤフリップフロップ１４ａ〜１４ｈを含ん
で構成される回路に供給されるクロックＣＬＫ２Ｓ及び
リセット信号ＣＬＫ２Ｒを生成するクロック生成回路回
路の構成を示す図である。
Ｋ２Ｓ並びにＤフリップフロップ１４ａ〜１４ｈを含ん
で構成される回路に供給されるクロックＣＬＫ２Ｓ及び
リセット信号ＣＬＫ２Ｒを生成するクロック生成回路回
路の構成を示す図である。
【図４】 本発明の一実施系他による半導体集積回路の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図５】 クロックＣＬＫ２の周期に応じて、論理回路
１１−１に供給される電力（パワー）の不足分及び補助
論理回路によるパワーの追加分を示す図表である。
１１−１に供給される電力（パワー）の不足分及び補助
論理回路によるパワーの追加分を示す図表である。
【図６】 従来のＣＭＯＳのインバータ回路の構成を示
す回路図である。
す回路図である。
【図７】 図６に示したインバータ回路２０の動作タイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図８】 応答時間ｔpdを説明するための図である。
１１−１ 論理回路 １３ａ〜１３ｅ 補助論理回路 １４ａ〜１４ｈ Ｄフリップフロップ（選択回路） ＣＬＫ１ クロック（最短周期よりも短い周期
を有するクロック） ＣＬＫ２ クロック（論理回路に供給される信
号） Ｔ１ 最短周期 Ｔ２ 周期
を有するクロック） ＣＬＫ２ クロック（論理回路に供給される信
号） Ｔ１ 最短周期 Ｔ２ 周期
Claims (8)
- 【請求項１】 論理回路と、 前記論理回路に対応して設けられた複数の補助論理回路
と、 前記論理回路に供給される信号の周期に応じて、動作さ
せる前記補助論理回路を選択する選択回路とを備えるこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記複数の補助論理回路は、対応する前
記論理回路と同様の論理回路であることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 前記選択回路は、選択した前記補助論理
回路を異なるタイミングで順次動作させることを特徴と
する請求項１又は請求項２記載の半導体集積回路。 - 【請求項４】 前記選択回路は、前記論理回路に供給さ
れる信号の周期が予め設定された最短周期以上の周期で
ある場合に、動作させる前記補助論理回路を選択するこ
とを特徴とする請求項１から請求項３の何れか一項に記
載の半導体集積回路。 - 【請求項５】 前記選択回路は、前記最短周期よりも短
い周期を有するクロックで規定されるタイミングで選択
した前記補助論理回路を順次動作させることを特徴とす
る請求項４記載の半導体集積回路。 - 【請求項６】 前記補助論理回路は、対応する前記論理
回路の近傍に形成されていることを特徴とする請求項１
から請求項５の何れか一項に記載の半導体集積回路。 - 【請求項７】 前記論理回路及び前記補助論理回路はＣ
ＭＯＳで形成されていることを特徴とする請求項１から
請求項６の何れか一項に記載の半導体集積回路。 - 【請求項８】 前記補助論理回路に含まれるトランジス
タのトランジスタサイズは、前記論理回路に含まれるト
ランジスタのトランジスタサイズの１／ｎであることを
特徴とする請求項１から請求項７の何れか一項に記載の
半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139003A JP2002335149A (ja) | 2001-05-09 | 2001-05-09 | 半導体集積回路 |
| US10/141,165 US20020167334A1 (en) | 2001-05-09 | 2002-05-07 | Semiconductor integrated circuit |
| KR1020020025312A KR100658653B1 (ko) | 2001-05-09 | 2002-05-08 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139003A JP2002335149A (ja) | 2001-05-09 | 2001-05-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002335149A true JP2002335149A (ja) | 2002-11-22 |
Family
ID=18985858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001139003A Withdrawn JP2002335149A (ja) | 2001-05-09 | 2001-05-09 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020167334A1 (ja) |
| JP (1) | JP2002335149A (ja) |
| KR (1) | KR100658653B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765373B1 (en) * | 2002-03-28 | 2004-07-20 | David Harvey | Control of initial current transients |
| US7404154B1 (en) | 2005-07-25 | 2008-07-22 | Lsi Corporation | Basic cell architecture for structured application-specific integrated circuits |
| CN103941178B (zh) * | 2014-04-23 | 2017-07-18 | 北京大学 | 一种检测集成电路制造工艺中工艺波动的检测电路 |
| US10353447B2 (en) * | 2017-03-03 | 2019-07-16 | Qualcomm Incorporated | Current in-rush mitigation for power-up of embedded memories |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960027328A (ko) * | 1994-12-16 | 1996-07-22 | 리 패치 | 누설전류를 스티어링하는 동적논리회로 |
| US5726583A (en) * | 1996-07-19 | 1998-03-10 | Kaplinsky; Cecil H. | Programmable dynamic line-termination circuit |
| KR100227075B1 (ko) * | 1996-12-28 | 1999-10-15 | 구본준 | 인버터 회로 |
| KR19980074438A (ko) * | 1997-03-25 | 1998-11-05 | 문정환 | 데이타 출력 버퍼 |
| KR100557534B1 (ko) * | 1998-10-28 | 2006-05-22 | 주식회사 하이닉스반도체 | 내부 전원 전압 제어 장치 및 그 제어방법 |
-
2001
- 2001-05-09 JP JP2001139003A patent/JP2002335149A/ja not_active Withdrawn
-
2002
- 2002-05-07 US US10/141,165 patent/US20020167334A1/en not_active Abandoned
- 2002-05-08 KR KR1020020025312A patent/KR100658653B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100658653B1 (ko) | 2006-12-15 |
| US20020167334A1 (en) | 2002-11-14 |
| KR20020086250A (ko) | 2002-11-18 |
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