KR100282420B1 - 입력버퍼회로 - Google Patents

Abstract

본 발명은 복수개의 기준전압을 이용하여 동작스피드를 증가시키고, 내부신호들간의 왜곡을 최소화 하기 위한 입력버퍼를 제공하기 위한 것으로써, 서로 다른 기준전압을 발생하는 복수개의 기준전압 발생부와, 상기 각 기준전압 발생부에 연결되어 해당 기준전압을 선택적으로 출력시키는 복수개의 전송게이트와, 상기 전송게이트들중 임의의 전송게이트에서 출력되는 기준전압과 입력전압을 비교하여 출력하는 차동증폭기와, 상기 차동증폭기의 출력을 반전시키고, 자신의 출력상태에따라 상기 복수개의 기준전압 발생부중 하나가 선택되는 인버터와, 이전의 기준전압을 일정시간동안 유지시키기 위해 상기 인버터의 출력을 지연시키는 딜레이부를 포함하여 구성되는 것을 특징으로 한다.

Description

입력버퍼회로

본 발명은 반도체장치에 관한 것으로 특히, 입력버퍼의 동작속도를 개선시키고 내부신호간의 왜곡을 감소시키는데 적당한 입력버퍼회로에 관한 것이다.

이하, 종래기술에 따른 입력버퍼회로를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 종래기술에 따른 입력버퍼회로의 구성도이고, 도 2a 내지 2b는 도 1에 따른 동작타이밍도이다.

먼저, 종래 입력버퍼회로는 하나의 기준전압(reference voltage)을 이용하므로 마치 차동증폭기와 같은 동작을 수행한다.

따라서, 종래 입력버퍼회로는 도 1에 도시한 바와같이, 크게 하나의 기준전압 발생부(11)를 갖는 차동증폭기(12)와, 상기 차동증폭기(12)의 출력을 반전시키는 인버터(13)로 구성된다.

즉, 도 2a 내지 2b에 도시한 바와같이, 입력전압이 0∼5V의 범위를 갖고, 기준전압을 2.5V로 고정시켜 놓을 경우에 대해서 설명한다.

최초 입력전압이 5V이면 입력버퍼회로의 출력은 하이(high)가 되어 인버터(13)를 통과함에 따라 로우(low)상태가 된다.

이후, 입력전압이 5V에서 0V로 감소된다고 할 때, 상기 입력전압이 5V에서 0V가 되기까지에는 소정의 시간이 소요된다.

예를들어, 입력전압이 5V에서 0V가 되는데 걸리는 시간이 5ns라고 가정하면, 상기 인버터(13)의 출력이 최초 로우상태에서 하이상태로 변환하기 시작하는 시간 또한 5ns이어야 한다.

하지만, 실제로 인버터(13)의 출력상태가 로우에서 하이로 변환하기 시작하는 시점은 2.5ns가 경과한 시점이다.

이는 기준전압을 2.5V로 고정시켜 놓았기 때문에 입력전압이 5V에서 0V가 될 때까지 기다릴 필요가 없이 기준전압 이하로 내려가면, 출력을 변환시키기 때문이다.

이와 마찬가지로 입력전압이 최초 0V이면, 입력버퍼회로의 출력은 하이상태를 유지한다.

이때, 입력전압이 점차 상승하기 시작하여 2.5V이상이 되면, 구태여 5V가 될 때까지 기다렸다가 출력을 변환시킬 필요가 없이 상기 기준전압(2.5V)이상이 되면 출력을 변환시킨다.

이와같이 입력전압을 기준전압과 비교하여 기준전압 이상이면 하이(high)신호로 인식하고, 기준전압 이하이면 로우(low)신호로 인식한다.

그러나 상기와 같은 종래 입력버퍼회로는 입력전압이 기준전압보다 훨씬 높게 인가될 때, 다시말해서 입력전압이 0V에서부터 5V까지 인가되어야 하는데 6V까지 인가된다고 하면, 출력상태가 로우에서 하이로 변환되는 시간(t1)은 2.5ns가 되지만, 하이에서 로우로 변환시키는 시간(t2)은 3.5ns가 된다.

따라서, 인버터의 출력이 로우에서 하이로 변환되는 시간이 늦어지게 되어 동작스피드가 감소하고, t1≠t2로 인하여 내부신호들간의 왜곡이 발생하는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 입력전압과 비교되는 기준전압을 다중으로 설정하여 출력의 변환시간을 감소시켜 동작스피드를 증가시키는데 적당한 입력버퍼회로를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 입력버퍼회로의 구성도

도 2a 내지 2b는 종래기술에 따른 입력버퍼회로의 동작파형도

도 3은 본 발명에 따른 입력버퍼회로의 구성도

도 4는 본 발명의 입력버퍼회로에 따른 동작파형도

도 5는 본 발명에 따른 입력버퍼회로의 상세구성도

도 6은 본 발명의 입력버퍼회로에 따른 내부신호선간의 왜곡정도를 종래와 비교하여 나타낸 파형도

도면의 주요부분에 대한 부호의 설명

31,31a : 제 1, 제 2 기준전압 발생부 32 : 차동증폭기

33 : 인버터 34 : 딜레이부

35,35a : 제 1, 제 2 전송게이트

상기의 목적을 달성하기 위한 본 발명의 입력버퍼회로는 서로 다른 기준전압을 발생하는 복수개의 기준전압 발생부와, 상기 각 기준전압 발생부에 연결되어 해당 기준전압을 선택적으로 출력시키는 복수개의 전송게이트와, 상기 전송게이트들중 임의의 전송게이트에서 출력되는 기준전압과 입력전압을 비교하여 출력하는 차동증폭기와, 상기 차동증폭기의 출력을 반전시키고, 자신의 출력상태에따라 상기 복수개의 기준전압 발생부중 하나가 선택되는 인버터와, 이전의 기준전압을 일정시간동안 유지시키기 위해 상기 인버터의 출력을 지연시키는 딜레이부를 포함하여 구성되는 것을 특징으로 한다.

이하, 본 발명의 입력버퍼회로를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명에 따른 입력버퍼회로의 구성도이고, 도 4는 도 3에 따른 동작파형도이다.

먼저, 도 3에 도시한 바와같이, 서로 다른 기준전압을 발생하는 제 1, 제 2 기준전압 발생부(31,31a)와, 상기 제 1, 제 2 기준전압 발생부(31,31a)중 임의의 기준전압 발생부에서 출력되는 기준전압과 입력전압을 비교하여 출력하는 차동증폭기(32)와, 상기 차동증폭기(32)의 출력을 반전시키는 인버터(33)를 포함하여 구성된다.

여기서, 상기 제 1, 제 2 기준전압 발생부(31,31a)중 어느것이 입력전압과 비교될 것인지는 상기 인버터(33)의 출력상태에 따라 결정된다.

그리고, 기준전압 발생부를 복수개 구성하여 기준전압의 레벨을 복수개로 설정하는 것도 포함한다.

이와같이 구성된 본 발명의 입력버퍼회로의 동작설명은 다음과 같다.

즉, 도 3 내지 도 4에 도시한 바와같이, 제 1 기준전압 발생부(31)에서 출력되는 기준전압은 2V이고, 제 2 기준전압 발생부(31a)에서는 3V가 출력된다고 가정하고, 입력전압의 범위가 0∼5V이고, 0V에서 5V로 또는 5V에서 0V로 변환되는데 소요되는 시간이 5ns라고 가정한 경우를 예로들어 설명하기로 한다.

최초 입력전압이 0V이면, 상기 인버터(33)는 하이(high)신호를 출력한다.

상기 인버터(33)가 하이신호를 출력하므로 상기 입력전압과 비교될 기준전압 발생부는 제 1 기준전압 발생부(31)가 선택된다.

이후, 상기 입력전압이 0V에서 5V로 점차 증가한다고 할 때, 상기 입력전압이 상기 제 1 기준전압 발생부(31)에서 출력되는 기준전압(2V)이상이 되면, 상기 인버터(33)의 출력은 하이신호에서 로우신호로 변환된다.

이때, 상기 인버터(33)의 출력이 하이신호에서 로우신호로 변환되는 시간은 2ns이다.

만일, 최초 입력전압이 5V일 경우, 상기 인버터(33)의 출력은 로우신호이다.

따라서, 입력전압과 비교될 기준전압은 상기 제 2 기준전압 발생부(31a)에서 출력되는 기준전압(3V)으로 선택된다.

여기서, 상기 입력전압이 5V에서 0V로 점차 감소된다고 할 때, 상기 인버터(33)의 출력이 로우신호에서 하이신호로 변환하는데 걸리는 시간은 2ns가 소요된다.

이는 전술한 바와같이, 구태여 입력전압이 5V에서 0V로 또는 0V에서 5V로 완전히 변환될 때까지 기다릴 필요가 없이 기준전압을 3V와 2V로 설정하여 상기 입력전압이 5V에서 0V로 감소되는 경우에는 입력전압이 3V만 되더라도 인버터(33)의 출력이 변환하게 된다.

이와 마찬가지로, 0V에서 5V로 증가하는 경우에는 입력전압이 2V만 되더라도 인버터(33)의 출력이 변환된다.

상기와 같은 본 발명의 입력버퍼회로의 상세구성도를 도 5에 도시하였다.

도 5에 도시한 바와같이, 차동증폭기(32)와, 상기 차동증폭기(32)의 출력을 반전시키는 인버터(33)와, 상기 인버터(33)의 출력을 일정시간 동안 지연시키는 딜레이부(34)와, 상기 인버터(33)의 출력신호에 따라 제 1 기준전압과 제 2 기준전압을 선택적으로 차동증폭기(32)에 인가하는 제 1, 제 2 전송게이트(35,35a)와, 상기 제 1 기준전압과 제 2 기준전압을 출력하는 제 1, 제 2 기준전압 발생부(31,31a)를 포함하여 구성된다.

여기서, 상기 딜레이부(34)는 입력전압이 변화하는 동안 이전의 기준전압을 유지하도록 인버터(33)의 출력을 일정시간 딜레이시킨다.

그리고, 상기 제 1, 제 2 전송게이트(35,35a)는 각각 제 1, 제 2 기준전압 발생부(31,31a)에 연결되어, 상기 인버터(33)의 출력상태에 따라 선택된 해당 기준전압 발생부의 출력을 차동증폭기(32)로 인가한다.

한편, 도 6은 본 발명의 입력버퍼회로에 따른 내부신호선간의 왜곡정도를 종래와 비교하여 도시하였다.

도 6에 도시한 바와같이, 종래에는 최초 입력전압이 로우(low)에서 하이(high)로 변화할 때, 출력이 하이(high)에서 로우(low)되는 시간과, 최초 입력전압이 하이(high)에서 로우(low)로 변화할 때, 출력이 로우(low)에서 하이(high)로 되는 시간의 차이가 크다.

이는 기준전압보다 훨씬 큰 입력전압이 인가될 경우, 출력이 로우(low)에서 하이(high)로 되는 시간이 길어지기 때문이다.

하지만, 본 발명의 입력버퍼회로는 기준전압보다 훨씬 입력전압이 인가되더라도 기준전압의 레벨을 여러개로 함으로써, 출력이 로우(low)에서 하이(high)로 되는 시간과, 하이(high)에서 로우(low)로 되는 시간이 모두 동일하므로 두 시간의 시간차를 최소화할 수 있다.

이상 상술한 바와같이, 본 발명의 입력버퍼회로는 입력전압과 비교하는 기준전압의 레벨을 다중으로 설계하여 예상되는 입력전압보다 훨씬 높은 전압이 입력되더라도 출력이 로우(low)에서 하이(high)로 또는 하이(high)에서 로우(low)로의 변환을 빠르게 가져갈수 있으므로 동작스피드를 향상시킨다.

또한, 출력이 하이(high)에서 로우(low)로 변환된 후, 다시 로우(low)에서 하이(high)로 변환되는 시간구간을 여유있게 유지하므로 인접한 신호들간의 왜곡이 발생하는 것을 방지하는 효과가 있다.

Claims (2)

1. 서로 다른 기준전압을 발생하는 복수개의 기준전압 발생부와,

   상기 각 기준전압 발생부에 연결되어 해당 기준전압을 선택적으로 출력시키는 복수개의 전송게이트와,

   상기 전송게이트들중 임의의 전송게이트에서 출력되는 기준전압과 입력전압을 비교하여 출력하는 차동증폭기와,

   상기 차동증폭기의 출력을 반전시키고, 자신의 출력상태에따라 상기 복수개의 기준전압 발생부중 하나가 선택되는 인버터와,

   이전의 기준전압을 일정시간동안 유지시키기 위해 상기 인버터의 출력을 지연시키는 딜레이부를 포함하여 구성되는 것을 특징으로 하는 입력버퍼회로.
2. 제 1 항에 있어서,

   상기 복수개의 기준전압 발생부는 복수개의 레벨저항에 의해 구현되는 것을 특징으로 하는 입력버퍼회로.

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