JP2003204251A - ディジタル遅延ライン - Google Patents
ディジタル遅延ラインInfo
- Publication number
- JP2003204251A JP2003204251A JP2002275213A JP2002275213A JP2003204251A JP 2003204251 A JP2003204251 A JP 2003204251A JP 2002275213 A JP2002275213 A JP 2002275213A JP 2002275213 A JP2002275213 A JP 2002275213A JP 2003204251 A JP2003204251 A JP 2003204251A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- signal
- input
- delay line
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 20
- 101150018075 sel-2 gene Proteins 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 101000777301 Homo sapiens Uteroglobin Proteins 0.000 description 1
- 102100031083 Uteroglobin Human genes 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ジッタ特性を改善し、かつ、面積を従来の略
1／２に低減することができるディジタル遅延ラインを
提供すること。 【解決手段】 第１クロック信号ｃｌｋ及び第１制御信
号Ｓｅｌ２００が入力される第１ＮＡＮＤゲートＮＤ２
００ａと、第１ＮＡＮＤゲートＮＤ２００ａの出力信号
及びハイレベルの信号Ｖｃｃが入力される第２ＮＡＮＤ
ゲートＮＤ２００ｂと、第２制御信号ｓｅｌ１９９が入
力される第１インバータＩＶ１９９と、第１クロック信
号ｃｌｋと１８０゜の位相差を有する第２クロック信号
ｃｌｋｂ、及び第１インバータＩＮＶ１９９の出力信号
が入力される第１ＮＯＲゲートＮＲ１９９ａと、第２Ｎ
ＡＮＤゲートＮＤ２００ｂの出力信号及び第１ＮＯＲゲ
ートＮＲ１９９ｂの出力信号が入力される第２ＮＯＲゲ
ートＮＲ１９９ｂとを装備する。
1／２に低減することができるディジタル遅延ラインを
提供すること。 【解決手段】 第１クロック信号ｃｌｋ及び第１制御信
号Ｓｅｌ２００が入力される第１ＮＡＮＤゲートＮＤ２
００ａと、第１ＮＡＮＤゲートＮＤ２００ａの出力信号
及びハイレベルの信号Ｖｃｃが入力される第２ＮＡＮＤ
ゲートＮＤ２００ｂと、第２制御信号ｓｅｌ１９９が入
力される第１インバータＩＶ１９９と、第１クロック信
号ｃｌｋと１８０゜の位相差を有する第２クロック信号
ｃｌｋｂ、及び第１インバータＩＮＶ１９９の出力信号
が入力される第１ＮＯＲゲートＮＲ１９９ａと、第２Ｎ
ＡＮＤゲートＮＤ２００ｂの出力信号及び第１ＮＯＲゲ
ートＮＲ１９９ｂの出力信号が入力される第２ＮＯＲゲ
ートＮＲ１９９ｂとを装備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル遅延ラ
インに関し、特に、ディジタル遅延ラインを構成する単
位遅延素子の構成を簡単にし、かつ、単位遅延素子の遅
延時間である単位遅延を減少させたディジタル遅延ライ
ンに関する。
インに関し、特に、ディジタル遅延ラインを構成する単
位遅延素子の構成を簡単にし、かつ、単位遅延素子の遅
延時間である単位遅延を減少させたディジタル遅延ライ
ンに関する。
【０００２】
【従来の技術】半導体メモリ設計において、高速データ
伝送を阻害する原因となるクロック信号波形の歪み、即
ちクロックスキューの特性のうち、半導体チップ内部の
クロックバッファを通過するのにかかる時間は、ＤＲＡ
Ｍのタイミングパラメータを決定するにあたって重要で
ある。ＤＲＡＭに供給される外部クロックは、ＣＭＯＳ
レベルで入力されないことから、クロックバッファを介
して受信しなければならず、内部回路の各部にクロック
を供給するためには、駆動能力の大きいクロックドライ
バ回路を使用しなければならない。したがって、内部ク
ロックは、外部クロック信号に比較して遅延しており、
このような内部クロックの制御を受ける内部の各種回路
は、外部クロックに比較して常に一定の遅延を有するこ
とになる。これにより、外部クロックの入力からデータ
出力までに要する時間であるクロックアクセスタイム
は、遅延時間だけ増加することから、ＤＲＡＭの高速動
作が不可能となるなど、遅延時間はシステム設計におい
て特に考慮すべき重要な事項である。このような遅延を
除去してメモリの高速化を達成するために、位相固定ル
ープ（phase locked loop：ＰＬＬ）と遅延固定ループ
（delay locked loop：ＤＬＬ）が使用されている。Ｄ
ＬＬは、ＰＬＬの電圧制御発振器（voltage controlled
oscillator：ＶＣＯ）の代りに電圧制御遅延ライン（v
oltage controlleddelay line：ＶＣＤＬ）を使用する
点でＰＬＬと区別される。
伝送を阻害する原因となるクロック信号波形の歪み、即
ちクロックスキューの特性のうち、半導体チップ内部の
クロックバッファを通過するのにかかる時間は、ＤＲＡ
Ｍのタイミングパラメータを決定するにあたって重要で
ある。ＤＲＡＭに供給される外部クロックは、ＣＭＯＳ
レベルで入力されないことから、クロックバッファを介
して受信しなければならず、内部回路の各部にクロック
を供給するためには、駆動能力の大きいクロックドライ
バ回路を使用しなければならない。したがって、内部ク
ロックは、外部クロック信号に比較して遅延しており、
このような内部クロックの制御を受ける内部の各種回路
は、外部クロックに比較して常に一定の遅延を有するこ
とになる。これにより、外部クロックの入力からデータ
出力までに要する時間であるクロックアクセスタイム
は、遅延時間だけ増加することから、ＤＲＡＭの高速動
作が不可能となるなど、遅延時間はシステム設計におい
て特に考慮すべき重要な事項である。このような遅延を
除去してメモリの高速化を達成するために、位相固定ル
ープ（phase locked loop：ＰＬＬ）と遅延固定ループ
（delay locked loop：ＤＬＬ）が使用されている。Ｄ
ＬＬは、ＰＬＬの電圧制御発振器（voltage controlled
oscillator：ＶＣＯ）の代りに電圧制御遅延ライン（v
oltage controlleddelay line：ＶＣＤＬ）を使用する
点でＰＬＬと区別される。
【０００３】図1は、従来のディジタル遅延ラインを示
す回路図である。図1に示すように、従来のディジタル
遅延ラインは、クロック信号ｃｌｋを所定時間遅延させ
る遅延部１０３と、この遅延部１０３の所定位置の単位
遅延素子に選択的にクロック信号を供給するクロック供
給部１０５とを備えて構成されている。図１において、
ｃｌｋはクロックバッファ（図示せず）から供給される
クロック信号を、ｃｌｋｏｕｔはこのディジタル遅延ラ
インを介することによって遅延されたクロック信号を各
々示す。
す回路図である。図1に示すように、従来のディジタル
遅延ラインは、クロック信号ｃｌｋを所定時間遅延させ
る遅延部１０３と、この遅延部１０３の所定位置の単位
遅延素子に選択的にクロック信号を供給するクロック供
給部１０５とを備えて構成されている。図１において、
ｃｌｋはクロックバッファ（図示せず）から供給される
クロック信号を、ｃｌｋｏｕｔはこのディジタル遅延ラ
インを介することによって遅延されたクロック信号を各
々示す。
【０００４】従来のディジタル遅延ラインにおける遅延
部１０３は、図１に示されたように、ＮＡＮＤゲート
（以下、「遅延部ＮＡＮＤゲート」という）とインバー
タゲートとが交互に接続された構造を有する。１個の遅
延部ＮＡＮＤゲートと１個のインバータゲートが１つの
単位遅延素子（unit delay element）１０１を構成す
る。インバータゲートの出力は、次段の遅延部ＮＡＮＤ
ゲートに入力される。クロック供給部１０５は、遅延部
１０３を構成する単位遅延素子１０１と同数（図１では
１００個）のＮＡＮＤゲート（以下、「クロック供給部
ＮＡＮＤゲート」という）を備えて構成されている。そ
れぞれのクロック供給部ＮＡＮＤゲートには、クロック
信号ｃｌｋが入力される。また、クロック供給部ＮＡＮ
Ｄゲートへの他方の入力信号として、クロック供給部Ｎ
ＡＮＤゲートを選択的にイネーブルさせる選択信号ｓｅ
ｌ１、ｓｅｌ２、…、ｓｅｌ１００が、各々のクロック
供給部ＮＡＮＤゲートの入力端に入力される。
部１０３は、図１に示されたように、ＮＡＮＤゲート
（以下、「遅延部ＮＡＮＤゲート」という）とインバー
タゲートとが交互に接続された構造を有する。１個の遅
延部ＮＡＮＤゲートと１個のインバータゲートが１つの
単位遅延素子（unit delay element）１０１を構成す
る。インバータゲートの出力は、次段の遅延部ＮＡＮＤ
ゲートに入力される。クロック供給部１０５は、遅延部
１０３を構成する単位遅延素子１０１と同数（図１では
１００個）のＮＡＮＤゲート（以下、「クロック供給部
ＮＡＮＤゲート」という）を備えて構成されている。そ
れぞれのクロック供給部ＮＡＮＤゲートには、クロック
信号ｃｌｋが入力される。また、クロック供給部ＮＡＮ
Ｄゲートへの他方の入力信号として、クロック供給部Ｎ
ＡＮＤゲートを選択的にイネーブルさせる選択信号ｓｅ
ｌ１、ｓｅｌ２、…、ｓｅｌ１００が、各々のクロック
供給部ＮＡＮＤゲートの入力端に入力される。
【０００５】図２は、図１に示された従来のディジタル
遅延ラインにおける選択信号による遅延時間の差を示す
信号波形図である。図１において、選択信号ｓｅｌ１〜
ｓｅｌ１００のうち、選択信号ｓｅｌ１のみをハイレベ
ルに設定し、その他の選択信号ｓｅｌ２〜ｓｅｌ１００
をローレベルに設定した場合、クロック信号ｃｌｋは、
右端の１個のクロック供給部ＮＡＮＤゲートと右端の１
個の単位遅延素子１０１とを経て、遅延したクロック信
号ｃｌｋｏｕｔとして出力される。同様に、選択信号ｓ
ｅｌ２のみをハイレベルに設定し、その他の選択信号ｓ
ｅｌ１、ｓｅｌ３〜ｓｅｌ１００をローレベルに設定し
た場合、クロック信号ｃｌｋは、右から２番目の１個の
クロック供給部ＮＡＮＤゲートと右から１番目及び２番
目の２個の単位遅延素子１０１とを経て、遅延したクロ
ック信号ｃｌｋｏｕｔとして出力される。従って、選択
信号ｓｅｌ１をハイレベルに設定する場合と、選択信号
ｓｅｌ２をハイレベルに設定する場合とでは、クロック
信号ｃｌｋが経由する単位遅延素子の個数に差異がある
ことから、図２に示すように、各々の場合に出力される
クロック信号ｃｌｋｏｕｔのタイミングは、１個の単位
遅延素子を経由する時間だけ異なることとなる。１個の
単位遅延素子を経由するのにかかる時間を、単位遅延
（unit delay：ＵＤ）という。
遅延ラインにおける選択信号による遅延時間の差を示す
信号波形図である。図１において、選択信号ｓｅｌ１〜
ｓｅｌ１００のうち、選択信号ｓｅｌ１のみをハイレベ
ルに設定し、その他の選択信号ｓｅｌ２〜ｓｅｌ１００
をローレベルに設定した場合、クロック信号ｃｌｋは、
右端の１個のクロック供給部ＮＡＮＤゲートと右端の１
個の単位遅延素子１０１とを経て、遅延したクロック信
号ｃｌｋｏｕｔとして出力される。同様に、選択信号ｓ
ｅｌ２のみをハイレベルに設定し、その他の選択信号ｓ
ｅｌ１、ｓｅｌ３〜ｓｅｌ１００をローレベルに設定し
た場合、クロック信号ｃｌｋは、右から２番目の１個の
クロック供給部ＮＡＮＤゲートと右から１番目及び２番
目の２個の単位遅延素子１０１とを経て、遅延したクロ
ック信号ｃｌｋｏｕｔとして出力される。従って、選択
信号ｓｅｌ１をハイレベルに設定する場合と、選択信号
ｓｅｌ２をハイレベルに設定する場合とでは、クロック
信号ｃｌｋが経由する単位遅延素子の個数に差異がある
ことから、図２に示すように、各々の場合に出力される
クロック信号ｃｌｋｏｕｔのタイミングは、１個の単位
遅延素子を経由する時間だけ異なることとなる。１個の
単位遅延素子を経由するのにかかる時間を、単位遅延
（unit delay：ＵＤ）という。
【０００６】
【発明が解決しようとする課題】上記したように、従来
のディジタル遅延ラインでは、単位遅延素子が1個のＮ
ＡＮＤゲートと1個のインバータゲートの２個のゲート
から構成されているので、このような単位遅延素子を用
いた遅延固定ループは、その分ジッタ特性が劣化するこ
とになる。また、従来の単位遅延素子を使用したディジ
タル遅延ラインの設計において、占有面積が大きくなる
という問題点がある。
のディジタル遅延ラインでは、単位遅延素子が1個のＮ
ＡＮＤゲートと1個のインバータゲートの２個のゲート
から構成されているので、このような単位遅延素子を用
いた遅延固定ループは、その分ジッタ特性が劣化するこ
とになる。また、従来の単位遅延素子を使用したディジ
タル遅延ラインの設計において、占有面積が大きくなる
という問題点がある。
【０００７】従って、本発明の目的は、遅延固定ループ
のジッタ特性を改善することが可能なディジタル遅延ラ
インを提供することである。
のジッタ特性を改善することが可能なディジタル遅延ラ
インを提供することである。
【０００８】また、本発明の他の目的は、ディジタル遅
延ラインの設計において、単位遅延素子が占める面積を
減少させることが可能なディジタル遅延ラインを提供す
ることである。
延ラインの設計において、単位遅延素子が占める面積を
減少させることが可能なディジタル遅延ラインを提供す
ることである。
【０００９】
【課題を解決するための手段】本発明の目的は、以下の
手段によって達成される。
手段によって達成される。
【００１０】即ち、本発明に係るディジタル遅延ライン
は、第１クロック信号及び第１制御信号が入力される第
１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号
及びハイレベルの信号が入力される第２ＮＡＮＤゲート
と、第２制御信号が入力される第１インバータと、前記
第１クロック信号と１８０゜の位相差を有する第２クロ
ック信号、及び前記第１インバータの出力信号が入力さ
れる第１ＮＯＲゲートと、前記第２ＮＡＮＤゲートの出
力信号及び前記第１ＮＯＲゲートの出力信号が入力され
る第２ＮＯＲゲートとを備えていることを特徴とする。
は、第１クロック信号及び第１制御信号が入力される第
１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号
及びハイレベルの信号が入力される第２ＮＡＮＤゲート
と、第２制御信号が入力される第１インバータと、前記
第１クロック信号と１８０゜の位相差を有する第２クロ
ック信号、及び前記第１インバータの出力信号が入力さ
れる第１ＮＯＲゲートと、前記第２ＮＡＮＤゲートの出
力信号及び前記第１ＮＯＲゲートの出力信号が入力され
る第２ＮＯＲゲートとを備えていることを特徴とする。
【００１１】上記したディジタル遅延ラインは、第１ク
ロック信号及び第３制御信号が入力される第３ＮＡＮＤ
ゲートと、該第３ＮＡＮＤゲートの出力信号及び前記第
２ＮＯＲゲートの出力信号が入力される第４ＮＡＮＤゲ
ートとをさらに備えているものであることが望ましい。
ロック信号及び第３制御信号が入力される第３ＮＡＮＤ
ゲートと、該第３ＮＡＮＤゲートの出力信号及び前記第
２ＮＯＲゲートの出力信号が入力される第４ＮＡＮＤゲ
ートとをさらに備えているものであることが望ましい。
【００１２】上記したディジタル遅延ラインは、第４制
御信号が入力される第２インバータと、前記第２クロッ
ク信号及び前記第２インバータの出力信号が入力される
第３ＮＯＲゲートと、前記第４ＮＡＮＤゲートの出力信
号及び前記第３ＮＯＲゲートの出力信号が入力される第
４ＮＯＲゲートとをさらに備えているものであることが
望ましい。
御信号が入力される第２インバータと、前記第２クロッ
ク信号及び前記第２インバータの出力信号が入力される
第３ＮＯＲゲートと、前記第４ＮＡＮＤゲートの出力信
号及び前記第３ＮＯＲゲートの出力信号が入力される第
４ＮＯＲゲートとをさらに備えているものであることが
望ましい。
【００１３】また、前記第１クロック信号の立上りエッ
ジと前記第２クロック信号の立下りエッジとが同じタイ
ミングであることが望ましい。
ジと前記第２クロック信号の立下りエッジとが同じタイ
ミングであることが望ましい。
【００１４】また、前記第１クロック信号及び前記第２
クロック信号のデューティが５０％であることが望まし
い。
クロック信号のデューティが５０％であることが望まし
い。
【００１５】また、前記第２ＮＡＮＤゲートの遅延時間
と前記第２ＮＯＲゲートの遅延時間とが等しいことが望
ましい。
と前記第２ＮＯＲゲートの遅延時間とが等しいことが望
ましい。
【００１６】また、前記第１ＮＡＮＤゲートの遅延時間
と前記第１ＮＯＲゲートの遅延時間とが等しいことが望
ましい。
と前記第１ＮＯＲゲートの遅延時間とが等しいことが望
ましい。
【００１７】本発明に係る別のディジタル遅延ライン
は、第１制御信号が入力される第１インバータと、第１
クロック信号及び前記第１インバータの出力信号が入力
される第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力
信号及びローレベルの信号が入力される第２ＮＯＲゲー
トと、前記第１クロック信号と１８０゜の位相差を有す
る第２クロック信号、及び第２制御信号が入力される第
１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信
号及び前記第２ＮＯＲゲートの出力信号が入力される第
２ＮＡＮＤゲートとを備えていることを特徴とする。
は、第１制御信号が入力される第１インバータと、第１
クロック信号及び前記第１インバータの出力信号が入力
される第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力
信号及びローレベルの信号が入力される第２ＮＯＲゲー
トと、前記第１クロック信号と１８０゜の位相差を有す
る第２クロック信号、及び第２制御信号が入力される第
１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信
号及び前記第２ＮＯＲゲートの出力信号が入力される第
２ＮＡＮＤゲートとを備えていることを特徴とする。
【００１８】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を詳細に説明する。各図面において、同
じ参照符号は、同じまたは同等の構成要素または信号を
示す。
明の実施の形態を詳細に説明する。各図面において、同
じ参照符号は、同じまたは同等の構成要素または信号を
示す。
【００１９】図３は本発明の実施の形態に係るディジタ
ル遅延ラインを示す回路図である。図３に示されている
ように、本実施の形態に係るディジタル遅延ライン３０
０においては、一つのＮＡＮＤゲートまたは一つのＮＯ
Ｒゲートが単位遅延素子を構成する。単位遅延素子を構
成するＮＡＮＤゲートまたはＮＯＲゲートは、交互に直
列に接続されて遅延ライン３００を形成している。ｃｌ
ｋ及びｃｌｋｂは相互の位相差が１８０゜であるクロッ
ク信号であり、ｓｅｌ１〜ｓｅｌ２００はディジタル遅
延ライン３００によって生じるクロック信号ｃｌｋ、ｃ
ｌｋｂの遅延程度を制御する信号である。本実施の形態
では、ディジタル遅延ライン３００は２００個の単位遅
延素子を具備している。
ル遅延ラインを示す回路図である。図３に示されている
ように、本実施の形態に係るディジタル遅延ライン３０
０においては、一つのＮＡＮＤゲートまたは一つのＮＯ
Ｒゲートが単位遅延素子を構成する。単位遅延素子を構
成するＮＡＮＤゲートまたはＮＯＲゲートは、交互に直
列に接続されて遅延ライン３００を形成している。ｃｌ
ｋ及びｃｌｋｂは相互の位相差が１８０゜であるクロッ
ク信号であり、ｓｅｌ１〜ｓｅｌ２００はディジタル遅
延ライン３００によって生じるクロック信号ｃｌｋ、ｃ
ｌｋｂの遅延程度を制御する信号である。本実施の形態
では、ディジタル遅延ライン３００は２００個の単位遅
延素子を具備している。
【００２０】ＮＡＮＤゲートＮＤ２００ａは、クロック
信号ｃｌｋ及び制御信号ｓｅｌ２００が二つの入力信号
として入力され、出力信号をＮＡＮＤゲートＮＤ２００
ｂの一方の入力信号として供給する。ＮＡＮＤゲートＮ
Ｄ２００ｂの他方の入力信号として、ハイレベルＶｃｃ
の信号が入力される。図３に示したディジタル遅延ライ
ン３００においては、出力信号ｃｌｋｏｕｔが出力され
る出力端子から最も遠い単位遅延素子がＮＡＮＤゲート
ＮＤ２００ｂであるので、その単位遅延素子の一方の入
力信号としてハイレベルの信号が使用されているが、最
も遠い単位遅延素子がＮＯＲゲートである場合には、そ
の単位遅延素子の一方の入力信号としてローレベルの信
号が使用される。ＮＡＮＤゲートＮＤ２００ｂの出力信
号は、次段の単位遅延素子であるＮＯＲゲートＮＲ１９
９ｂに供給される。一方、ＮＯＲゲートＮＲ１９９ａの
二つの入力信号として、クロック信号ｃｌｋｂとインバ
ータＩＶ１９９により反転された制御信号ｓｅｌ１９９
とが使用される。ＮＯＲゲートＮＲ１９９ａの出力信号
とＮＡＮＤゲートＮＤ２００ｂの出力信号とが、ＮＯＲ
ゲートＮＲ１９９ｂの二つの入力信号として使用され
る。残りのＮＡＮＤゲートＮＤ１９８ａ、ＮＤ１９８
ｂ、…、ＮＤ４ａ、ＮＤ４ｂ、ＮＤ２ａ、ＮＤ２ｂ、Ｎ
ＯＲゲートＮＲ１９７ａ、ＮＲ１９７ｂ、…、ＮＲ３
ａ、ＮＲ３ｂ、ＮＲ１ａ、ＮＲ１ｂ、及びインバータＩ
Ｖ１９７、…ＩＶ３、ＩＶ１も同様に接続される。最終
段の単位遅延素子であるＮＯＲゲートＮＲ１ｂの出力信
号がディジタル遅延ライン３００の出力信号となる。
信号ｃｌｋ及び制御信号ｓｅｌ２００が二つの入力信号
として入力され、出力信号をＮＡＮＤゲートＮＤ２００
ｂの一方の入力信号として供給する。ＮＡＮＤゲートＮ
Ｄ２００ｂの他方の入力信号として、ハイレベルＶｃｃ
の信号が入力される。図３に示したディジタル遅延ライ
ン３００においては、出力信号ｃｌｋｏｕｔが出力され
る出力端子から最も遠い単位遅延素子がＮＡＮＤゲート
ＮＤ２００ｂであるので、その単位遅延素子の一方の入
力信号としてハイレベルの信号が使用されているが、最
も遠い単位遅延素子がＮＯＲゲートである場合には、そ
の単位遅延素子の一方の入力信号としてローレベルの信
号が使用される。ＮＡＮＤゲートＮＤ２００ｂの出力信
号は、次段の単位遅延素子であるＮＯＲゲートＮＲ１９
９ｂに供給される。一方、ＮＯＲゲートＮＲ１９９ａの
二つの入力信号として、クロック信号ｃｌｋｂとインバ
ータＩＶ１９９により反転された制御信号ｓｅｌ１９９
とが使用される。ＮＯＲゲートＮＲ１９９ａの出力信号
とＮＡＮＤゲートＮＤ２００ｂの出力信号とが、ＮＯＲ
ゲートＮＲ１９９ｂの二つの入力信号として使用され
る。残りのＮＡＮＤゲートＮＤ１９８ａ、ＮＤ１９８
ｂ、…、ＮＤ４ａ、ＮＤ４ｂ、ＮＤ２ａ、ＮＤ２ｂ、Ｎ
ＯＲゲートＮＲ１９７ａ、ＮＲ１９７ｂ、…、ＮＲ３
ａ、ＮＲ３ｂ、ＮＲ１ａ、ＮＲ１ｂ、及びインバータＩ
Ｖ１９７、…ＩＶ３、ＩＶ１も同様に接続される。最終
段の単位遅延素子であるＮＯＲゲートＮＲ１ｂの出力信
号がディジタル遅延ライン３００の出力信号となる。
【００２１】クロック信号ｃｌｋの立上りエッジとクロ
ック信号ｃｌｋｂの立下りエッジとはタイミングが同じ
である。ディジタル遅延ライン３００の単位遅延素子を
構成するＮＡＮＤゲートＮＤ２００ｂ、…、ＮＤ２ｂ
と、ＮＯＲゲートＮＲ１９９ｂ、…、ＮＤ１ｂとは遅延
時間が等しいように設計される。また、制御信号ｓｅｌ
２００、…、ｓｅｌ１によって単位遅延素子にクロック
信号ｃｌｋ、ｃｌｋｂを供給するＮＡＮＤゲートＮＤ２
００ａ、…、ＮＤ２ａと、ＮＯＲゲートＮＲ１９９ａ、
…、ＮＲ１ａとは遅延時間が等しく設計される。これは
選択信号ｓｅｌ２００、…、ｓｅｌ１によって指定され
るディジタル遅延ライン３００の遅延時間の変動幅を一
定にするためである。一方、デューティが５０％である
出力信号ｃｌｋｏｕｔを得るためには、クロック信号ｃ
ｌｋとクロック信号ｃｌｋｂのデューティが各々５０％
であることが必要である。
ック信号ｃｌｋｂの立下りエッジとはタイミングが同じ
である。ディジタル遅延ライン３００の単位遅延素子を
構成するＮＡＮＤゲートＮＤ２００ｂ、…、ＮＤ２ｂ
と、ＮＯＲゲートＮＲ１９９ｂ、…、ＮＤ１ｂとは遅延
時間が等しいように設計される。また、制御信号ｓｅｌ
２００、…、ｓｅｌ１によって単位遅延素子にクロック
信号ｃｌｋ、ｃｌｋｂを供給するＮＡＮＤゲートＮＤ２
００ａ、…、ＮＤ２ａと、ＮＯＲゲートＮＲ１９９ａ、
…、ＮＲ１ａとは遅延時間が等しく設計される。これは
選択信号ｓｅｌ２００、…、ｓｅｌ１によって指定され
るディジタル遅延ライン３００の遅延時間の変動幅を一
定にするためである。一方、デューティが５０％である
出力信号ｃｌｋｏｕｔを得るためには、クロック信号ｃ
ｌｋとクロック信号ｃｌｋｂのデューティが各々５０％
であることが必要である。
【００２２】以下においては、選択信号ｓｅｌ２のみが
ハイレベルである場合、及び選択信号ｓｅｌ１のみがハ
イレベルである場合を例として、ディジタル遅延ライン
３００の動作を説明する。まず、選択信号ｓｅｌ２のみ
がハイレベルである場合、ＮＡＮＤゲートＮＤ２００
ａ、ＮＤ１９８ａ、…、ＮＤ４ａはすべてハイレベルの
信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ１９７
ａ、…、ＮＲ３ａ、ＮＲ１ａはすべてローレベルの信号
を出力する。そして、ＮＡＮＤゲートＮＤ２００ｂの二
つの入力端子にハイレベルの入力信号が入力されるの
で、ＮＡＮＤゲートＮＤ２００ｂはローレベルの信号を
出力し、これによってＮＯＲゲートＮＲ１９９ｂの二つ
の入力端子にローレベルの信号が入力されるので、ＮＯ
ＲゲートＮＲ１９９ｂはハイレベルの信号を出力する。
選択信号ｓｅｌ２００、…、ｓｅｌ３と関連して単位遅
延素子を構成する論理ゲートのうち、ＮＡＮＤゲートは
全てローレベルの信号を出力し、ＮＯＲゲートは全てハ
イレベルの信号を出力する。
ハイレベルである場合、及び選択信号ｓｅｌ１のみがハ
イレベルである場合を例として、ディジタル遅延ライン
３００の動作を説明する。まず、選択信号ｓｅｌ２のみ
がハイレベルである場合、ＮＡＮＤゲートＮＤ２００
ａ、ＮＤ１９８ａ、…、ＮＤ４ａはすべてハイレベルの
信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ１９７
ａ、…、ＮＲ３ａ、ＮＲ１ａはすべてローレベルの信号
を出力する。そして、ＮＡＮＤゲートＮＤ２００ｂの二
つの入力端子にハイレベルの入力信号が入力されるの
で、ＮＡＮＤゲートＮＤ２００ｂはローレベルの信号を
出力し、これによってＮＯＲゲートＮＲ１９９ｂの二つ
の入力端子にローレベルの信号が入力されるので、ＮＯ
ＲゲートＮＲ１９９ｂはハイレベルの信号を出力する。
選択信号ｓｅｌ２００、…、ｓｅｌ３と関連して単位遅
延素子を構成する論理ゲートのうち、ＮＡＮＤゲートは
全てローレベルの信号を出力し、ＮＯＲゲートは全てハ
イレベルの信号を出力する。
【００２３】ハイレベルである選択信号ｓｅｌ２が一方
の入力信号として供給されるＮＡＮＤゲートＮＤ２ａ
は、他方の入力信号であるクロック信号ｃｌｋのレベル
が反転された信号を出力する。すなわち、ＮＡＮＤゲー
トＮＤ２ａは、クロック信号ｃｌｋがハイレベルならば
ローレベルの信号を出力し、クロック信号ｃｌｋがロー
レベルならばハイレベルの信号を出力する。ＮＡＮＤゲ
ートＮＤ２ａの出力信号は、ＮＡＮＤゲートＮＤ２ｂの
一方の入力信号として供給され、ＮＡＮＤゲートＮＤ２
ｂの他方の入力信号には前段の単位遅延素子のＮＯＲゲ
ートＮＲ３ｂからハイレベルの信号が供給される。した
がって、ＮＡＮＤゲートＮＤ２ｂは、ＮＡＮＤゲートＮ
Ｄ２ａの出力信号を反転して次段の単位遅延素子である
ＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲートＮＲ１
ａからローレベルの信号が出力されるので、ＮＯＲゲー
トＮＲ１ｂは、ＮＡＮＤゲートＮＤ２ｂの出力信号のレ
ベルが反転した信号をディジタル遅延ライン３００の出
力信号ｃｌｋｏｕｔとして出力する。
の入力信号として供給されるＮＡＮＤゲートＮＤ２ａ
は、他方の入力信号であるクロック信号ｃｌｋのレベル
が反転された信号を出力する。すなわち、ＮＡＮＤゲー
トＮＤ２ａは、クロック信号ｃｌｋがハイレベルならば
ローレベルの信号を出力し、クロック信号ｃｌｋがロー
レベルならばハイレベルの信号を出力する。ＮＡＮＤゲ
ートＮＤ２ａの出力信号は、ＮＡＮＤゲートＮＤ２ｂの
一方の入力信号として供給され、ＮＡＮＤゲートＮＤ２
ｂの他方の入力信号には前段の単位遅延素子のＮＯＲゲ
ートＮＲ３ｂからハイレベルの信号が供給される。した
がって、ＮＡＮＤゲートＮＤ２ｂは、ＮＡＮＤゲートＮ
Ｄ２ａの出力信号を反転して次段の単位遅延素子である
ＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲートＮＲ１
ａからローレベルの信号が出力されるので、ＮＯＲゲー
トＮＲ１ｂは、ＮＡＮＤゲートＮＤ２ｂの出力信号のレ
ベルが反転した信号をディジタル遅延ライン３００の出
力信号ｃｌｋｏｕｔとして出力する。
【００２４】次に、選択信号ｓｅｌ１のみがハイレベル
である場合に関して説明する。選択信号ｓｅｌ１のみが
ハイレベルである場合、ＮＡＮＤゲートＮＤ２００ａ、
ＮＤ１９８ａ、…、ＮＤ４ａ、ＮＤ２ａはすべてハイレ
ベルの信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ
１９７ａ、…、ＮＲ３ａはすべてローレベルの信号を出
力する。そして、選択信号ｓｅｌ２００、…、ｓｅｌ２
と関連して単位遅延素子を構成する論理ゲートのうち、
ＮＡＮＤゲートは全てローレベルの信号を出力し、ＮＯ
Ｒゲートは全てハイレベルの信号を出力する。ハイレベ
ルの選択信号ｓｅｌ１はインバータＩＶ１により反転さ
れてローレベルとなり、ＮＯＲゲートＮＲ１ａの一方の
入力信号として供給されるので、ＮＯＲゲートＮＲ１ａ
はクロック信号ｃｌｋｂのレベルを反転した信号を出力
し、これをＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲ
ートＮＲ１ｂの他方の入力信号としてＮＡＮＤゲートＮ
Ｄ２ｂからローレベルの信号が入力されるので、ＮＯＲ
ゲートＮＲ１ｂは、ＮＯＲゲートＮＲ１ａの出力信号の
レベルが再び反転された信号をディジタル遅延ライン３
００の出力信号ｃｌｋｏｕｔとして出力する。
である場合に関して説明する。選択信号ｓｅｌ１のみが
ハイレベルである場合、ＮＡＮＤゲートＮＤ２００ａ、
ＮＤ１９８ａ、…、ＮＤ４ａ、ＮＤ２ａはすべてハイレ
ベルの信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ
１９７ａ、…、ＮＲ３ａはすべてローレベルの信号を出
力する。そして、選択信号ｓｅｌ２００、…、ｓｅｌ２
と関連して単位遅延素子を構成する論理ゲートのうち、
ＮＡＮＤゲートは全てローレベルの信号を出力し、ＮＯ
Ｒゲートは全てハイレベルの信号を出力する。ハイレベ
ルの選択信号ｓｅｌ１はインバータＩＶ１により反転さ
れてローレベルとなり、ＮＯＲゲートＮＲ１ａの一方の
入力信号として供給されるので、ＮＯＲゲートＮＲ１ａ
はクロック信号ｃｌｋｂのレベルを反転した信号を出力
し、これをＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲ
ートＮＲ１ｂの他方の入力信号としてＮＡＮＤゲートＮ
Ｄ２ｂからローレベルの信号が入力されるので、ＮＯＲ
ゲートＮＲ１ｂは、ＮＯＲゲートＮＲ１ａの出力信号の
レベルが再び反転された信号をディジタル遅延ライン３
００の出力信号ｃｌｋｏｕｔとして出力する。
【００２５】制御信号ｓｅｌ２のみがハイレベルである
場合、クロック信号ｃｌｋが、ＮＡＮＤゲートＮＤ２
ａ、ＮＡＮＤゲートＮＤ２ｂ及びＮＯＲゲートＮＲ１ｂ
の３個のゲートを経由して出力する。一方、制御信号ｓ
ｅｌ１のみがハイレベルである場合、クロック信号ｃｌ
ｋｂが、ＮＯＲゲートＮＲ１ａ及びＮＯＲゲートＮＲ１
ｂの２個のゲートを経由して出力する。ディジタル遅延
ライン３００において、ＮＡＮＤゲートとＮＯＲゲート
の遅延時間が等しいように設計されていれば、上記した
２つの場合において、クロック信号ｃｌｋ又はｃｌｋｂ
がディジタル遅延ライン３００に入力された後、出力信
号ｃｌｋｏｕｔとして出力されるまでに要する遅延時間
は、１個のゲートの遅延時間に該当するだけの時間差と
なる。
場合、クロック信号ｃｌｋが、ＮＡＮＤゲートＮＤ２
ａ、ＮＡＮＤゲートＮＤ２ｂ及びＮＯＲゲートＮＲ１ｂ
の３個のゲートを経由して出力する。一方、制御信号ｓ
ｅｌ１のみがハイレベルである場合、クロック信号ｃｌ
ｋｂが、ＮＯＲゲートＮＲ１ａ及びＮＯＲゲートＮＲ１
ｂの２個のゲートを経由して出力する。ディジタル遅延
ライン３００において、ＮＡＮＤゲートとＮＯＲゲート
の遅延時間が等しいように設計されていれば、上記した
２つの場合において、クロック信号ｃｌｋ又はｃｌｋｂ
がディジタル遅延ライン３００に入力された後、出力信
号ｃｌｋｏｕｔとして出力されるまでに要する遅延時間
は、１個のゲートの遅延時間に該当するだけの時間差と
なる。
【００２６】図４は、図３に示された実施の形態に係る
ディジタル遅延ラインにおける選択信号による遅延時間
の差を示す信号波形図である。図２に示された従来のデ
ィジタル遅延ラインでは、１種類のクロック信号ｃｌｋ
のみを使用するが、本実施の形態に係るディジタル遅延
ラインでは、上記したように２種類のクロック信号ｃｌ
ｋ、ｃｌｋｂを使用する。図４に示されたように、第１
のクロック信号ｃｌｋと第２のクロック信号ｃｌｋｂと
は、１８０゜の位相差を有し、何れもデューティがほぼ
５０％でなければならない。デューティが５０％でなけ
れば、単位遅延時間が一定でなくなる。そこで、本実施
の形態に係るディジタル遅延ラインを用いた遅延固定ル
ープでは、前段にデューティ補正回路を備えて、クロッ
ク信号ｃｌｋ、ｃｌｋｂが５０％のデューティとなるよ
うに補正することが望ましい。
ディジタル遅延ラインにおける選択信号による遅延時間
の差を示す信号波形図である。図２に示された従来のデ
ィジタル遅延ラインでは、１種類のクロック信号ｃｌｋ
のみを使用するが、本実施の形態に係るディジタル遅延
ラインでは、上記したように２種類のクロック信号ｃｌ
ｋ、ｃｌｋｂを使用する。図４に示されたように、第１
のクロック信号ｃｌｋと第２のクロック信号ｃｌｋｂと
は、１８０゜の位相差を有し、何れもデューティがほぼ
５０％でなければならない。デューティが５０％でなけ
れば、単位遅延時間が一定でなくなる。そこで、本実施
の形態に係るディジタル遅延ラインを用いた遅延固定ル
ープでは、前段にデューティ補正回路を備えて、クロッ
ク信号ｃｌｋ、ｃｌｋｂが５０％のデューティとなるよ
うに補正することが望ましい。
【００２７】図５は、従来の遅延固定ループを示すブロ
ック図である。図５に示されているように、従来の遅延
固定ループはクロックバッファ５０１、ディジタル遅延
ライン５０３ａ、５０３ｂ、遅延モニタ回路５０５、位
相比較回路５０７、シフト制御回路５０９、出力バッフ
ァ５１１、入出力ドライバ５１３から構成されている。
図５において、ｃｌｋはクロックバッファ５０１から出
力されてディジタル遅延ライン５０３ａ、５０３ｂと位
相比較回路５０７とに提供されるクロック信号を、ＤＱ
はデータ出力をそれぞれ表す。
ック図である。図５に示されているように、従来の遅延
固定ループはクロックバッファ５０１、ディジタル遅延
ライン５０３ａ、５０３ｂ、遅延モニタ回路５０５、位
相比較回路５０７、シフト制御回路５０９、出力バッフ
ァ５１１、入出力ドライバ５１３から構成されている。
図５において、ｃｌｋはクロックバッファ５０１から出
力されてディジタル遅延ライン５０３ａ、５０３ｂと位
相比較回路５０７とに提供されるクロック信号を、ＤＱ
はデータ出力をそれぞれ表す。
【００２８】図６は、本発明の実施の形態に係るディジ
タル遅延ラインを使用した遅延固定ループを示すブロッ
ク図である。図５に示された従来の遅延固定ループと比
較すれば、図３に示された構成のディジタル遅延ライン
６０５ａ、６０５ｂが使用される点が相違している。ま
た、上記したように、デューティが５０％でなければ、
単位遅延時間が一定でなくなるので、クロックバッファ
６０１の出力であるクロック信号ｃｌｋ、ｃｌｋｂのデ
ューティを補正するためのデューティ補正回路６０３を
備えている点が相違する。
タル遅延ラインを使用した遅延固定ループを示すブロッ
ク図である。図５に示された従来の遅延固定ループと比
較すれば、図３に示された構成のディジタル遅延ライン
６０５ａ、６０５ｂが使用される点が相違している。ま
た、上記したように、デューティが５０％でなければ、
単位遅延時間が一定でなくなるので、クロックバッファ
６０１の出力であるクロック信号ｃｌｋ、ｃｌｋｂのデ
ューティを補正するためのデューティ補正回路６０３を
備えている点が相違する。
【００２９】クロックバッファ６０１には外部から外部
クロック信号が入力される。デューティ補正回路６０３
は、クロックバッファ６０１から出力される第１クロッ
ク信号ｃｌｋと第２クロック信号ｃｌｋｂとが５０％の
デューティを有するようにデューティを補正する。ディ
ジタル遅延ライン６０５ａ、６０５ｂは、第１クロック
信号ｃｌｋ及び第２クロック信号ｃｌｋｂが入力され
て、外部クロック信号から所定時間遅延されたクロック
信号を出力する。位相比較回路６０９は、ディジタル遅
延ライン６０５ａから出力されるクロック信号と第１ク
ロック信号ｃｌｋとの位相を比較して、ディジタル遅延
ライン６０５ａ、６０５ｂでの遅延時間を制御する。
クロック信号が入力される。デューティ補正回路６０３
は、クロックバッファ６０１から出力される第１クロッ
ク信号ｃｌｋと第２クロック信号ｃｌｋｂとが５０％の
デューティを有するようにデューティを補正する。ディ
ジタル遅延ライン６０５ａ、６０５ｂは、第１クロック
信号ｃｌｋ及び第２クロック信号ｃｌｋｂが入力され
て、外部クロック信号から所定時間遅延されたクロック
信号を出力する。位相比較回路６０９は、ディジタル遅
延ライン６０５ａから出力されるクロック信号と第１ク
ロック信号ｃｌｋとの位相を比較して、ディジタル遅延
ライン６０５ａ、６０５ｂでの遅延時間を制御する。
【００３０】図７は、クロックバッファ６０１の一部で
あるクロック信号増幅部７０１とデューティ補正回路６
０３との関係を示すブロック図である。図８はクロック
信号増幅部７０１の具体的な回路図であり、図９はデュ
ーティ補正回路６０３の具体的な回路図である。ここ
で、クロック信号増幅部７０１及びデューティ補正回路
６０３に関しては詳述しない。
あるクロック信号増幅部７０１とデューティ補正回路６
０３との関係を示すブロック図である。図８はクロック
信号増幅部７０１の具体的な回路図であり、図９はデュ
ーティ補正回路６０３の具体的な回路図である。ここ
で、クロック信号増幅部７０１及びデューティ補正回路
６０３に関しては詳述しない。
【００３１】図１０は、本発明の別の実施の形態に係る
ディジタル遅延ライン１０００を示す回路図である。図
３に図示されたディジタル遅延ライン３００と比較すれ
ば、最初の単位遅延素子ＮＲ２００ｂがＮＯＲゲートで
構成され、外部からこのＮＯＲゲートに入力される一方
の入力信号が接地レベルＶｓｓである点が異なるが、そ
の他の構成及び全体的な動作原理は図３に示されている
ディジタル遅延ライン３００と同様である。
ディジタル遅延ライン１０００を示す回路図である。図
３に図示されたディジタル遅延ライン３００と比較すれ
ば、最初の単位遅延素子ＮＲ２００ｂがＮＯＲゲートで
構成され、外部からこのＮＯＲゲートに入力される一方
の入力信号が接地レベルＶｓｓである点が異なるが、そ
の他の構成及び全体的な動作原理は図３に示されている
ディジタル遅延ライン３００と同様である。
【００３２】本発明は、本発明の技術的思想から逸脱す
ることなく、種々の変更を加えて実施することが可能で
ある。上記の実施の形態は、あくまでも、本発明の技術
内容を明らかにするためのものであって、本発明は、上
記した具体的な実施の形態のみに限定して狭義に解釈さ
れるべきものではない。
ることなく、種々の変更を加えて実施することが可能で
ある。上記の実施の形態は、あくまでも、本発明の技術
内容を明らかにするためのものであって、本発明は、上
記した具体的な実施の形態のみに限定して狭義に解釈さ
れるべきものではない。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
遅延固定ループのジッタ特性を改善することが可能であ
る。また、ディジタル遅延ラインの設計時に必要な面積
を、従来と比較して略1／２に低減することができる。
遅延固定ループのジッタ特性を改善することが可能であ
る。また、ディジタル遅延ラインの設計時に必要な面積
を、従来と比較して略1／２に低減することができる。
【図1】 従来のディジタル遅延ラインを示す回路図で
ある。
ある。
【図２】 従来のディジタル遅延ラインにおける選択信
号による遅延時間の差を示す信号波形図である。
号による遅延時間の差を示す信号波形図である。
【図３】 本発明の実施の形態に係るディジタル遅延ラ
インを示す回路図である。
インを示す回路図である。
【図４】 図３に示された実施の形態に係るディジタル
遅延ラインにおける選択信号による遅延時間の差を示す
信号波形図である。
遅延ラインにおける選択信号による遅延時間の差を示す
信号波形図である。
【図５】 従来の遅延固定ループを示すブロック図であ
る。
る。
【図６】 本発明の実施の形態に係る遅延固定ループを
示すブロック図である。
示すブロック図である。
【図７】 本発明の実施の形態に係るクロック信号増幅
部（クロックバッファの一部）とデューティ補正回路の
関係を示すブロック図である。
部（クロックバッファの一部）とデューティ補正回路の
関係を示すブロック図である。
【図８】 本発明の実施の形態に係るクロック信号増幅
部を示す回路図である。
部を示す回路図である。
【図９】 本発明の実施の形態に係るデューティ補正回
路を示す回路図である。
路を示す回路図である。
【図１０】 本発明の別の実施の形態に係るディジタル
遅延ラインを示す回路図である。
遅延ラインを示す回路図である。
６０１ クロックバッファ
６０３ デューティ補正回路
６０５ａ、６０５ｂ ディジタル遅延ライン
６０７ 遅延モニタ回路
６０９ 位相比較回路
６１１ シフト制御回路
６１３ 出力バッファ
６１５ 出力ドライバ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B079 BB04 BC03 CC02 CC16 DD06
DD08
5J001 AA04 BB00 BB10 BB12 BB14
BB25 CC03 DD09
5J098 AB22 AB25 AB36 AD03 AD25
FA03
5J106 AA04 CC21 CC59 DD01 DD24
DD43 GG10 HH02 JJ06 KK25
KK38
Claims (8)
- 【請求項１】 第１クロック信号及び第１制御信号が入
力される第１ＮＡＮＤゲートと、 該第１ＮＡＮＤゲートの出力信号及びハイレベルの信号
が入力される第２ＮＡＮＤゲートと、 第２制御信号が入力される第１インバータと、 前記第１クロック信号と１８０゜の位相差を有する第２
クロック信号、及び前記第１インバータの出力信号が入
力される第１ＮＯＲゲートと、 前記第２ＮＡＮＤゲートの出力信号及び前記第１ＮＯＲ
ゲートの出力信号が入力される第２ＮＯＲゲートとを備
えていることを特徴とするディジタル遅延ライン。 - 【請求項２】 前記第１クロック信号及び第３制御信号
が入力される第３ＮＡＮＤゲートと、 該第３ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲ
ートの出力信号が入力される第４ＮＡＮＤゲートとをさ
らに備えていることを特徴とする請求項１に記載のデジ
ィタル遅延ライン。 - 【請求項３】 第４制御信号が入力される第２インバー
タと、 前記第２クロック信号及び前記第２インバータの出力信
号が入力される第３ＮＯＲゲートと、 前記第４ＮＡＮＤゲートの出力信号及び前記第３ＮＯＲ
ゲートの出力信号が入力される第４ＮＯＲゲートとをさ
らに備えていることを特徴とする請求項２に記載のディ
ジタル遅延ライン。 - 【請求項４】 前記第１クロック信号の立上りエッジと
前記第２クロック信号の立下りエッジとが同じタイミン
グであることを特徴とする請求項１に記載のディジタル
遅延ライン。 - 【請求項５】 前記第１クロック信号及び前記第２クロ
ック信号のデューティが５０％であることを特徴とする
請求項１に記載のディジタル遅延ライン。 - 【請求項６】 前記第２ＮＡＮＤゲートの遅延時間と前
記第２ＮＯＲゲートの遅延時間とが等しいことを特徴と
する請求項１に記載のディジタル遅延ライン。 - 【請求項７】 前記第１ＮＡＮＤゲートの遅延時間と前
記第１ＮＯＲゲートの遅延時間とが等しいことを特徴と
する請求項１に記載のディジタル遅延ライン。 - 【請求項８】 第１制御信号が入力される第１インバー
タと、 第１クロック信号及び前記第１インバータの出力信号が
入力される第１ＮＯＲゲートと、 該第１ＮＯＲゲートの出力信号及びローレベルの信号が
入力される第２ＮＯＲゲートと、 前記第１クロック信号と１８０゜の位相差を有する第２
クロック信号、及び第２制御信号が入力される第１ＮＡ
ＮＤゲートと、 該第１ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲ
ートの出力信号が入力される第２ＮＡＮＤゲートとを備
えていることを特徴とするディジタル遅延ライン。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20010058154 | 2001-09-20 | ||
| KR2001-058154 | 2001-09-20 | ||
| KR2002-026188 | 2002-05-13 | ||
| KR10-2002-0026188A KR100487637B1 (ko) | 2001-09-20 | 2002-05-13 | 디지털 지연 라인 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003204251A true JP2003204251A (ja) | 2003-07-18 |
| JP4422393B2 JP4422393B2 (ja) | 2010-02-24 |
Family
ID=26639352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002275213A Expired - Fee Related JP4422393B2 (ja) | 2001-09-20 | 2002-09-20 | ディジタル遅延ライン |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030052719A1 (ja) |
| JP (1) | JP4422393B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182667A (ja) * | 2007-01-24 | 2008-08-07 | Hynix Semiconductor Inc | Ｄｌｌ回路及びその制御方法 |
| JP2009147926A (ja) * | 2007-12-11 | 2009-07-02 | Hynix Semiconductor Inc | 歪曲されたデューティ比を補正するｄｌｌクロック生成回路 |
| JP2009284484A (ja) * | 2008-05-19 | 2009-12-03 | Hynix Semiconductor Inc | デューティ比補正回路 |
| JP2018520541A (ja) * | 2015-05-06 | 2018-07-26 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低電力アプリケーションのためのプログラマブル遅延回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003091871A2 (en) * | 2002-04-26 | 2003-11-06 | California Institute Of Technology | System and method for clockless data recovery |
| US6856558B1 (en) | 2002-09-20 | 2005-02-15 | Integrated Device Technology, Inc. | Integrated circuit devices having high precision digital delay lines therein |
| US6867627B1 (en) | 2003-09-16 | 2005-03-15 | Integrated Device Technology, Inc. | Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics |
| US7173468B2 (en) * | 2004-09-27 | 2007-02-06 | Synopsys, Inc. | Multiple-input, single-exit delay line architecture |
| US7221204B2 (en) * | 2005-02-01 | 2007-05-22 | Infineon Technologies Ag | Duty cycle corrector |
| KR100815185B1 (ko) * | 2005-09-29 | 2008-03-19 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자의 지연고정루프 및 그 구동방법 |
| KR100877300B1 (ko) * | 2007-05-02 | 2009-01-09 | 주식회사 티엘아이 | 미세적으로 조절가능하면서도 넓은 범위의 주파수를 가지는출력신호를 생성하는 전압제어 발진기 및 이에 포함되는가변지연회로 |
| KR101605459B1 (ko) * | 2009-02-02 | 2016-03-23 | 삼성전자 주식회사 | 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치 |
| CN102545885A (zh) * | 2010-12-18 | 2012-07-04 | 中国电子科技集团公司第五十研究所 | 射频信号延迟线 |
| TWI562543B (en) | 2015-02-12 | 2016-12-11 | Silicon Motion Inc | Digital delay unit and signal delay circuit |
| CN106921370B (zh) * | 2017-02-20 | 2021-04-13 | 江苏旭微科技有限公司 | 时钟信号的占空比调整电路 |
| KR102315274B1 (ko) | 2017-06-01 | 2021-10-20 | 삼성전자 주식회사 | 듀티 정정 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치 |
| US10482935B2 (en) * | 2017-06-01 | 2019-11-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory including duty correction circuit and storage device including the nonvolatile memory |
| JP2022038403A (ja) | 2020-08-26 | 2022-03-10 | キオクシア株式会社 | デューティー調整回路、及び、半導体記憶装置、並びに、メモリシステム |
| CN116827316B (zh) * | 2023-07-11 | 2024-05-07 | 合芯科技(苏州)有限公司 | 一种时钟信号占空比调节电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0179779B1 (ko) * | 1995-12-18 | 1999-04-01 | 문정환 | 클럭신호 모델링 회로 |
| JP3050162B2 (ja) * | 1997-04-04 | 2000-06-12 | 日本電気株式会社 | 狭撃型同期式遅延回路 |
| JP3435337B2 (ja) * | 1998-03-18 | 2003-08-11 | 株式会社東芝 | クロック同期遅延制御回路 |
| JP3727778B2 (ja) * | 1998-05-07 | 2005-12-14 | 株式会社東芝 | データ高速転送同期システム及びデータ高速転送同期方法 |
| KR100362199B1 (ko) * | 2000-06-30 | 2002-11-23 | 주식회사 하이닉스반도체 | 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 |
| JP2002124873A (ja) * | 2000-10-18 | 2002-04-26 | Mitsubishi Electric Corp | 半導体装置 |
| US6850107B2 (en) * | 2001-08-29 | 2005-02-01 | Micron Technology, Inc. | Variable delay circuit and method, and delay locked loop, memory device and computer system using same |
-
2002
- 2002-09-19 US US10/246,934 patent/US20030052719A1/en not_active Abandoned
- 2002-09-20 JP JP2002275213A patent/JP4422393B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008182667A (ja) * | 2007-01-24 | 2008-08-07 | Hynix Semiconductor Inc | Ｄｌｌ回路及びその制御方法 |
| JP2009147926A (ja) * | 2007-12-11 | 2009-07-02 | Hynix Semiconductor Inc | 歪曲されたデューティ比を補正するｄｌｌクロック生成回路 |
| JP2009284484A (ja) * | 2008-05-19 | 2009-12-03 | Hynix Semiconductor Inc | デューティ比補正回路 |
| JP2018520541A (ja) * | 2015-05-06 | 2018-07-26 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低電力アプリケーションのためのプログラマブル遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4422393B2 (ja) | 2010-02-24 |
| US20030052719A1 (en) | 2003-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003204251A (ja) | ディジタル遅延ライン | |
| JP4915017B2 (ja) | 遅延固定ループ回路 | |
| JP4190662B2 (ja) | 半導体装置及びタイミング制御回路 | |
| US7629829B2 (en) | Phase mixing device for use in duty cycle correction | |
| JP4868353B2 (ja) | 遅延固定ループ | |
| US7649390B2 (en) | Delay locked loop for high speed semiconductor memory device | |
| KR100401522B1 (ko) | 듀티 보정 회로 | |
| US7501866B2 (en) | Delay locked loop circuit | |
| KR100701423B1 (ko) | 듀티 보정 장치 | |
| KR100733423B1 (ko) | 지연 고정 루프 회로 | |
| JP4040140B2 (ja) | 半導体装置及びそのアクセスタイム調整方法 | |
| KR19980018654A (ko) | 반도체장치, 반도체 시스템 및 디지탈 지연 회로 | |
| JP2015012352A (ja) | 半導体装置 | |
| US20070001726A1 (en) | Duty cycle correction device | |
| JP2008109663A (ja) | 遅延同期ループ回路 | |
| JP2009147926A (ja) | 歪曲されたデューティ比を補正するｄｌｌクロック生成回路 | |
| US7994833B2 (en) | Delay locked loop for high speed semiconductor memory device | |
| US7076013B2 (en) | Clock synchronization device | |
| US8437726B2 (en) | High speed, wide frequency-range, digital phase mixer and methods of operation | |
| US7109774B2 (en) | Delay locked loop (DLL) circuit and method for locking clock delay by using the same | |
| KR20050041584A (ko) | 데이터 출력제어회로 | |
| US8819354B2 (en) | Feedback programmable data strobe enable architecture for DDR memory applications | |
| JP2009295263A (ja) | 半導体メモリ装置 | |
| US7276951B2 (en) | Delay line circuit | |
| JP5056070B2 (ja) | Ｄｄｒ−ｓｄｒａｍインターフェース回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050218 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060524 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060823 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061124 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070607 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070613 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091009 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |