KR102315274B1 - 듀티 정정 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치 - Google Patents

듀티 정정 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 비휘발성 메모리는 DCC 트레이닝 구간 동안 외부 클럭 신호를 수신하도록 구성된 클럭 핀, DCC 트레이닝 구간 동안 외부 클럭 신호에 기초한 내부 클럭 신호에 대한 듀티 정정 동작을 병렬적으로 수행하는 복수의 메모리 칩들, 그리고 복수의 메모리 칩들에 공통으로 연결된 입출력 핀을 포함하고, 각 메모리 칩은 내부 클럭 신호에 대한 듀티 정정 동작을 수행하는 DCC와, DCC의 출력 단자와 입출력 핀 사이에 연결되도록 구성된 출력 버퍼를 포함한다.

Description

듀티 정정 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치{Nonvolatile memory device including duty correction circuit and Storage device including the nonvolatile memory}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, DCC(Duty Correction Circuit)을 포함하는 비휘발성 메모리, 상기 비휘발성 메모리를 포함하는 스토리지 장치, 및 상기 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 비휘발성 메모리 및 비휘발성 메모리를 제어하기 위한 컨트롤러를 포함할 수 있다. 종래에는 비휘발성 메모리와 컨트롤러 사이의 통신이 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 고속 메모리를 포함하는 메모리 시스템에 비해 낮은 동작 주파수에서 수행되었다. 그러나, 최근에는 비휘발성 메모리와 컨트롤러 사이의 통신이 높은 동작 주파수에서 수행될 것이 요구되고 있다.
본 개시의 기술적 사상은 독출 데이터의 유효 윈도우를 확보하기 위한 DCC 트레이닝 시간을 감소함으로써 성능을 향상시킬 수 있는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리는 DCC 트레이닝 구간 동안, 외부 클럭 신호를 수신하도록 구성된 클럭 핀, 상기 DCC 트레이닝 구간 동안, 상기 외부 클럭 신호에 기초한 내부 클럭 신호에 대한 듀티 정정 동작을 병렬적으로 수행하는 복수의 메모리 칩들, 및 상기 복수의 메모리 칩들에 공통으로 연결된 입출력 핀을 포함하고, 상기 복수의 메모리 칩들 각각은, 상기 내부 클럭 신호에 대한 상기 듀티 정정 동작을 수행하는 DCC, 및 상기 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 출력 버퍼를 포함한다.
본 개시의 다른 기술적 사상에 따른 비휘발성 메모리는 DCC 트레이닝 구간 동안, 외부 클럭 신호를 수신하도록 구성된 클럭 핀, 데이터 신호 또는 데이터 스트로브 신호를 송수신하도록 구성된 입출력 핀, 상기 클럭 핀 및 상기 입출력 핀에 연결되고, 상기 외부 클럭 신호를 버퍼링함으로써 버퍼링된 클럭 신호를 생성하는 버퍼 칩, 상기 버퍼링된 클럭 신호에 기초한 내부 클럭 신호에 대한 듀티 정정 동작을 병렬적으로 수행하는 복수의 메모리 칩들을 포함하고, 상기 버퍼 칩은, 상기 복수의 메모리 칩들 중 하나로부터 수신한 출력 신호에 대한 듀티 정정 동작을 수행하는 제1 DCC, 및 상기 제1 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 제1 출력 버퍼를 포함한다.
본 개시의 다른 기술적 사상에 따른 비휘발성 메모리는 DCC 트레이닝 구간 동안, 외부 클럭 신호를 수신하도록 구성된 클럭 핀, 데이터 신호 또는 데이터 스트로브 신호를 송수신하도록 구성된 입출력 핀, 상기 클럭 핀 및 상기 입출력 핀 각각에 공통으로 연결되고, 상기 외부 클럭 신호를 버퍼링함으로써 제1 및 제2 버퍼링된 클럭 신호들을 각각 생성하는 제1 및 제2 버퍼 칩들, 및 상기 제1 버퍼링된 클럭 신호에 기초한 제1 내부 클럭 신호에 대한 듀티 정정 동작을 병렬적으로 수행하는 제1 메모리 칩들, 및 상기 제2 버퍼링된 클럭 신호에 기초한 제2 내부 클럭 신호에 대한 듀티 정정 동작을 병렬적으로 수행하는 제2 메모리 칩들을 포함하는 복수의 메모리 칩들을 포함한다.
본 개시의 다른 기술적 사상에 따른 비휘발성 메모리는 DCC 트레이닝 구간 동안, 외부 클럭 신호를 수신하도록 구성된 클럭 핀, 데이터 신호 또는 데이터 스트로브 신호를 송수신하도록 구성된 입출력 핀, 상기 클럭 핀 및 상기 입출력 핀에 연결된 메모리 칩을 포함하고, 상기 메모리 칩은, 상기 클럭 핀을 통해 상기 외부 클럭 신호를 수신하고, 수신한 상기 외부 클럭 신호로부터 상기 내부 클럭 신호를 생성하는 내부 회로, 상기 내부 클럭 신호에 대한 듀티 정정 동작을 수행하는 DCC, 및 상기 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 출력 버퍼를 포함한다.
본 개시의 기술적 사상에 따르면, 멀티 칩 메모리에 포함된 각 메모리 칩에서 DCC 트레이닝을 병렬적으로 수행함으로써, DCC 트레이닝에 소요되는 시간을 줄일 수 있다. 또한, 각 메모리 칩에서 DCC 트레이닝을 수행함으로써 고속으로 동작하는 비휘발성 메모리에서 출력되는 데이터의 유효 데이터 윈도우를 확보할 수 있으므로, 비휘발성 메모리의 성능을 향상시킬 수 있다.
일 실시예에서, 각 메모리 칩에 포함된 출력 버퍼를 모두 디스에이블함으로써, DCC 트레이닝 구간에서 리드 아웃 구간을 제거할 수 있으므로, DCC 트레이닝에 소요되는 시간 및 전류 소모를 더욱 줄일 수 있다. 일 실시예에서, 복수의 메모리 칩들 중 하나의 메모리 칩에 포함된 출력 버퍼만 인에이블함으로써, 멀티 칩 메모리에 포함된 메모리 칩들의 개수에 관계 없이 DCC 트레이닝 구간에서 리드 아웃 구간을 일정하게 유지할 수 있고, 나머지 메모리 칩들에 포함된 출력 버퍼들은 디스에이블함으로써 DCC 트레이닝에서 전류 소모를 줄일 수 있다.
도 1은 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 2는 도 1의 스토리지 장치의 일 예의 DCC 트레이닝 동작을 나타내는 블록도이다.
도 3은 도 2의 스토리지 장치에서 수행되는 DCC 트레이닝 동작을 나타내는 타이밍도이다.
도 4는 본 개시의 일 실시예에 따라, 도 2의 비휘발성 메모리의 일 예를 나타낸다.
도 5는 도 1의 스토리지 장치의 일 예의 DCC 트레이닝 동작을 나타내는 블록도이다.
도 6은 도 5의 스토리지 장치에서 수행되는 DCC 트레이닝 동작을 나타내는 타이밍도이다.
도 7은 본 개시의 일 실시예에 따라, 도 5의 비휘발성 메모리의 일 예를 나타낸다.
도 8은 본 개시의 일 실시예에 따른 비휘발성 메모리를 상세하게 나타내는 블록도이다.
도 9는 본 개시의 일 실시예에 따른 메모리 칩의 일 예를 나타내는 블록도이다.
도 10a는 본 개시의 일 실시예에 따른 메모리 칩의 다른 예를 나타내는 블록도이고, 도 10b는 도 10a의 메모리 칩에 포함된 DCA 회로를 나타내는 회로도이다.
도 11a 및 도 11b는 본 개시의 일부 실시예들에 따른 듀티 정정 시퀀스를 각각 나타내는 타이밍도이다.
도 12는 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리를 상세하게 나타내는 블록도이다.
도 14는 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 15는 본 개시의 일 실시예에 따른 비휘발성 메모리를 상세하게 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 스토리지 장치를 개략적으로 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 비휘발성 메모리를 상세하게 나타내는 블록도이다.
도 18 및 도 19는 본 개시의 일부 실시예들에 따른 스토리지 장치의 동작 방법들을 나타내는 흐름도들이다.
도 20은 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 1은 본 개시의 일 실시예에 따른 스토리지 장치(SD1)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(SD1)는 비휘발성 메모리(Non-Volatile Memory, NVM)(10) 및 컨트롤러(20)를 포함하고, 비휘발성 메모리(10)는 제1 및 제2 메모리 칩들(100, 200)을 포함한다. 비휘발성 메모리(10)는 적어도 제1 및 제2 메모리 칩들(100, 200)을 포함하는 복수의 비휘발성 메모리 칩들을 포함할 수 있고, 이에 따라, '멀티 칩 메모리'라고 지칭할 수 있다. 예를 들어, 제1 및 제2 메모리 칩들(100, 200) 각각은 DDP(Dual Die Package) 또는 QDP(Quadruple Die Package)일 수 있다. 일 실시예에서, 제1 및 제2 메모리 칩들(100, 200) 각각은 낸드 플래쉬 메모리 칩들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 및 제2 메모리 칩들(100, 200) 중 적어도 하나는 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항성 메모리 칩들일 수 있다.
비휘발성 메모리(10)와 컨트롤러(20)는 제1 내지 제3 신호 라인들(SL1 내지 SL3)을 통해 통신할 수 있다. 제1 신호 라인(SL1)을 통해 클럭 신호(CLK)가 전송될 수 있고, 제1 신호 라인(SL1)을 '클럭 신호 라인'이라고 지칭할 수 있다. 본 실시예에서, 클럭 신호(CLK)는 특정 구간에서 소정의 주파수로 토글링할 수 있고, 이에 따라, 스토리지 장치(SD1)는 비동기식 시스템이라고 할 수 있다. 예를 들어, 클럭 신호(CLK)는 데이터 입출력 속도에 대응하는 주파수로 토글링할 수 있다. 제2 신호 라인(SL2)을 통해 데이터 스트로브(strobe) 신호(DQS)가 전송될 수 있고, 제2 신호 라인(SL2)을 '데이터 스트로브 신호 라인'이라고 지칭할 수 있다. 제3 신호 라인들(SL3)을 통해 커맨드 및 어드레스가 전송될 수 있고, 이어서, 데이터(DQ)가 전송될 수 있다. 이에 따라, 제3 신호 라인들(SL3)을 '입출력 라인들' 또는 '데이터 라인들'이라고 지칭할 수 있다.
비휘발성 메모리(10)는 제1 내지 제3 핀들(P1 내지 P3)을 포함하고, 제1 및 제2 메모리 칩들(100, 200)은 제1 내지 제3 핀들(P1 내지 P3) 각각에 공통으로 연결될 수 있다. 제1 내지 제3 핀들(P1 내지 P3)은 제1 내지 제3 패드들(pads)이라고 지칭할 수도 있다. 제1 핀(P1)은 제1 신호 라인(SL1)에 연결될 수 있고, '클럭 핀'이라고 지칭할 수 있다. 제2 핀(P2)은 제2 신호 라인(SL2)에 연결될 수 있고, 제3 핀들(P3)은 제3 신호 라인들(SL3)에 각각 연결될 수 있다. 이하에서는, 제2 및 제3 핀들(P3)을 '입출력 핀들'이라고 지칭할 수 있다. 한편, 컨트롤러(20)는 제1 내지 제3 신호 라인들(SL1 내지 SL3)에 각각 연결되는 제1 내지 제3 핀들(P1' 내지 P3')을 포함한다.
비휘발성 메모리(10)에 대한 독출 동작 시, 비휘발성 메모리(10)는 클럭 신호(CLK), 예를 들어, 독출 인에이블 신호를 수신하고, 데이터 스트로브 신호(DQS) 및 데이터(DQ)를 출력할 수 있다. DDR(Double Data Rate) 모드에서, 데이터(DQ)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에 동기되어 순차적으로 출력될 수 있다. 그러므로, 순차적으로 출력되는 제1 및 제2 데이터의 데이터 윈도우들은 데이터 스트로브 신호(DQS)의 로직 하이 구간 및 로직 로우 구간에 각각 대응할 수 있다. 이때, 데이터 스트로브 신호(DQS)는 클럭 신호(CLK)를 기초로 생성되므로, 클럭 신호(CLK)의 로직 하이 구간과 로직 로우 구간의 비율에 따라 제1 및 제2 데이터의 데이터 윈도우들이 결정될 수 있다.
클럭 신호(CLK)에서 "듀티 미스매치"가 발생할 경우, 클럭 신호(CLK)의 로직 하이 구간과 로직 로우 구간이 서로 다를 수 있고, 다시 말해, 로직 하이 구간과 로직 로우 구간 사이의 비율이 1:1이 아닐 수 있다. 이때, 제1 및 제2 데이터는 서로 상이한 데이터 윈도우들을 가질 수 있고, 제1 및 제2 데이터의 유효 데이터 윈도우가 감소할 수 있으며, 결과적으로 비휘발성 메모리(10)의 성능 저하가 발생할 수 있다. 따라서, 클럭 신호(CLK)의 듀티 미스매치를 해소하기 위해 클럭 신호(CLK)에 대한 듀티 정정을 수행함으로써 유효 데이터 윈도우를 확보하는 방안이 요구된다.
제1 메모리 칩(100)은 DCC(Duty Correction Circuit)(120) 및 출력 버퍼(140)를 포함하고, 제2 메모리 칩(200)은 DCC(220) 및 출력 버퍼(240)를 포함할 수 있다. DCC들(120, 220)은 클럭 신호(CLK)의 듀티 미스매치를 해결하기 위하여 클럭 신호(CLK)에 대한 듀티 정정 동작을 병렬적으로 수행할 수 있다. 출력 버퍼들(140, 240)은 DCC들(120, 220)의 출력을 각각 버퍼링할 수 있고, 제2 또는 제3 핀(P2, P3)에 연결될 수 있다. 일 실시예에서, 출력 버퍼들(140, 240)이 데이터 스트로브 신호 출력 버퍼들인 경우, 출력 버퍼들(140, 240)은 제2 핀(P2)에 연결될 수 있다. 일 실시예에서, 출력 버퍼들(140, 240)이 데이터 신호 출력 버퍼들인 경우, 출력 버퍼들(140, 240)은 제3 핀(P3)에 연결될 수 있다.
비휘발성 메모리(10)는 비동기 시스템으로서, 항상 토글링하는 주파수가 존재하지 않으므로, DCC들(120, 140)은 클럭 신호(CLK)가 인가되는 구간에서만 듀티 정정 동작을 수행할 수 있다. 일 실시예에서, 비휘발성 메모리(10)는 독출 인에이블 신호를 클럭 신호(CLK)로 이용하여 듀티 정정 동작을 수행할 수 있다. 만약 비휘발성 메모리(10)에 대한 독출 동작이 수행되는 독출 구간 중, 독출 데이터가 출력되는 리드 아웃 구간에 듀티 정정 동작이 수행될 경우, 듀티 정정 동작에 의해 각 클럭 사이클마다 클럭 듀티가 변할 수 있고, 이로써, 독출 데이터의 유효 데이터 윈도우가 감소할 수 있다.
따라서, 일 실시예에서, DCC들(120, 220)은 리드 아웃 구간이 아닌 전용 구간에서 듀티 정정 동작을 수행할 수 있다. 이하에서는, 듀티 정정 동작의 전용 구간을 "DCC 트레이닝 구간"이라고 지칭하고, DCC 트레이닝 구간에서 수행되는 DCC들(120, 220)의 동작을 "DCC 트레이닝"이라고 지칭하기로 한다. 일 실시예에서, "DCC 트레이닝 구간"은 미리 정해진 개수의 클럭 사이클들을 포함할 수 있다. DCC 트레이닝 구간 동안, 클럭 신호(CLK), 예를 들어, 독출 인에이블 신호는 출력 버퍼들(140, 240)의 동작과 무관하게 미리 정해진 주파수로 토글링할 수 있다.
일 실시예에서, DCC 트레이닝은 독출 구간 중 리드 아웃 구간 전의 독출 레이턴시 구간에 수행될 수 있다. 일 실시예에서, DCC 트레이닝은 스토리지 장치(SD1)에 전원이 인가되는 파워 업 구간에 수행될 수 있다. 만약 DCC들(120, 220)에서 DCC 트레이닝을 순차적으로 수행할 경우, DCC 트레이닝 구간은 상당히 길어진다. 비휘발성 메모리(10)에 포함된 메모리 칩들의 개수가 "m"이고, 각 메모리 칩에 대한 DCC 트레이닝 구간이 "A"라면, 비휘발성 메모리(10)의 전체 DCC 트레이닝 구간은 "m*A"에 대응한다. 따라서, 비휘발성 메모리(10)에 포함된 메모리 칩들의 개수가 증가함에 따라 전체 DCC 트레이닝 구간이 길어지게 되고, 이로써, 비휘발성 메모리(10)의 성능이 저하될 수 있다. 그러나, 본 실시예에 따르면, DCC들(120, 220)은 DCC 트레이닝을 병렬적으로 수행함으로써 비휘발성 메모리(10)에 포함된 메모리 칩들의 개수가 증가하더라도 전체 DCC 트레이닝 구간은 일정할 수 있고, 이로써, 비휘발성 메모리(10)의 성능 저하를 방지할 수 있다.
일부 실시예들에서, 스토리지 장치(SD1)는 전자 장치에 내장되는 내부 메모리일 수 있다. 예를 들어, 스토리지 장치(SD1)는 SSD, 임베디드 UFS(Universal Flash Storage) 메모리 장치 또는 eMMC(embedded Multi-Media Card)일 수 있다. 일부 실시예들에서, 스토리지 장치(SD1)는 전자 장치에 착탈 가능한 외장 메모리일 수 있다. 예를 들어, 스토리지 장치(SD1)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
도 2는 도 1의 스토리지 장치의 일 예(SD1a)의 DCC트레이닝 동작을 나타내는 블록도이고, 도 3은 도 2의 스토리지 장치(SD1a)에서 수행되는 DCC 트레이닝 동작을 나타내는 타이밍도이다.
도 2 및 도 3을 참조하면, 스토리지 장치(SD1a)는 비휘발성 메모리(10a) 및 컨트롤러(20)를 포함하고, 비휘발성 메모리(10a)는 제1 및 제2 메모리 칩들(100a, 200a)을 포함한다. 제1 메모리 칩(100a)은 내부 회로(110), DCC(120) 및 출력 버퍼(140a)를 포함할 수 있고, 제2 메모리 칩(200a)은 내부 회로(210), DCC(220) 및 출력 버퍼(240a)를 포함할 수 있다.
DCC 트레이닝 구간(DCC_PD) 동안, 비휘발성 메모리(10a)는 제1 핀(P1)을 통해 컨트롤러(20)로부터 외부 클럭 신호, 예를 들어, 독출 인에이블 신호(nRE)를 수신할 수 있다. 독출 인에이블 신호(nRE)는 DCC 트레이닝 구간(DCC_PD) 동안 소정의 주파수로 토글링할 수 있다. 이하에서는, 외부 클럭 신호가 독출 인에이블 신호(nRE)인 실시예를 중심으로 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 외부 클럭 신호는 비휘발성 메모리(10a)의 동작을 나타내는 다양한 제어 신호들 중 하나일 수 있다. 일부 실시예에서, 데이터 스트로브 신호(DQS)가 클럭 신호(CLK)로 이용될 수도 있다.
내부 회로(110)는 DCC 트레이닝 구간(DCC_PD) 동안, 독출 인에이블 신호(nRE)를 수신하여 내부 독출 인에이블 신호(nREi)를 생성할 수 있다. 내부 회로(110)는 독출 인에이블 신호(nRE)가 제1 메모리 칩(100a)에 수신된 이후부터 DCC(120)에 입력되기 전까지, 제1 메모리 칩(100a) 내에서 독출 인에이블 신호(nRE)의 전달 경로를 총칭하며, 클럭 분배(distribution) 회로라고 지칭할 수도 있다. 내부 회로(110)에 수신된 독출 인에이블 신호(nRE)에서 듀티 미스매치가 발생하지 않더라도, 독출 인에이블 신호(nRE)가 내부 회로(110)를 통해 전달됨에 따라 내부 독출 인에이블 신호(nREi)에서 듀티 미스매치가 발생할 수 있다. 따라서, DCC(120)는 내부 클럭 신호 패쓰의 최종 단계에 배치될 수 있다.
DCC(120)는 DCC 트레이닝 구간(DCC_PD) 동안, 내부 독출 인에이블 신호(nREi)에 대해 듀티 정정 동작을 수행함으로써, 듀티가 정정된 독출 인에이블 신호(nREc)(이하 '정정(corrected) 독출 인에이블 신호'라고 지칭함)를 생성할 수 있다. 출력 버퍼(140a)는 DCC 트레이닝 구간(DCC_PD) 동안 디스에이블될 수 있다. 구체적으로, 출력 버퍼(140a)의 출력은 3상태(tri-state), 즉, 하이 임피던스(high impedance, Hi-Z) 상태이며, 출력 버퍼(140a)는 제2 또는 제3 핀(P2, P3)과 전기적으로 연결되지 않을 수 있고, 제2 또는 제3 핀(P2, P3)은 플로팅될 수 있다.
내부 회로(210)는 DCC 트레이닝 구간(DCC_PD) 동안, 독출 인에이블 신호(nRE)를 수신하여 내부 독출 인에이블 신호(nREi')를 생성할 수 있다. 내부 회로들(110, 210)에 포함된 소자들은 서로 다를 수 있으므로, 내부 회로들(110, 210)은 동일한 독출 인에이블 신호(nRE)를 수신하더라도 상이한 내부 독출 인에이블 신호들(nREi, nREi')을 각각 생성할 수 있다. DCC(220)는 내부 독출 인에이블 신호(nREi')에 대해 듀티 정정 동작을 수행함으로써, 정정 독출 인에이블 신호(nREc')를 생성할 수 있다. DCC들(120, 220)은 서로 병렬적으로 듀티 정정 동작을 수행할 수 있고, 실질적으로 동시에 듀티 정정 동작을 수행할 수 있다. 출력 버퍼(240a)는 DCC 트레이닝 구간(DCC_PD) 동안 디스에이블될 수 있다. 구체적으로, 출력 버퍼(240a)의 출력은 3상태, 즉, 하이 임피던스(Hi-Z) 상태이며, 출력 버퍼(240a)는 제2 또는 제3 핀(P2, P3)과 전기적으로 연결되지 않을 수 있고, 제2 또는 제3 핀(P2, P3)은 플로팅될 수 있다.
본 실시예에 따르면, DCC 트레이닝 구간(DCC_PD) 동안, 출력 버퍼들(140a, 240a)이 디스에이블되므로 DCC들(120, 220)의 출력들이 컨트롤러(20)에 제공되지 않을 수 있다. 이에 따라, DCC 트레이닝 구간(DCC_PD)에서 리드 아웃 구간이 제거되므로 DCC 트레이닝 구간(DCC_PD)이 감소할 수 있다. 또한, DCC 트레이닝 구간(DCC_PD)에서 리드 아웃 구간을 확보하지 않아도 되므로, DCC들(120, 220)은 병렬적으로 듀티 정정 동작을 수행할 수 있다. 따라서, 비휘발성 메모리(10a)에 포함되는 메모리 칩들의 개수가 증가하더라도 전체 DCC 트레이닝 구간은 메모리 칩들의 개수에 관계 없이 일정하게 유지할 수 있다. 나아가, 출력 버퍼들(140a, 240a)이 디스에이블되므로 DCC 트레이닝 동작에서 전류 소모를 줄일 수 있다.
도 4는 본 개시의 일 실시예에 따라, 도 2의 비휘발성 메모리의 일 예(10a')를 나타낸다.
도 4를 참조하면, 비휘발성 메모리(10a')는 기판(SUB) 및 복수의 메모리 칩들(MC1 내지 MC5)을 포함할 수 있고, 복수의 메모리 칩들(MC1 내지 MC5)은 기판(SUB) 상에 수직으로 적층될 수 있다. 기판(SUB) 상에는 입출력 핀(Pn)이 배치될 수 있고, 복수의 메모리 칩(MC1 내지 MC5)의 입출력 노드들(ND)은 입출력 핀(Pn)과 연결될 수 있다. 예를 들어, 입출력 핀(Pn)과 입출력 노드들(ND)은 와이어 본딩으로 서로 연결될 수 있고, 이때, 와이어 본딩을 위해 복수의 메모리 칩들(MC1 내지 MC5)은 수평 방향으로 스큐(skew)를 가지고 적층될 수 있다.
일 실시예에서, DCC 트레이닝 구간 동안, 복수의 메모리 칩들(MC1 내지 MC5)에 포함된 출력 버퍼들은 모두 하이 임피던스 상태(Hi-Z)이며, 복수의 메모리 칩들(MC1 내지 MC5)의 입출력 노드들(ND)은 입출력 핀(Pn)과 전기적으로 연결되지 않을 수 있다. 이에 따라, 복수의 메모리 칩들(MC1 내지 MC5)에서 데이터(DQ) 또는 데이터 스트로브 신호(DQS)가 출력되지 않을 수 있고, 입출력 핀(Pn)은 플로팅될 수 있다.
도 5는 도 1의 스토리지 장치의 일 예(SD1b)의 DCC 트레이닝 동작을 나타내는 블록도이고, 도 6은 도 5의 스토리지 장치(SD1b)에서 수행되는 DCC 트레이닝 동작을 나타내는 타이밍도이다.
도 5 및 도 6을 참조하면, 스토리지 장치(SD1b)는 비휘발성 메모리(10b) 및 컨트롤러(20)를 포함하고, 비휘발성 메모리(10b)는 제1 및 제2 메모리 칩들(100b, 200b)을 포함한다. 제1 메모리 칩(100b)은 내부 회로(110), DCC(120) 및 출력 버퍼(140b)를 포함할 수 있고, 제2 메모리 칩(200b)은 내부 회로(210), DCC(220) 및 출력 버퍼(240b)를 포함할 수 있다.
출력 버퍼(140b)는 DCC 트레이닝 구간(DCC_PD) 동안 인에이블될 수 있고, 제2 또는 제3 핀(P2, P3)과 전기적으로 연결될 수 있다. 따라서, DCC(120)의 출력, 즉, 정정 독출 인에이블 신호(nREc)는 제2 또는 제3 핀(P2, P3)을 통해 컨트롤러(20)에 전달될 수 있다. 한편, 출력 버퍼(240b)는 DCC 트레이닝 구간(DCC_PD) 동안 디스에이블될 수 있다. 구체적으로, 출력 버퍼(240b)의 출력은 3상태, 즉, 하이 임피던스(Hi-Z) 상태이며, 출력 버퍼(240b)는 제2 또는 제3 핀(P2, P3)과 전기적으로 연결되지 않을 수 있고, 제2 또는 제3 핀(P2, P3)은 플로팅될 수 있다. 따라서, DCC(220)의 출력, 즉, 정정 독출 인에이블 신호(nREc')는 컨트롤러(20)에 전달되지 않을 수 있다.
컨트롤러(20)는 제2 또는 제3 신호 라인(SL2, SL3)을 통해 출력 버퍼(140b)의 출력을 수신할 수 있고, 이에 따라, 비휘발성 메모리(10b)에 대한 듀티 정정 동작을 모니터링할 수 있다. 일 실시예에서, 컨트롤러(20)는 모니터링 결과를 기초로 듀티 정정 동작의 종료 시점을 결정할 수 있고, 결정된 종료 시점에 듀티 정정 종료 커맨드 또는 셋 피쳐 커맨드를 비휘발성 메모리(10b)에 전송할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 컨트롤러(20)는 미리 정해진 클럭 사이클 개수에 해당하는 DCC 트레이닝 구간이 종료하면 듀티 정정 종료 커맨드 또는 셋 피쳐 커맨드를 비휘발성 메모리(10b)에 전송할 수도 있다.
본 실시예에 따르면, DCC 트레이닝 구간(DCC_PD) 동안, 출력 버퍼들(140b, 240b) 중 하나만 인에이블되므로 DCC들(120, 220) 중 하나의 출력만 컨트롤러(20)에 제공될 수 있다. 이에 따라, DCC 트레이닝 구간(DCC_PD)에서 하나의 메모리 칩에 대한 리드 아웃 구간만 필요하므로, 모든 메모리 칩에 대한 리드 아웃 구간이 필요한 경우에 비해 DCC 트레이닝 구간(DCC_PD)이 감소할 수 있다. 또한, DCC 트레이닝 구간(DCC_PD)에서 하나의 메모리 칩에 대한 리드 아웃 구간만 필요하므로, DCC들(120, 220)은 병렬적으로 듀티 정정 동작을 수행할 수 있다. 따라서, 비휘발성 메모리(10)에 포함되는 메모리 칩들의 개수가 증가하더라도 전체 DCC 트레이닝 구간은 메모리 칩들의 개수에 관계 없이 일정하게 유지할 수 있다. 나아가, 출력 버퍼들(140b, 240b) 중 하나만 인에이블되므로 DCC 트레이닝 동작에서 전류 소모를 줄일 수 있다.
도 7은 본 개시의 일 실시예에 따라, 도 5의 비휘발성 메모리의 일 예(10b')를 나타낸다. 본 실시예에 따른 비휘발성 메모리(10b')는 도 4의 비휘발성 메모리(10a')의 변형 실시예에 대응하며, 중복된 설명은 생략하기로 한다.
도 7을 참조하면, 비휘발성 메모리(10b')는 기판(SUB) 및 복수의 메모리 칩들(MC1 내지 MC5)을 포함할 수 있다. 일 실시예에서, DCC 트레이닝 구간 동안, 복수의 메모리 칩들(MC1 내지 MC5) 중 제1 메모리 칩(MC1)에 포함된 출력 버퍼만 인에이블되고, 나머지 메모리 칩들(MC2 내지 MC5)에 포함된 출력 버퍼들은 모두 하이 임피던스(Hi-Z) 상태이다. 따라서, 제1 메모리 칩(MC1)의 입출력 노드(ND)만 입출력 핀(Pn)과 전기적으로 연결될 수 있고, 나머지 메모리 칩들(MC2 내지 MC5)의 입출력 노드들(ND)은 입출력 핀(Pn)과 전기적으로 연결되지 않을 수 있다. 이에 따라, 제1 메모리 칩(MC1)에서 출력되는 데이터(DQ) 또는 데이터 스트로브 신호(DQS)만 입출력 핀(Pn)에 전달될 수 있다.
도 8은 본 개시의 일 실시예에 따른 비휘발성 메모리(10A)를 상세하게 나타내는 블록도이다. 비휘발성 메모리(10A)는 도 1의 비휘발성 메모리(10)의 일 예일 수 있다.
도 8을 참조하면, 비휘발성 메모리(10A)는 클럭 핀(101), 입출력 핀(102), 및 복수의 메모리 칩들(100, 200, 300)을 포함할 수 있다. 비휘발성 메모리(10A)는 클럭 핀(101)을 통해 컨트롤러(20)로부터 외부 클럭 신호(CLK), 예를 들어, 독출 인에이블 신호를 수신할 수 있고, 입출력 핀(102)을 통해 컨트롤러(20)에 데이터 스트로브 신호(DQS) 또는 데이터(DQ)를 제공할 수 있다. 예를 들어, 클럭 핀(101)은 도 1의 제1 핀(P1)에 대응할 수 있고, 입출력 핀(102)은 도 1의 제2 핀(P2) 또는 제3 핀(P3)에 대응할 수 있다.
제1 메모리 칩(100)은 클럭 핀(101)에 연결되도록 구성된 제1 노드(ND11) 및 입출력 핀(102)에 연결되도록 구성된 제2 노드(ND12)를 포함할 수 있다. 제1 메모리 칩(100)은 제1 노드(ND11)를 통해 외부 클럭 신호(CLK)를 수신할 수 있다. 제1 메모리 칩(100)에 입력된 외부 클럭 신호(CLK)의 전달 패쓰(이하 "클럭 신호 패쓰"라고 지칭함)에서 듀티 미스매치가 발생할 수 있으므로, DCC(120)는 제1 메모리 칩(100)에서 클럭 신호 패쓰의 최종 단계에 배치될 수 있다.
DCC(120)는 외부 클럭 신호(CLK)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 수행할 수 있고, 출력 버퍼(140)는 DCC(120)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치(SW1)는 턴온될 수 있고, 출력 버퍼(140)의 출력은 제2 노드(ND12)와 연결될 수 있으며, 출력 버퍼(140)의 출력은 제2 노드(ND12)를 통해 입출력 핀(102)에 제공될 수 있다. 일 실시예에서, 스위치(SW1)는 턴오프될 수 있고, 출력 버퍼(140)의 출력은 제2 노드(ND12)와 연결되지 않을 수 있다. 제2 및 제n 메모리 칩들(200, 300)의 구성 및 동작은 제1 메모리 칩(100)과 실질적으로 유사할 수 있다. 일 실시예에서, 스위치들(SW2, SW3)는 모두 턴오프될 수 있고, 출력 버퍼들(240, 340)의 출력은 제2 노드들(ND22, ND32)에 각각 연결되지 않을 수 있다.
제1 메모리 칩(100)에서, 제1 노드(ND11)를 통해 외부 클럭 신호(CLK)가 입력되는 시점에서 제2 노드(ND12)를 통해 출력 신호가 출력되는 시점까지 제1 시간(T1)이 소요될 수 있다. 제2 메모리 칩(200)에서, 제1 노드(ND21)를 통해 외부 클럭 신호(CLK)가 입력되는 시점에서 제2 노드(ND22)를 통해 출력 신호가 출력되는 시점까지 제2 시간(T2)이 소요될 수 있다. 제n 메모리 칩(300)에서, 제1 노드(ND31)를 통해 외부 클럭 신호(CLK)가 입력되는 시점에서 제2 노드(ND32)를 통해 출력 신호가 출력되는 시점까지 제3 시간(T3)이 소요될 수 있다. 이때, 제1 내지 제n 메모리 칩들(100 내지 300)의 내부 구성은 서로 다를 수 있으며, 제1 내지 제3 시간들(T1 내지 T3)은 서로 다를 수 있다. 따라서, 제1 내지 제n 메모리 칩들(100 내지 300)에서 DCC 트레이닝을 순차적으로 수행해야 하는 제약 조건이 생길 수 있다.
그러나, 본 실시예에 따르면, 제1 내지 제n 메모리 칩들(100 내지 300)의 출력 버퍼들(140, 240, 340)을 모두 디스에이블하거나, 제1 내지 제n 메모리 칩들(100 내지 300)의 출력 버퍼들(140, 240, 340) 중 하나만 인에이블함으로써, DCC 트레이닝 구간에서 리드 아웃 구간을 고려하지 않고, 제1 내지 제n 메모리 칩들(100 내지 300)에서 DCC 트레이닝을 병렬적으로 수행할 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 칩의 일 예(100A)를 나타내는 블록도이다.
도 9를 참조하면, 메모리 칩(100A)은 내부 회로(110), DCC(120a), 멀티플렉서(130), 및 출력 버퍼(140)를 포함할 수 있다. 내부 회로(110)는 독출 인에이블 신호(nRE)를 수신하고, 수신한 독출 인에이블 신호(nRE)에 기초한 내부 독출 인에이블 신호(nREi)를 생성할 수 있다. 예를 들어, 내부 회로(110)는 복수의 인버터들을 포함할 수 있다. 독출 인에이블 신호(nRE)에서 듀티 미스매치가 발생한 경우, 내부 독출 인에이블 신호(nREi)에서도 듀티 미스매치가 발생할 수 있다. 한편, 독출 인에이블 신호(nRE)에서 듀티 미스매치가 발생하지 않은 경우에도, 내부 회로(110)를 거치면서 내부 인에이블 신호(nREi)에서 듀티 미스매치가 발생할 수 있다.
DCC(120a)는 내부 독출 인에이블 신호(nREi)에 대해 듀티 정정 동작을 수행함으로써 정정 독출 인에이블 신호(nREc)를 생성할 수 있다. DCC(120a)는 내부 독출 인에이블 신호(nREi)에서 발생한 듀티 미스매치를 제거할 수 있고, 이에 따라, 정정 독출 인에이블 신호(nREc)의 듀티 비는 1:1일 수 있다. 실시예에 따라, DCC(120a)는 듀티 정정 동작을 수행하기 위한 다양한 구성을 가질 수 있다. 본 명세서에 기재된 DCC(120a)의 구성 및 동작은 예시적이며, 본 발명은 이에 한정되지 않는다.
멀티플렉서(130)는 제1 및 제2 내부 데이터(Din1, Din2)를 수신할 수 있고, 정정 독출 인에이블 신호(nREc)에 따라 제1 및 제2 내부 데이터(Din1, Din2)로부터 출력 신호(nREc')를 생성할 수 있다. 일 실시예에서, 메모리 칩(100A)은 랜덤 데이터 생성기를 더 포함할 수 있고, 제1 및 제2 내부 데이터(Din1, Din2)는 랜덤 데이터 생성기에서 생성될 수 있다. 일 실시예에서, 메모리 칩(100A)은 레지스터를 더 포함할 수 있고, 제1 및 제2 내부 데이터(Din1, Din2)는 레지스터에 미리 저장된 데이터일 수 있다. 예를 들어, 제1 내부 데이터(Din1)는 논리 '1'이고, 제2 내부 데이터(Din2)는 논리 '0'일 수 있다. 멀티플렉서(130)는 정정 독출 인에이블 신호(nREc)의 로직 하이 구간에서는 제1 내부 데이터(Din1)를 출력하고, 정정 독출 인에이블 신호(nREc)의 로직 로우 구간에서는 제2 내부 데이터(Din2)를 출력함으로써 출력 신호(nREc')를 생성할 수 있다.
한편, DCC(120a)에서 출력된 정정 독출 인에이블 신호(nREc)로부터 멀티 플렉서(130)에서 출력된 출력 신호(nREc')까지의 패쓰에서, 출력 신호(nREc')의 듀티 미스매치가 발생할 수 있다. 따라서, 메모리 칩(10A)은 출력 신호(nREc')의 듀티 미스매치를 검출하기 위한 피드백 루프를 가질 수 있다. 구체적으로, 출력 신호(nREc')는 DCC(120a)에 피드백될 수 있고, DCC(120a)는 출력 신호(nREc')에 대해 듀티 정정 동작을 수행할 수 있다. 이에 따라, 출력 버퍼(140)에 입력되는 신호의 듀티를 정확하게 정정할 수 있다.
출력 버퍼(140)는 멀티플렉서(130)로부터 출력 신호(nREc')를 수신하고, 인에이블 신호(EN)에 따라 인에이블될 수 있다. 인에이블 신호(EN)가 활성화되면, 출력 버퍼(140)는 인에이블되고, 출력 신호(nREc')는 입출력 핀(102)에 제공될 수 있다. 한편, 인에이블 신호(EN)가 비활성화되면, 출력 버퍼(140)는 디스에이블되고, 출력 신호(nREc')는 입출력 핀(102)에 제공되지 않고, 입출력 핀(102)은 플로팅될 수 있다.
도 10a는 본 개시의 일 실시예에 따른 메모리 칩의 다른 예(100B)를 나타내는 블록도이고, 도 10b는 도 10a의 메모리 칩(100B)에 포함된 DCA 회로(121)를 나타내는 회로도이다. 본 실시예에 따른 메모리 칩(100B)은 도 9의 메모리 칩(100a)의 변형 실시예에 대응하며, 중복된 설명은 생략한다.
도 10a를 참조하면, 메모리 칩(100B)은 내부 회로(110), DCC(120b), 및 출력 버퍼(140)를 포함할 수 있고, DCC(120b)는 DCA(Duty Cycle Adjustment) 회로(121), 제1 및 제2 리피터(repeater, RPT)들(122, 123), 차지 펌프(124), 비교기(comparator, COMP)(125), 및 업/다운 카운터(126)를 포함할 수 있다. DCA 회로(121)는 내부 독출 인에이블 신호(nREi)의 듀티 사이클을 조정함으로써, 조정(adjusted) 독출 인에이블 신호(nREa)를 생성할 수 있다.
제1 리피터(122)는 조정 독출 인에이블 신호(nREa)를 수신하고, 제2 리피터(123)는 제1 리피터(122)의 출력으로부터 제1 및 제2 클럭 신호들(CLKP, CLKN)을 출력할 수 있다. 제1 및 제2 클럭 신호들(CLKP, CLKN) 각각은 조정 독출 인에이블 신호(nREa)에 기초한 듀티비를 가지며, 제2 클럭 신호(CLKN)는 제1 클럭 신호(CLKP)에 대해 반전 위상을 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 제2 리피터(123)는 조정 독출 인에이블 신호(nREa)에 기초한 클럭 신호 및 기준(reference) 신호를 출력할 수도 있다.
차지 펌프(124)는 제1 및 제2 클럭 신호들(CLKP, CLKN)로부터 차지 펌핑을 통해 제1 및 제2 차지 펌프 신호들(CPUMPP, CPUMPN)을 각각 생성할 수 있다. 예를 들어, 제1 차지 펌프 신호(CPUMPP)는 제1 클럭 신호(CLKP)의 로직 하이 구간에서 증가하고, 제1 클럭 신호(CLKP)의 로직 로우 구간에서 감소할 수 있다. 마찬가지로, 제2 차지 펌프 신호(CPUMPN)는 제2 클럭 신호(CLKN)의 로직 하이 구간에서 증가하고, 제2 클럭 신호(CLKN)의 로직 로우 구간에서 감소할 수 있다. 따라서, 제1 및 제2 클럭 신호들(CLKP, CLKN)에서 듀티 미스매치가 발생하여, 제1 클럭 신호(CLKP)에서 로직 하이 구간이 상대적으로 길고, 제2 클럭 신호(CLKN)에서 로직 하이 구간이 상대적으로 짧으면, 제1 및 제2 클럭 신호들(CLKP, CLKN)의 수 클럭 사이클 이후, 제1 차지 펌프 신호(CPUMPP)는 증가하는 반면, 제2 차지 펌프 신호(CPUMPN)는 감소할 수 있다.
비교기(125)는 제1 및 제2 차지 펌프 신호들(CPUMPP, CPUMPN)를 비교하고, 비교 결과 신호(Counting Result Signal)(CR)를 생성할 수 있다. 예를 들어, 제1 차지 펌프 신호(CPUMPP)가 제2 차지 펌프 신호(CPUMPN)보다 크면 비교 결과 신호(CR)를 논리 하이로 생성하고, 제1 차지 펌프 신호(CPUMPP)가 제2 차지 펌프 신호(CPUMPN)보다 크지 않으면 비교 결과 신호(CR)를 논리 로우로 생성할 수 있다. 업/다운 카운터(126)는 비교 결과 신호(CR)로부터 제어 신호(CS)를 생성할 수 있다. 예를 들어, 제어 신호(CS)는 4 비트 디지털 코드로 생성될 수 있고, 비교 결과 신호(CR)가 논리 하이이면 제어 신호(CS)의 코드를 1만큼 증가시키고, 비교 결과 신호(CR)가 논리 로우이면 제어 신호(CS)의 코드를 1만큼 감소시킬 수 있다.
도 10a 및 10b를 참조하면, DCA 회로(121)는 제1 PMOS 트랜지스터들(PM11 내지 PM14), 제2 PMOS 트랜지스터들(PM21 내지 PM25), 제1 NMOS 트랜지스터들(NM11 내지 NM14), 및 제2 NMOS 트랜지스터들(NM21 내지 NM25)을 포함할 수 있다. 제1 PMOS 트랜지스터들(PM11 내지 PM14)은 전원 전압 단자(VDD)에 공통으로 연결되고, 제1 NMOS 트랜지스터들(NM11 내지 NM14)은 접지 전압 단자(VSS)에 공통으로 연결되며, 제1 PMOS 트랜지스터들(PM11 내지 PM14) 및 제1 NMOS 트랜지스터들(NM11 내지 NM14)은 제어 신호(CS)에 의해 구동될 수 있다. 제2 PMOS 트랜지스터들(PM21 내지 PM25) 및 제2 NMOS 트랜지스터들(NM21 내지 NM25)은 내부 독출 인에이블 신호(nREi)에 의해 구동될 수 있다.
예를 들어, 제어 신호(CS)는 4 비트 디지털 코드일 수 있다. 예를 들어, 제어 신호(CS)의 코드가 1만큼 증가하면 제1 PMOS 트랜지스터들(PM11 내지 PM14) 중 일부가 턴오프되고, 제1 NMOS 트랜지스터들(NM11 내지 NM14) 중 일부가 턴온될 수 있고, 이에 따라, 내부 독출 신호(nREi)에 비해 조정 내부 독출 신호(nREa)의 논리 하이 구간이 감소할 수 있다. 예를 들어, 제어 신호(CS)의 코드가 1만큼 감소하면 제1 PMOS 트랜지스터들(PM11 내지 PM14) 중 일부가 턴온되고, 제1 NMOS 트랜지스터들(NM11 내지 NM14) 중 일부가 턴오프될 수 있고, 이에 따라, 내부 독출 신호(nREa)에 비해 조정 내부 독출 신호(nREa)의 논리 하이 구간이 증가할 수 있다.
도 11a 및 도 11b는 본 개시의 일부 실시예들에 따른 듀티 정정 시퀀스를 각각 나타내는 타이밍도이다.
도 11a를 참조하면, 듀티 정정 시퀀스는 셋 피쳐(Set Features) 타입으로 정의될 수 있다. 컨트롤러는 비휘발성 메모리의 정상 동작 이전에 셋 피쳐 커맨드를 발행할 수 있다. 구체적으로, 셋 피쳐 커맨드는 비휘발성 메모리의 피쳐들 또는 동작 조건들을 설정하는 커맨드이다. 일 실시예에서, 셋 피쳐 커맨드를 수신함으로써 듀티 정정 인에이블 시퀀스가 개시된다. 구체적으로, 듀티 정정 시퀀스는 제1 내지 제3 구간들(PR1 내지 PR3)을 포함할 수 있다.
제1 구간(PR1)에서, 데이터 라인(예를 들어, 도 1의 SL3)을 통해 제1 셋 피쳐 커맨드(Set Features Command)(SF1)와 어드레스(ADDR)가 순차적으로 인가되고, 이어서, 듀티 정정 동작의 개시를 지시하는 기입 데이터(WD)가 전송될 수 있다. 제1 구간(PR1)에서 인가되는 기입 데이터(WD)에 의해, 비휘발성 메모리의 동작 피쳐들은 정상 동작에서 듀티 정정 시퀀스로 수정될 수 있다. 기입 데이터(WD)가 전송된 이후, 레디/비지(ready/busy)(
Figure 112017074427387-pat00001
) 신호는 비지 상태로 변경될 수 있다.
제2 구간(PR2)에서, 데이터 라인을 통해 랜덤 독출 커맨드(RR)와 어드레스(ADDR)가 순차적으로 인가되고, 이어서, 랜덤 독출 데이터(RD)가 전송될 수 있다. 일 실시예에서, 비휘발성 메모리는 랜덤 데이터 생성기를 포함할 수 있고, 랜덤 데이터 생성기에서 생성되는 랜덤 데이터를 랜덤 독출 데이터(RD)로 출력할 수 있다. 일 실시예에서, 비휘발성 메모리는 레지스터를 포함할 수 있고, 레지스터에 미리 저장된 데이터를 랜덤 독출 데이터(RD)로 출력할 수 있다.
제3 구간(PR3)에서, 데이터 라인을 통해 제2 셋 피쳐 커맨드(SF2)와 어드레스(ADDR)가 순차적으로 인가되고, 이어서, 듀티 정정 동작의 종료를 지시하는 기입 데이터(WD)가 인가될 수 있다. 제3 구간(PR3)에서 인가되는 기입 데이터(WD)에 의해 비휘발성 메모리의 동작 피쳐들은 듀티 정정 시퀀스에서 정상 동작으로 수정될 수 있다. 기입 데이터(WD)가 전송된 이후, 레디/비지(
Figure 112017074427387-pat00002
) 신호는 비지 상태로 변경될 수 있다.
도 11b를 참조하면, 듀티 정정 시퀀스는 커맨드 타입으로 정의될 수 있다. 먼저, 데이터 라인을 통해 듀티 정정 개시 커맨드(Duty Correction Start Command)(DCS) 및 어드레스(ADDR)가 순차적으로 인가되고, 이에 따라, 비휘발성 메모리에서 듀티 정정 동작이 개시될 수 있고, DCC 트레이닝 구간이 개시될 수 있다. 이때, 듀티 정정 개시 커맨드는 듀티 정정 인에이블 커맨드라고 지칭할 수도 있다.
이어서, 데이터 라인을 통해 DCC 트레이닝을 통한 랜덤 독출 데이터(RD)가 전송될 수 있다. 이어서, 데이터 라인을 통해 듀티 정정 종료 커맨드(Duty Correction End Command)(DCE) 및 어드레스(ADDR)가 순차적으로 인가되고, 이에 따라, 비휘발성 메모리에서 듀티 정정 동작이 종료될 수 있고, DCC 트레이닝 구간이 종료될 수 있다. 이때, 듀티 정정 종료 커맨드는 듀티 정정 디스에이블 커맨드라고 지칭할 수도 있다.
도 11a 또는 도 11b에 예시된 듀티 정정 시퀀스 동안, 클럭 신호, 예를 들어, 독출 인에이블 신호는 활성화되어 소정의 주파수로 토글링할 수 있다. 듀티 정정 시퀀스가 개시된 이후, 독출 인에이블 신호는 비휘발성 메모리의 DCC 능력 또는 동작 환경에 따라 수십 또는 수백 사이클을 토글링한다. 이러한 독출 인에이블 신호의 토글링을 이용하여, 각 메모리 칩에 포함된 DCC는 내부 독출 인에이블 신호에서 발생할 수 있는 듀티 미스매치를 정정할 수 있다. 한편, 듀티 정정 시퀀스가 종료된 이후, 비휘발성 메모리는 정상 독출 동작 또는 프로그램 동작을 개시할 수 있다. 듀티 정정 시퀀스가 종료되면, 비휘발성 메모리에 대한 정상 독출 동작 또는 프로그램 동작 중에 클럭 신호가 입력될 때에, 각 메모리 칩에 포함된 DCC는 듀티가 정정된 클럭 신호를 계속하여 제공할 수 있다.
일 실시예에서, 듀티 정정 시퀀스는 비휘발성 메모리에 전원이 인가되는 파워 업 시퀀스 이후에 수행될 수 있다. 일 실시예에서, 듀티 정정 시퀀스는 비휘발성 메모리의 유휴(idle) 상태에서 주기적으로 수행될 수 있다. 일 실시예에서, 듀티 정정 시퀀스는 비휘발성 메모리의 독출 구간 중 리드 아웃 구간 이전의 독출 레이턴시 구간의 일부에서 수행될 수 있다.
도 12는 본 개시의 일 실시예에 따른 스토리지 장치(SD2)를 개략적으로 나타내는 블록도이다. 본 실시예에 따른 스토리지 장치(SD2)는 도 1의 스토리지 장치(SD1)의 변형 실시예에 대응하며, 도 1 내지 도 11b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 12를 참조하면, 스토리지 장치(SD2)는 비휘발성 메모리(30) 및 컨트롤러(20)를 포함하고, 비휘발성 메모리(30)는 제1 및 제2 메모리 칩들(100, 200) 및 버퍼 칩(400)을 포함한다. 버퍼 칩(400)은 제1 내지 제3 핀들(P1 내지 P3)과 제1 및 제2 메모리 칩들(100, 200)의 사이에 연결될 수 있고, 내부 회로(410) 및 출력 버퍼(430)를 포함할 수 있다. 버퍼 칩(400)은 주파수 부스팅 인터페이스(Frequency Boosting Interface, FBI) 회로라고 지칭할 수도 있다.
내부 회로(410)는 제1 핀(P1)을 통해 외부 클럭 신호(CLK)를 수신하고, 수신한 외부 클럭 신호(CLK)를 버퍼링함으로써 버퍼링된 클럭 신호(CLKb)를 생성할 수 있다. 내부 회로(410)는 버퍼링된 클럭 신호(CLKb)를 제1 및 제2 메모리 칩들(100, 200)에 제공할 수 있다. 출력 버퍼(430)는 제1 및 제2 메모리 칩들(100, 200)의 출력 신호를 버퍼링하고, 버퍼링된 출력 신호를 제2 또는 제3 핀(P2, P3)을 통해 컨트롤러(20)에 제공할 수 있다.
DCC 트레이닝 구간에서, DCC들(120, 140)은 버퍼링된 클럭 신호(CLKb)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 병렬적으로 수행할 수 있다. 일 실시예에서, DCC 트레이닝 구간에서, 출력 버퍼들(140, 240)은 모두 디스에이블될 수 있고, DCC들(120, 140)의 출력은 버퍼 칩(400) 및 컨트롤러(20)에 제공되지 않을 수 있다. 이때, 비휘발성 메모리(30)에 포함된 제1 및 제2 메모리 칩들(100, 200)에 대해 DCC 트레이닝을 병렬적으로 수행할 수 있다.
일 실시예에서, DCC 트레이닝 구간에서, 출력 버퍼들(140, 240) 중 하나만 인에이블될 수 있고, 예를 들어, 출력 버퍼(140)가 인에이블될 수 있다. 이때, 인에이블된 출력 버퍼(140)의 출력은 버퍼 칩(400)에 제공될 수 있다. 일 실시예에서, 출력 버퍼(430)는 디스에이블될 수 있고, DCC(120)의 출력은 컨트롤러(20)에 제공되지 않을 수 있고, 제2 또는 제3 핀(P2, P3)은 플로팅될 수 있다. 일 실시예에서, 출력 버퍼(430)는 인에이블될 수 있고, 인에이블된 출력 버퍼(430)는 출력 버퍼(140)의 출력을 버퍼링할 수 있다. 이때, 출력 버퍼(430)의 출력은 컨트롤러(20)에 제공될 수 있다.
일 실시예에서, 버퍼 칩(400)은 DCC를 더 포함할 수 있고, DCC는 출력 버퍼(140)의 출력에 대해 듀티 정정 동작을 수행할 수 있다. 이때, 비휘발성 메모리(30)에 포함된 제1 및 제2 메모리 칩들(100, 200) 및 버퍼 칩(400) 모두에 대해 DCC 트레이닝을 수행할 수 있다. 이하에서는, 도 13을 참조하여 버퍼 칩(400)이 DCC를 더 포함하는 실시예에 대해 설명하기로 한다. 한편, 일 실시예에서, 제1 및 제2 메모리 칩들(100, 200)은 DCC들(120, 220)을 포함하지 않고, 버퍼 칩(400)만 DCC를 포함할 수도 있다.
도 13은 본 개시의 일 실시예에 따른 비휘발성 메모리(30A)를 상세하게 나타내는 블록도이다. 비휘발성 메모리(30A)는 도 12의 비휘발성 메모리(30)의 일 예일 수 있다.
도 13을 참조하면, 비휘발성 메모리(30A)는 클럭 핀(301), 입출력 핀(302), 복수의 메모리 칩들(100, 200, 300), 및 버퍼 칩(400)을 포함할 수 있다. 비휘발성 메모리(30A)는 클럭 핀(301)을 통해 컨트롤러(20)로부터 외부 클럭 신호(CLK), 예를 들어, 독출 인에이블 신호를 수신할 수 있고, 입출력 핀(302)을 통해 컨트롤러(20)에 데이터 스트로브 신호(DQS) 또는 데이터(DQ)를 제공할 수 있다. 예를 들어, 클럭 핀(301)은 도 1의 제1 핀(P1)에 대응할 수 있고, 입출력 핀(302)은 도 1의 제2 핀(P2) 또는 제3 핀(P3)에 대응할 수 있다.
버퍼 칩(400)은 클럭 핀(301)에 연결되도록 구성된 제1 노드(ND41), 입출력 핀(302)에 연결되도록 구성된 제2 노드(ND42), DCC(420), 출력 버퍼(430), 및 스위치(SW4)를 포함할 수 있다. 또한, 버퍼 칩(400)은 제3 및 제4 노드들(ND43, ND44)을 더 포함할 수 있다. 제3 노드(ND43)는 복수의 메모리 칩들(100, 200, 300)에 포함된 제1 노드들(ND11, ND21, ND31)에 공통으로 연결될 수 있고, 제4 노드(ND44)는 복수의 메모리 칩들(100, 200, 300)에 포함된 제2 노드들(ND12, ND22, ND32)에 공통으로 연결될 수 있다.
버퍼 칩(400)은 제1 노드(ND41)를 통해 외부 클럭 신호(CLK)를 수신할 수 있고, 제3 노드(ND32)를 통해 버퍼링된 클럭 신호(CLKb)를 출력할 수 있다. 제1, 제2 및 제n 메모리 칩들(100, 200, 300)은 제1 노드들(ND11, ND21, ND31)를 통해 버퍼링된 클럭 신호(CLKb)를 수신할 수 있다. DCC들(120, 220, 320)은 버퍼링된 클럭 신호(CLKb)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 병렬적으로 수행할 수 있고, 출력 버퍼들(140, 240, 340)은 대응하는 DCC(120, 220, 320)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치들(SW1, SW2, SW3) 중 스위치(SW1)만 턴온될 수 있고, 출력 버퍼(140)의 출력은 제2 노드(ND12)와 연결될 수 있으며, 출력 버퍼(140)의 출력은 제2 노드(ND12)를 통해 버퍼 칩(400)의 제4 노드(ND44)에 제공될 수 있다.
버퍼 칩(400)에서, DCC(430)는 제1 메모리 칩(100)에 포함된 출력 버퍼(140)로부터 수신한 출력 신호에 대해 듀티 정정 동작을 수행할 수 있다. 출력 버퍼(430)는 DCC(420)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치(SW4)는 턴오프될 수 있고, 출력 버퍼(430)의 출력은 제2 노드(ND42)에 제공되지 않을 수 있다. 이에 따라, 입출력 핀(302)은 플로팅되고, 컨트롤러(20)는 출력 버퍼(430)의 출력을 수신할 수 없다.
일 실시예에서, 스위치(SW4)는 턴온될 수 있고, 출력 버퍼(430)의 출력은 제2 노드(ND42)를 통해 입출력 핀(302)에 제공될 수 있다. 이에 따라, 컨트롤러(20)는 출력 버퍼(430)의 출력을 수신할 수 있다. 컨트롤러(20)는 출력 버퍼(430)의 출력을 수신할 수 있고, 이에 따라, 비휘발성 메모리(30A)에 대한 듀티 정정 동작을 모니터링할 수 있다. 일 실시예에서, 컨트롤러(20)는 모니터링 결과를 기초로 듀티 정정 동작의 종료 시점을 결정할 수 있고, 결정된 종료 시점에 듀티 정정 종료 커맨드 또는 셋 피쳐 커맨드를 비휘발성 메모리(30A)에 전송할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 컨트롤러(20)는 미리 정해진 클럭 사이클 개수에 해당하는 DCC 트레이닝 구간이 종료하면 듀티 정정 종료 커맨드 또는 셋 피쳐 커맨드를 비휘발성 메모리(30A)에 전송할 수도 있다.
버퍼 칩(400)은 복수의 메모리 칩들(100, 200, 300)의 제2 노드들(ND12, ND22, ND32)의 커패시티브 로딩들(capacitive loadings)을 비휘발성 메모리(30A)의 입출력 핀(302)의 커패시티브 로딩으로부터 컷 오프(cut off) 또는 분리할 수 있다. 이로써, 출력 데이터는 빠르게 스윙할 수 있으므로, 비휘발성 메모리(30A)의 데이터 전달 성능을 향상시킬 수 있다. 또한, 버퍼 칩(400)은 클럭 핀(301)의 커패시티브 로딩으로부터 복수의 메모리 칩들(100, 200, 300)의 제1 노드들(ND11, ND21, ND31)의 커패시티브 로딩들을 컷 오프 또는 분리할 수 있다. 이로써, 클럭 신호(CLK)는 고속 동작 시 신호 무결성을 유지할 수 있다.
도 14는 본 개시의 일 실시예에 따른 스토리지 장치(SD3)를 개략적으로 나타내는 블록도이다. 본 실시예에 따른 스토리지 장치(SD3)는 도 13의 스토리지 장치(SD2)의 변형 실시예에 대응하며, 도 1 내지 도 14를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 14를 참조하면, 스토리지 장치(SD3)는 비휘발성 메모리(40) 및 컨트롤러(20)를 포함하고, 비휘발성 메모리(40)는 제1 및 제2 메모리 칩들(100, 200) 및 제1 및 제2 버퍼 칩들(400, 500)을 포함한다. 제1 버퍼 칩(400)은 제1 및 제2 메모리 칩들(100, 200)에 공통으로 연결되고, 제1 버퍼 칩(400)과 제1 및 제2 메모리 칩들(100, 200)은 제1 세트(SET1)를 구성할 수 있다. 제2 버퍼 칩(400)은 제3 및 제4 메모리 칩들(600, 700)에 공통으로 연결되고, 제2 버퍼 칩(400)과 제3 및 제4 메모리 칩들(600, 700)은 제2 세트(SET2)를 구성할 수 있다.
제1 버퍼 칩(400)은 제1 내지 제3 핀들(P1 내지 P3)과 제1 및 제2 메모리 칩들(100, 200)의 사이에 연결될 수 있고, 내부 회로(410) 및 출력 버퍼(430)를 포함할 수 있다. 내부 회로(410)는 제1 핀(P1)을 통해 외부 클럭 신호(CLK)를 수신하고, 수신한 외부 클럭 신호(CLK)를 버퍼링함으로써 제1 버퍼링된 클럭 신호(CLKb1)를 생성할 수 있다. 제2 버퍼 칩(500)은 제1 내지 제3 핀들(P1 내지 P3)과 제3 및 제4 메모리 칩들(600, 700)의 사이에 연결될 수 있고, 내부 회로(510) 및 출력 버퍼(530)를 포함할 수 있다. 내부 회로(510)는 제1 핀(P1)을 통해 외부 클럭 신호(CLK)를 수신하고, 수신한 외부 클럭 신호(CLK)를 버퍼링함으로써 제2 버퍼링된 클럭 신호(CLKb2)를 생성할 수 있다.
DCC 트레이닝 구간에서, 제1 및 제2 메모리 칩들(100, 200)은 제1 버퍼링된 클럭 신호(CLKb1)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 병렬적으로 수행할 수 있고, 제3 및 제4 메모리 칩들(600, 700)은 제2 버퍼링된 클럭 신호(CLKb2)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 병렬적으로 수행할 수 있다. 예를 들어, 제1 내지 제4 메모리 칩들(100, 200, 600, 700)은 실질적으로 동시에 듀티 정정 동작을 수행할 수 있다.
일 실시예에서, DCC 트레이닝 구간에서, 제1 내지 제4 메모리 칩들(100, 200, 600, 700)에 포함된 출력 버퍼들은 모두 디스에이블될 수 있다. 일 실시예에서, DCC 트레이닝 구간에서, 제1 및 제2 메모리 칩들(100, 200) 중 하나에 포함된 출력 버퍼만 인에이블될 수 있고, 제3 및 제4 메모리 칩들(600, 700) 중 하나에 포함된 출력 버퍼만 인에이블될 수 있다. 일 실시예에서, DCC 트레이닝 구간에서, 출력 버퍼들(430, 530)은 모두 디스에이블될 수 있다. 일 실시예에서, DCC 트레이닝 구간에서, 출력 버퍼들(430, 530) 중 하나만 인에이블될 수 있다.
일 실시예에서, 제1 및 제2 버퍼 칩들(400, 500) 각각은 DCC를 더 포함할 수 있고, 제1 버퍼 칩(400)에 포함된 DCC는 제1 및 제2 메모리 칩들(100, 200) 중 하나의 출력 신호에 대해 듀티 정정 동작을 수행할 수 있으며, 제2 버퍼 칩(500)에 포함된 DCC는 제3 및 제4 메모리 칩들(600, 700) 중 하나의 출력 신호에 대해 듀티 정정 동작을 수행할 수 있으며 다. 이때, 비휘발성 메모리(40)에 포함된 제1 내지 제4 메모리 칩들(100, 200, 600, 700) 및 제1 및 제2 버퍼 칩들(400, 500) 모두에 대해 DCC 트레이닝을 수행할 수 있다. 이하에서는, 도 15를 참조하여 제1 및 제2 버퍼 칩들(400, 500)이 DCC를 더 포함하는 실시예에 대해 설명하기로 한다. 한편, 일 실시예에서, 제1 내지 제4 메모리 칩들(100, 200, 600, 700)은 DCC들을 포함하지 않고, 제1 및 제2 버퍼 칩(400, 500)만 DCC를 포함할 수도 있다.
도 15는 본 개시의 일 실시예에 따른 비휘발성 메모리(40A)를 상세하게 나타내는 블록도이다. 비휘발성 메모리(40A)는 도 14의 비휘발성 메모리(40)의 일 예일 수 있다.
도 15를 참조하면, 비휘발성 메모리(40A)는 클럭 핀(401), 입출력 핀(402), 복수의 메모리 칩들(100, 200, 600, 700), 및 제1 및 제2 버퍼 칩들(400, 500)을 포함할 수 있다. 비휘발성 메모리(40A)는 클럭 핀(401)을 통해 컨트롤러(20)로부터 외부 클럭 신호(CLK), 예를 들어, 독출 인에이블 신호를 수신할 수 있고, 입출력 핀(402)을 통해 컨트롤러(20)에 데이터 스트로브 신호(DQS) 또는 데이터(DQ)를 제공할 수 있다. 예를 들어, 클럭 핀(401)은 도 1의 제1 핀(P1)에 대응할 수 있고, 입출력 핀(402)은 도 1의 제2 핀(P2) 또는 제3 핀(P3)에 대응할 수 있다.
제1 버퍼 칩(400)은 클럭 핀(401)에 연결되도록 구성된 제1 노드(ND41), 입출력 핀(402)에 연결되도록 구성된 제2 노드(ND42), DCC(420), 출력 버퍼(430), 및 스위치(SW4)를 포함할 수 있다. 또한, 제1 버퍼 칩(400)은 제3 및 제4 노드들(ND43, ND44)을 더 포함할 수 있다. 제3 노드(ND43)는 복수의 메모리 칩들(100, 200)에 포함된 제1 노드들(ND11, ND21)에 공통으로 연결될 수 있고, 제4 노드(ND44)는 복수의 메모리 칩들(100, 200)에 포함된 제2 노드들(ND12, ND22)에 공통으로 연결될 수 있다.
제1 버퍼 칩(400)은 제1 노드(ND41)를 통해 외부 클럭 신호(CLK)를 수신할 수 있고, 제3 노드(ND32)를 통해 제1 버퍼링된 클럭 신호(CLKb1)를 출력할 수 있다. 복수의 메모리 칩들(100, 200)은 제1 노드들(ND11, ND21)를 통해 제1 버퍼링된 클럭 신호(CLKb1)를 수신할 수 있다. DCC들(120, 220)은 제1 버퍼링된 클럭 신호(CLKb1)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 병렬적으로 수행할 수 있고, 출력 버퍼들(140, 240)은 대응하는 DCC(120, 220)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치들(SW1, SW2) 중 스위치(SW1)만 턴온될 수 있고, 출력 버퍼(140)의 출력은 제2 노드(ND12)와 연결될 수 있으며, 출력 버퍼(140)의 출력은 제2 노드(ND12)를 통해 제1 버퍼 칩(400)의 제4 노드(ND44)에 제공될 수 있다.
제1 버퍼 칩(400)에서, DCC(430)는 메모리 칩(100)에 포함된 출력 버퍼(140)로부터 수신한 출력 신호에 대해 듀티 정정 동작을 수행할 수 있다. 출력 버퍼(430)는 DCC(420)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치(SW4)는 턴온될 수 있고, 출력 버퍼(430)의 출력은 제2 노드(ND42)를 통해 입출력 핀(302)에 제공될 수 있다. 이에 따라, 컨트롤러(20)는 출력 버퍼(430)의 출력을 수신할 수 있다. 일 실시예에서, 스위치(SW4)는 턴오프될 수 있고, 출력 버퍼(430)의 출력은 제2 노드(ND42)에 제공되지 않을 수 있다. 이에 따라, 입출력 핀(402)은 플로팅되고, 컨트롤러(20)는 출력 버퍼(430)의 출력을 수신할 수 없다.
제2 버퍼 칩(500)은 클럭 핀(401)에 연결되도록 구성된 제1 노드(ND51), 입출력 핀(402)에 연결되도록 구성된 제2 노드(ND52), DCC(520), 출력 버퍼(530), 및 스위치(SW5)를 포함할 수 있다. 또한, 제2 버퍼 칩(500)은 제3 및 제4 노드들(ND53, ND54)을 더 포함할 수 있다. 제3 노드(ND53)는 복수의 메모리 칩들(600, 700)에 포함된 제1 노드들(ND61, ND71)에 공통으로 연결될 수 있고, 제4 노드(ND54)는 복수의 메모리 칩들(600, 700)에 포함된 제2 노드들(ND62, ND72)에 공통으로 연결될 수 있다.
제2 버퍼 칩(500)은 제1 노드(ND51)를 통해 외부 클럭 신호(CLK)를 수신할 수 있고, 제3 노드(ND52)를 통해 제2 버퍼링된 클럭 신호(CLKb2)를 출력할 수 있다. 복수의 메모리 칩들(600, 700)은 제1 노드들(ND61, ND71)를 통해 제2 버퍼링된 클럭 신호(CLKb2)를 수신할 수 있다. DCC들(620, 720)은 제2 버퍼링된 클럭 신호(CLKb2)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 병렬적으로 수행할 수 있고, 출력 버퍼들(640, 740)은 대응하는 DCC(620, 720)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치들(SW6, SW7) 중 스위치(SW6)만 턴온될 수 있고, 출력 버퍼(640)의 출력은 제2 노드(ND62)와 연결될 수 있으며, 출력 버퍼(640)의 출력은 제2 노드(ND62)를 통해 제2 버퍼 칩(500)의 제4 노드(ND54)에 제공될 수 있다.
제2 버퍼 칩(500)에서, DCC(530)는 메모리 칩(600)에 포함된 출력 버퍼(640)로부터 수신한 출력 신호에 대해 듀티 정정 동작을 수행할 수 있다. 출력 버퍼(530)는 DCC(520)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치(SW5)는 턴오프될 수 있고, 출력 버퍼(530)의 출력은 제2 노드(ND52)에 제공되지 않을 수 있다.
일 실시예에서, 스위치(SW4)는 턴온되고, 스위치(SW5)는 턴오프될 수 있고, 출력 버퍼(430)의 출력이 제2 노드(ND42)를 통해 입출력 핀(402)에 제공될 수 있다. 이에 따라, 컨트롤러(20)는 출력 버퍼(430)의 출력을 수신할 수 있다. 컨트롤러(20)는 출력 버퍼(430)의 출력을 수신할 수 있고, 이에 따라, 비휘발성 메모리(40A)에 대한 듀티 정정 동작을 모니터링할 수 있다. 일 실시예에서, 컨트롤러(20)는 모니터링 결과를 기초로 듀티 정정 동작의 종료 시점을 결정할 수 있고, 결정된 종료 시점에 듀티 정정 종료 커맨드 또는 셋 피쳐 커맨드를 비휘발성 메모리(40A)에 전송할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 컨트롤러(20)는 미리 정해진 클럭 사이클 개수에 해당하는 DCC 트레이닝 구간이 종료하면 듀티 정정 종료 커맨드 또는 셋 피쳐 커맨드를 비휘발성 메모리(40A)에 전송할 수도 있다.
도 16은 본 개시의 일 실시예에 따른 스토리지 장치(SD4)를 개략적으로 나타내는 블록도이다. 본 실시예에 따른 스토리지 장치(SD4)는 도 1의 스토리지 장치(SD)의 변형 실시예에 대응하며, 도 1 내지 도 11b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 16을 참조하면, 스토리지 장치(SD4)는 비휘발성 메모리(50) 및 컨트롤러(20)를 포함하고, 비휘발성 메모리(50)는 메모리 칩(100)을 포함한다. 비휘발성 메모리(50)는 '싱글 칩 메모리'라고 지칭할 수 있다. 메모리 칩(100)은 DCC(120) 및 출력 버퍼(140)를 포함할 수 있다. DCC 트레이닝 구간에서, DCC(120)는 외부 클럭 신호(CLK)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 수행할 수 있다. 또한, DCC 트레이닝 구간에서, 출력 버퍼(140)는 디스에이블될 수 있다. 구체적으로, 출력 버퍼(140)의 출력은 3상태, 즉, 하이 임피던스(Hi-Z) 상태이며, 출력 버퍼(140)는 제2 또는 제3 핀(P2, P3)과 전기적으로 연결되지 않을 수 있고, 제2 또는 제3 핀(P2, P3)은 플로팅될 수 있다. 이에 따라, DCC 트레이닝 동작 시 소모 전류를 줄일 수 있고, DCC 트레이닝 구간에서 리드 아웃 구간이 제거되므로 DCC 트레이닝 구간이 감소할 수 있다.
도 17은 본 개시의 일 실시예에 따른 비휘발성 메모리(50A)를 상세하게 나타내는 블록도이다. 비휘발성 메모리(50A)는 도 16의 비휘발성 메모리(50)의 일 예일 수 있다.
도 17을 참조하면, 비휘발성 메모리(50A)는 클럭 핀(101), 입출력 핀(102), 및 메모리 칩(100)을 포함할 수 있다. 비휘발성 메모리(50A)는 클럭 핀(101)을 통해 컨트롤러(20)로부터 외부 클럭 신호(CLK), 예를 들어, 독출 인에이블 신호를 수신할 수 있고, 입출력 핀(102)을 통해 컨트롤러(20)에 데이터 스트로브 신호(DQS) 또는 데이터(DQ)를 제공할 수 있다. 예를 들어, 클럭 핀(101)은 도 1의 제1 핀(P1)에 대응할 수 있고, 입출력 핀(102)은 도 1의 제2 핀(P2) 또는 제3 핀(P3)에 대응할 수 있다.
메모리 칩(100)은 클럭 핀(101)에 연결되도록 구성된 제1 노드(ND11) 및 입출력 핀(102)에 연결되도록 구성된 제2 노드(ND12)를 포함할 수 있다. 메모리 칩(100)은 제1 노드(ND11)를 통해 외부 클럭 신호(CLK)를 수신할 수 있다. DCC(120)는 외부 클럭 신호(CLK)에 기초한 내부 클럭 신호에 대해 듀티 정정 동작을 수행할 수 있고, 출력 버퍼(140)는 DCC(120)의 출력을 버퍼링할 수 있다. 일 실시예에서, 스위치(SW1)는 턴온될 수 있고, 출력 버퍼(140)의 출력은 제2 노드(ND12)와 연결될 수 있으며, 출력 버퍼(140)의 출력은 제2 노드(ND12)를 통해 입출력 핀(102)에 제공될 수 있다. 일 실시예에서, 스위치(SW1)는 턴오프될 수 있고, 출력 버퍼(140)의 출력은 제2 노드(ND12)와 연결되지 않을 수 있다.
도 18은 본 개시의 일 실시예들에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다. 예를 들어, 비휘발성 메모리(10) 및 컨트롤러(20)는 도 1의 비휘발성 메모리(10) 및 컨트롤러(20)에 대응할 수 있다.
단계 S110에서, 컨트롤러(20)는 DCC 트레이닝의 개시를 지시하는 시작 커맨드를 발행하고, 클럭 신호(CLK)를 활성화한다. 예를 들어, 시작 커맨드는 셋 피쳐 커맨드로 구현될 수 있다. 예를 들어, 시작 커맨드는 듀티 정정 개시 커맨드에 대응할 수 있다. 단계 S120에서, 컨트롤러(20)는 시작 커맨드 및 활성화된 클럭 신호(CLK)를 비휘발성 메모리(10)에 전송한다. 예를 들어, 시작 커맨드는 제3 신호 라인들(SL3)을 통해 컨트롤러(20)에서 비휘발성 메모리(10)로 전송될 수 있고, 클럭 신호(CLK)는 제1 신호 라인(SL1)을 통해 컨트롤러(20)에서 비휘발성 메모리(10)로 전송될 수 있다.
단계 S130에서, 비휘발성 메모리(10)에 포함된 메모리 칩들은 클럭 신호(CLK)에 대해 듀티 정정 동작들을 동시에 수행한다. 단계 S140에서, 비휘발성 메모리(10)에 포함된 모든 출력 버퍼들은 디스에이블된다. 단계 S170에서, 컨트롤러(20)는 DCC 트레이닝의 종료를 지시하는 종료 커맨드를 발행하고, 클럭 신호(CLK)를 비활성화한다. 예를 들어, 종료 커맨드는 셋 피쳐 커맨드로 구현될 수 있다. 예를 들어, 종료 커맨드는 듀티 정정 종료 커맨드에 대응할 수 있다. 단계 S180에서, 컨트롤러(20)는 종료 커맨드 및 비활성화된 클럭 신호(CLK)를 비휘발성 메모리(10)에 전송한다. 단계 S190에서, 비휘발성 메모리(10)에 포함된 메모리 칩들은 듀티 정정 동작들을 종료한다.
도 19는 본 개시의 일 실시예들에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다. 본 실시예에 따른 동작 방법은 도 18에 예시된 동작 방법의 변형 실시예에 대응하며, 중복된 설명은 생략한다.
단계 S110에서, 컨트롤러(20)는 DCC 트레이닝의 개시를 지시하는 시작 커맨드를 발행하고, 클럭 신호(CLK)를 활성화한다. 단계 S120에서, 컨트롤러(20)는 시작 커맨드 및 활성화된 클럭 신호(CLK)를 비휘발성 메모리(10)에 전송한다. 단계 S130에서, 비휘발성 메모리(10)에 포함된 메모리 칩들은 클럭 신호(CLK)에 대해 듀티 정정 동작들을 동시에 수행한다.
단계 S150에서, 비휘발성 메모리(10)에 포함된 출력 버퍼들 중 하나만 인에이블되고, 나머지 출력 버퍼들은 디스에이블된다. 단계 S160에서, 비휘발성 메모리(10)는 인에이블된 출력 버퍼에서 출력되는 랜덤 데이터를 컨트롤러(20)에 전송한다. 예를 들어, 랜덤 데이터는 제3 신호 라인들(SL3)을 통해 컨트롤러(20)에 전송될 수 있다. 단계 S170에서, 컨트롤러(20)는 DCC 트레이닝의 종료를 지시하는 종료 커맨드를 발행하고, 클럭 신호(CLK)를 비활성화한다. 단계 S180에서, 컨트롤러(20)는 종료 커맨드 및 비활성화된 클럭 신호(CLK)를 비휘발성 메모리(10)에 전송한다. 단계 S190에서, 비휘발성 메모리(10)에 포함된 메모리 칩들은 듀티 정정 동작들을 종료한다.
도 20은 본 개시의 일 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 20을 참조하면, 전자 장치(1000)는 프로세서(1100), 메모리 장치(1200), 스토리지 장치(1300), 모뎀(1400), 입출력 장치(1500) 및 파워 서플라이(1600)를 포함할 수 있다. 본 실시예에서, 스토리지 장치(1300)는 도 1 내지 도 19를 참조하여 상술된 실시예들에 따라 구현될 수 있다. 일 실시예에서, 스토리지 장치(1300)는 비휘발성 메모리 및 컨트롤러를 포함하고, 비휘발성 메모리는 복수의 메모리 칩들을 포함하고, 각 메모리 칩은 DCC 및 출력 버퍼를 포함할 수 있다. 복수의 메모리 칩들에 포함된 DCC들은 서로 병렬적으로 DCC 트레이닝을 수행할 수 있고, 복수의 메모리 칩들에 포함된 출력 버퍼들은 모두 디스에이블되거나 복수의 메모리 칩들 중 하나에 포함된 출력 버퍼만 인에이블되고 나머지 메모리 칩들에 포함된 출력 버퍼들은 디스에이블될 수 있다. 이에 따라, 스토리지 장치(1300)에서 DCC 트레이닝 구간을 감소시킬 수 있고, DCC 트레이닝 동작 시 전류 소모를 줄일 수 있다. 또한, DCC 트레이닝에 의해 독출 데이터의 유효 데이터 윈도우를 확보할 수 있으므로, 스토리지 장치(1300)의 성능 및 이에 따른 전자 장치(1000)의 전체 성능이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 메모리 칩;
    제2 메모리 칩;
    상기 제1 및 제2 메모리 칩들에 공통으로 연결되고, 트레이닝 구간 동안 외부 클럭 신호를 수신하도록 구성된 클럭 핀; 및
    상기 제1 및 제2 메모리 칩들에 공통으로 연결된 입출력 핀을 포함하고,
    상기 제1 메모리 칩은,
    상기 외부 클럭 신호를 기초로 제1 내부 클럭 신호에 대한 제1 듀티 정정 동작을 수행하는 제1 DCC(Duty Correction Circuit); 및
    상기 제1 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 제1 출력 버퍼를 포함하며,
    상기 제2 메모리 칩은,
    상기 외부 클럭 신호를 기초로 제2 내부 클럭 신호에 대한 제2 듀티 정정 동작을 수행하는 제2 DCC; 및
    상기 제2 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 제2 출력 버퍼를 포함하고,
    상기 제1 및 제2 듀티 정정 동작들은 상기 트레이닝 구간 동안 병렬적으로 수행되는, 비휘발성 메모리.
  2. 제1항에 있어서,
    상기 트레이닝 구간 동안, 상기 제1 및 제2 메모리 칩들에 각각 포함된 상기 제1 및 제2 출력 버퍼들은 모두 디스에이블되고, 상기 입출력 핀은 플로팅되는 것을 특징으로 하는 비휘발성 메모리.
  3. 제1항에 있어서,
    상기 트레이닝 구간 동안, 상기 제1 출력 버퍼만 인에이블되고, 상기 제2 출력 버퍼는 디스에이블되며, 인에이블된 상기 제1 출력 버퍼의 출력은 상기 입출력 핀을 통해 외부로 출력되는 것을 특징으로 하는 비휘발성 메모리.
  4. 제1항에 있어서,
    상기 제1 메모리 칩은, 상기 클럭 핀을 통해 상기 외부 클럭 신호를 수신하고, 수신한 상기 외부 클럭 신호로부터 상기 제1 내부 클럭 신호를 생성하는 제1 내부 회로를 더 포함하고,
    상기 제2 메모리 칩은, 상기 클럭 핀을 통해 상기 외부 클럭 신호를 수신하고, 수신한 상기 외부 클럭 신호로부터 상기 제2 내부 클럭 신호를 생성하는 제2 내부 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  5. 제1항에 있어서,
    상기 외부 클럭 신호는 상기 트레이닝 구간 동안 미리 정해진 주파수로 토글링(toggling)하는 독출 인에이블 신호인 것을 특징으로 하는 비휘발성 메모리.
  6. 제5항에 있어서,
    상기 독출 인에이블 신호는 상기 트레이닝 구간 동안, 상기 제1 및 제2 출력 버퍼들의 동작과 무관하게 상기 미리 정해진 주파수로 토글링하는 것을 특징으로 하는 비휘발성 메모리.
  7. 제1항에 있어서,
    상기 외부 클럭 신호는 상기 트레이닝 구간 동안 미리 정해진 주파수로 토글링하는 데이터 스트로브 신호인 것을 특징으로 하는 비휘발성 메모리.
  8. 제1항에 있어서,
    상기 트레이닝 구간은, 미리 정해진 개수의 클럭 사이클들을 포함하는 것을 특징으로 하는 비휘발성 메모리.
  9. 제1항에 있어서,
    상기 제1 메모리 칩은, 듀티 정정 시작 커맨드가 인가되면 상기 제1 듀티 정정 동작을 시작하고, 듀티 정정 종료 커맨드가 인가되면 상기 제1 듀티 정정 동작을 종료하고,
    상기 제2 메모리 칩은, 상기 듀티 정정 시작 커맨드가 인가되면 상기 제2 듀티 정정 동작을 시작하고, 상기 듀티 정정 종료 커맨드가 인가되면 상기 제2 듀티 정정 동작을 종료하는 것을 특징으로 하는 비휘발성 메모리.
  10. 제1항에 있어서,
    상기 제1 메모리 칩은, 제1 셋 피쳐 커맨드가 인가되면 상기 제1 듀티 정정 동작을 시작하고, 제2 셋 피쳐 커맨드가 인가되면 상기 제1 듀티 정정 동작을 종료하고,
    상기 제2 메모리 칩은, 상기 제1 셋 피쳐 커맨드가 인가되면 상기 제2 듀티 정정 동작을 시작하고, 상기 제2 셋 피쳐 커맨드가 인가되면 상기 제2 듀티 정정 동작을 종료하는 것을 특징으로 하는 비휘발성 메모리.
  11. 제1항에 있어서,
    상기 클럭 핀 및 상기 입출력 핀과 상기 제1 및 제2 메모리 칩들의 사이에 배치되고, 상기 클럭 핀을 통해 상기 외부 클럭 신호를 수신하고, 수신한 외부 클럭 신호를 버퍼링함으로써 버퍼링된 클럭 신호를 상기 제1 및 제2 메모리 칩들에 제공하도록 구성된 버퍼 칩을 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  12. 트레이닝 구간 동안, 외부 클럭 신호를 수신하도록 구성된 클럭 핀;
    데이터 신호 또는 데이터 스트로브 신호를 송수신하도록 구성된 입출력 핀;
    상기 클럭 핀 및 상기 입출력 핀에 연결되고, 상기 외부 클럭 신호를 버퍼링함으로써 버퍼링된 클럭 신호를 생성하는 버퍼 칩;
    상기 버퍼링된 클럭 신호에 기초한 제1 내부 클럭 신호에 대한 제1 듀티 정정 동작을 수행하는 제1 메모리 칩; 및
    상기 버퍼링된 클럭 신호에 기초한 제2 내부 클럭 신호에 대한 제2 듀티 정정 동작을 수행하는 제2 메모리 칩을 포함하고,
    상기 제1 및 제2 듀티 정정 동작들은 상기 트레이닝 구간 동안 병렬로 수행되며,
    상기 버퍼 칩은,
    상기 제1 메모리 칩 또는 상기 제2 메모리 칩으로부터 수신한 출력 신호에 대한 제3 듀티 정정 동작을 수행하는 제1 DCC(Duty Correction Circuit); 및
    상기 제1 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 제1 출력 버퍼를 포함하는 비휘발성 메모리.
  13. 제12항에 있어서,
    상기 트레이닝 구간 동안, 상기 제1 출력 버퍼는 디스에이블되고, 상기 입출력 핀은 플로팅되는 것을 특징으로 하는 비휘발성 메모리.
  14. 제12항에 있어서,
    상기 트레이닝 구간 동안, 상기 제1 출력 버퍼는 인에이블되고, 인에이블된 상기 제1 출력 버퍼의 출력은 상기 입출력 핀을 통해 외부로 출력되는 것을 특징으로 하는 비휘발성 메모리.
  15. 제12항에 있어서,
    상기 제1 메모리 칩은,
    상기 제1 내부 클럭 신호에 대한 상기 제1 듀티 정정 동작을 수행하는 제2 DCC; 및
    상기 제2 DCC의 출력 단자와 상기 버퍼 칩 사이에 연결되도록 구성된 제2 출력 버퍼를 포함하고,
    상기 제2 메모리 칩은,
    상기 제2 내부 클럭 신호에 대한 상기 제2 듀티 정정 동작을 수행하는 제3 DCC; 및
    상기 제3 DCC의 출력 단자와 상기 버퍼 칩 사이에 연결되도록 구성된 제3 출력 버퍼를 포함하는 비휘발성 메모리.
  16. 제15항에 있어서,
    상기 트레이닝 구간 동안, 상기 제2 출력 버퍼만 인에이블되고, 상기 제3 출력 버퍼는 디스에이블되며, 인에이블된 상기 제2 출력 버퍼의 출력은 상기 버퍼 칩에 제공되는 것을 특징으로 하는 비휘발성 메모리.
  17. 제15항에 있어서,
    상기 트레이닝 구간 동안, 상기 제2 및 제3 출력 버퍼들 및 상기 버퍼 칩에 포함된 상기 제1 출력 버퍼는 모두 디스에이블되고, 상기 입출력 핀은 플로팅되는 것을 특징으로 하는 비휘발성 메모리.
  18. 트레이닝 구간 동안, 외부 클럭 신호를 수신하도록 구성된 클럭 핀;
    데이터 신호 또는 데이터 스트로브 신호를 송수신하도록 구성된 입출력 핀;
    상기 클럭 핀 및 상기 입출력 핀 각각에 공통으로 연결되고, 상기 외부 클럭 신호를 버퍼링함으로써 제1 및 제2 버퍼링된 클럭 신호들을 각각 생성하는 제1 및 제2 버퍼 칩들; 및
    상기 제1 버퍼링된 클럭 신호에 기초한 제1 내부 클럭 신호에 대한 제1 듀티 정정 동작을 병렬적으로 수행하는 제1 메모리 칩들, 및 상기 제2 버퍼링된 클럭 신호에 기초한 제2 내부 클럭 신호에 대한 제2 듀티 정정 동작을 병렬적으로 수행하는 제2 메모리 칩들을 포함하는 복수의 메모리 칩들을 포함하고,
    상기 제1 버퍼 칩은,
    상기 제1 메모리 칩들 중 하나로부터 수신한 제1 출력 신호에 대한 제3 듀티 정정 동작을 수행하는 제1 DCC(Duty Correction Circuit); 및
    상기 제1 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 제1 출력 버퍼를 포함하며,
    상기 제2 버퍼 칩은,
    상기 제2 메모리 칩들 중 하나로부터 수신한 제2 출력 신호에 대한 제4 듀티 정정 동작을 수행하는 제2 DCC; 및
    상기 제2 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 제2 출력 버퍼를 포함하는 비휘발성 메모리.
  19. 제18항에 있어서,
    상기 제1 메모리 칩들 각각은, 상기 제1 내부 클럭 신호에 대해 상기 제1 듀티 정정 동작을 수행하는 제3 DCC, 및 상기 제3 DCC의 출력 단자와 상기 제1 버퍼 칩 사이에 연결되도록 구성된 제3 출력 버퍼를 포함하고,
    상기 제2 메모리 칩들 각각은, 상기 제2 내부 클럭 신호에 대해 상기 제2 듀티 정정 동작을 수행하는 제4 DCC, 및 상기 제4 DCC의 출력 단자와 상기 제2 버퍼 칩 사이에 연결되도록 구성된 제4 출력 버퍼를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  20. 트레이닝 구간 동안, 외부 클럭 신호를 수신하도록 구성된 클럭 핀;
    데이터 신호 또는 데이터 스트로브 신호를 송수신하도록 구성된 입출력 핀;
    상기 클럭 핀 및 상기 입출력 핀에 연결된 메모리 칩을 포함하고,
    상기 메모리 칩은,
    상기 클럭 핀을 통해 상기 외부 클럭 신호를 수신하고, 수신한 상기 외부 클럭 신호로부터 내부 클럭 신호를 생성하는 내부 회로;
    상기 내부 클럭 신호에 대한 듀티 정정 동작을 수행하는 DCC(Duty Correction Circuit); 및
    상기 DCC의 출력 단자와 상기 입출력 핀 사이에 연결되도록 구성된 출력 버퍼를 포함하며,
    상기 트레이닝 구간 동안, 상기 출력 버퍼는 디스에이블되고, 상기 입출력 핀은 플로팅되는 것을 특징으로 하는 비휘발성 메모리.
KR1020170097815A 2017-06-01 2017-08-01 듀티 정정 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치 KR102315274B1 (ko)

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