JP4422393B2 - ディジタル遅延ライン - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル遅延ライン及び遅延固定ループに関し、特に、ディジタル遅延ラインを構成する単位遅延素子の構成を簡単にし、かつ、単位遅延素子の遅延時間である単位遅延を減少させたディジタル遅延ライン及び遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ設計において、高速データ伝送を阻害する原因となるクロック信号波形の歪み、即ちクロックスキューの特性のうち、半導体チップ内部のクロックバッファを通過するのにかかる時間は、ＤＲＡＭのタイミングパラメータを決定するにあたって重要である。ＤＲＡＭに供給される外部クロックは、ＣＭＯＳレベルで入力されないことから、クロックバッファを介して受信しなければならず、内部回路の各部にクロックを供給するためには、駆動能力の大きいクロックドライバ回路を使用しなければならない。したがって、内部クロックは、外部クロック信号に比較して遅延しており、このような内部クロックの制御を受ける内部の各種回路は、外部クロックに比較して常に一定の遅延を有することになる。これにより、外部クロックの入力からデータ出力までに要する時間であるクロックアクセスタイムは、遅延時間だけ増加することから、ＤＲＡＭの高速動作が不可能となるなど、遅延時間はシステム設計において特に考慮すべき重要な事項である。このような遅延を除去してメモリの高速化を達成するために、位相固定ループ（phase locked loop：ＰＬＬ）と遅延固定ループ（delay locked loop：ＤＬＬ）が使用されている。ＤＬＬは、ＰＬＬの電圧制御発振器（voltage controlled oscillator：ＶＣＯ）の代りに電圧制御遅延ライン（voltage controlled delay line：ＶＣＤＬ）を使用する点でＰＬＬと区別される。
【０００３】
図1は、従来のディジタル遅延ラインを示す回路図である。図1に示すように、従来のディジタル遅延ラインは、クロック信号ｃｌｋを所定時間遅延させる遅延部１０３と、この遅延部１０３の所定位置の単位遅延素子に選択的にクロック信号を供給するクロック供給部１０５とを備えて構成されている。図１において、ｃｌｋはクロックバッファ（図示せず）から供給されるクロック信号を、ｃｌｋｏｕｔはこのディジタル遅延ラインを介することによって遅延されたクロック信号を各々示す。
【０００４】
従来のディジタル遅延ラインにおける遅延部１０３は、図１に示されたように、ＮＡＮＤゲート（以下、「遅延部ＮＡＮＤゲート」という）とインバータゲートとが交互に接続された構造を有する。１個の遅延部ＮＡＮＤゲートと１個のインバータゲートが１つの単位遅延素子（unit delay element）１０１を構成する。インバータゲートの出力は、次段の遅延部ＮＡＮＤゲートに入力される。クロック供給部１０５は、遅延部１０３を構成する単位遅延素子１０１と同数（図１では１００個）のＮＡＮＤゲート（以下、「クロック供給部ＮＡＮＤゲート」という）を備えて構成されている。それぞれのクロック供給部ＮＡＮＤゲートには、クロック信号ｃｌｋが入力される。また、クロック供給部ＮＡＮＤゲートへの他方の入力信号として、クロック供給部ＮＡＮＤゲートを選択的にイネーブルさせる選択信号ｓｅｌ１、ｓｅｌ２、…、ｓｅｌ１００が、各々のクロック供給部ＮＡＮＤゲートの入力端に入力される。
【０００５】
図２は、図１に示された従来のディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。図１において、選択信号ｓｅｌ１〜ｓｅｌ１００のうち、選択信号ｓｅｌ１のみをハイレベルに設定し、その他の選択信号ｓｅｌ２〜ｓｅｌ１００をローレベルに設定した場合、クロック信号ｃｌｋは、右端の１個のクロック供給部ＮＡＮＤゲートと右端の１個の単位遅延素子１０１とを経て、遅延したクロック信号ｃｌｋｏｕｔとして出力される。同様に、選択信号ｓｅｌ２のみをハイレベルに設定し、その他の選択信号ｓｅｌ１、ｓｅｌ３〜ｓｅｌ１００をローレベルに設定した場合、クロック信号ｃｌｋは、右から２番目の１個のクロック供給部ＮＡＮＤゲートと右から１番目及び２番目の２個の単位遅延素子１０１とを経て、遅延したクロック信号ｃｌｋｏｕｔとして出力される。従って、選択信号ｓｅｌ１をハイレベルに設定する場合と、選択信号ｓｅｌ２をハイレベルに設定する場合とでは、クロック信号ｃｌｋが経由する単位遅延素子の個数に差異があることから、図２に示すように、各々の場合に出力されるクロック信号ｃｌｋｏｕｔのタイミングは、１個の単位遅延素子を経由する時間だけ異なることとなる。１個の単位遅延素子を経由するのにかかる時間を、単位遅延（unit delay：ＵＤ）という。
【０００６】
【発明が解決しようとする課題】
上記したように、従来のディジタル遅延ラインでは、単位遅延素子が1個のＮＡＮＤゲートと1個のインバータゲートの２個のゲートから構成されているので、このような単位遅延素子を用いた遅延固定ループは、その分ジッタ特性が劣化することになる。また、従来の単位遅延素子を使用したディジタル遅延ラインの設計において、占有面積が大きくなるという問題点がある。
【０００７】
従って、本発明の目的は、遅延固定ループのジッタ特性を改善することが可能なディジタル遅延ラインを提供することである。
【０００８】
また、本発明の他の目的は、ディジタル遅延ラインの設計において、単位遅延素子が占める面積を減少させることが可能なディジタル遅延ラインを提供することである。
【０００９】
【課題を解決するための手段】
本発明の目的は、以下の手段によって達成される。
【００１０】
即ち、本発明に係るディジタル遅延ラインは、第１クロック信号及び第１制御信号が入力される第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号及びハイレベルの信号が入力される第２ＮＡＮＤゲートと、第２制御信号が入力される第１インバータと、前記第１クロック信号と１８０゜の位相差を有する第２クロック信号、及び前記第１インバータの出力信号が入力される第１ＮＯＲゲートと、前記第２ＮＡＮＤゲートの出力信号及び前記第１ＮＯＲゲートの出力信号が入力される第２ＮＯＲゲートとを備え、前記第１クロック信号及び前記第２クロック信号のデューティが５０％であり、前記第１制御信号及び第２制御信号のうちのいずれか１つのみがハイレベルに設定され、前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しく、前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことを特徴とする。
【００１１】
上記したディジタル遅延ラインは、第１クロック信号及び第３制御信号が入力される第３ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲートの出力信号が入力される第４ＮＡＮＤゲートとをさらに備えているものであることが望ましい。
【００１２】
上記したディジタル遅延ラインは、第４制御信号が入力される第２インバータと、前記第２クロック信号及び前記第２インバータの出力信号が入力される第３ＮＯＲゲートと、前記第４ＮＡＮＤゲートの出力信号及び前記第３ＮＯＲゲートの出力信号が入力される第４ＮＯＲゲートとをさらに備えているものであることが望ましい。
【００１３】
また、前記第１クロック信号の立上りエッジと前記第２クロック信号の立下りエッジとが同じタイミングであることが望ましい。
【００１４】
また、前記第１クロック信号及び前記第２クロック信号のデューティが５０％であることが望ましい。
【００１５】
また、前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しいことが望ましい。
【００１６】
また、前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことが望ましい。
【００１７】
本発明に係る別のディジタル遅延ラインは、第１制御信号が入力される第１インバータと、第１クロック信号及び前記第１インバータの出力信号が入力される第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号及びローレベルの信号が入力される第２ＮＯＲゲートと、前記第１クロック信号と１８０゜の位相差を有する第２クロック信号、及び第２制御信号が入力される第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲートの出力信号が入力される第２ＮＡＮＤゲートとを備え、前記第１クロック信号及び前記第２クロック信号のデューティが５０％であり、前記第１制御信号及び第２制御信号のうちのいずれか１つのみがハイレベルに設定され、前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しく、前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を詳細に説明する。各図面において、同じ参照符号は、同じまたは同等の構成要素または信号を示す。
【００１９】
図３は本発明の実施の形態に係るディジタル遅延ラインを示す回路図である。図３に示されているように、本実施の形態に係るディジタル遅延ライン３００においては、一つのＮＡＮＤゲートまたは一つのＮＯＲゲートが単位遅延素子を構成する。単位遅延素子を構成するＮＡＮＤゲートまたはＮＯＲゲートは、交互に直列に接続されて遅延ライン３００を形成している。ｃｌｋ及びｃｌｋｂは相互の位相差が１８０゜であるクロック信号であり、ｓｅｌ１〜ｓｅｌ２００はディジタル遅延ライン３００によって生じるクロック信号ｃｌｋ、ｃｌｋｂの遅延程度を制御する信号である。本実施の形態では、ディジタル遅延ライン３００は２００個の単位遅延素子を具備している。
【００２０】
ＮＡＮＤゲートＮＤ２００ａは、クロック信号ｃｌｋ及び制御信号ｓｅｌ２００が二つの入力信号として入力され、出力信号をＮＡＮＤゲートＮＤ２００ｂの一方の入力信号として供給する。ＮＡＮＤゲートＮＤ２００ｂの他方の入力信号として、ハイレベルＶｃｃの信号が入力される。図３に示したディジタル遅延ライン３００においては、出力信号ｃｌｋｏｕｔが出力される出力端子から最も遠い単位遅延素子がＮＡＮＤゲートＮＤ２００ｂであるので、その単位遅延素子の一方の入力信号としてハイレベルの信号が使用されているが、最も遠い単位遅延素子がＮＯＲゲートである場合には、その単位遅延素子の一方の入力信号としてローレベルの信号が使用される。ＮＡＮＤゲートＮＤ２００ｂの出力信号は、次段の単位遅延素子であるＮＯＲゲートＮＲ１９９ｂに供給される。一方、ＮＯＲゲートＮＲ１９９ａの二つの入力信号として、クロック信号ｃｌｋｂとインバータＩＶ１９９により反転された制御信号ｓｅｌ１９９とが使用される。ＮＯＲゲートＮＲ１９９ａの出力信号とＮＡＮＤゲートＮＤ２００ｂの出力信号とが、ＮＯＲゲートＮＲ１９９ｂの二つの入力信号として使用される。残りのＮＡＮＤゲートＮＤ１９８ａ、ＮＤ１９８ｂ、…、ＮＤ４ａ、ＮＤ４ｂ、ＮＤ２ａ、ＮＤ２ｂ、ＮＯＲゲートＮＲ１９７ａ、ＮＲ１９７ｂ、…、ＮＲ３ａ、ＮＲ３ｂ、ＮＲ１ａ、ＮＲ１ｂ、及びインバータＩＶ１９７、…ＩＶ３、ＩＶ１も同様に接続される。最終段の単位遅延素子であるＮＯＲゲートＮＲ１ｂの出力信号がディジタル遅延ライン３００の出力信号となる。
【００２１】
クロック信号ｃｌｋの立上りエッジとクロック信号ｃｌｋｂの立下りエッジとはタイミングが同じである。ディジタル遅延ライン３００の単位遅延素子を構成するＮＡＮＤゲートＮＤ２００ｂ、…、ＮＤ２ｂと、ＮＯＲゲートＮＲ１９９ｂ、…、ＮＤ１ｂとは遅延時間が等しいように設計される。また、制御信号ｓｅｌ２００、…、ｓｅｌ１によって単位遅延素子にクロック信号ｃｌｋ、ｃｌｋｂを供給するＮＡＮＤゲートＮＤ２００ａ、…、ＮＤ２ａと、ＮＯＲゲートＮＲ１９９ａ、…、ＮＲ１ａとは遅延時間が等しく設計される。これは選択信号ｓｅｌ２００、…、ｓｅｌ１によって指定されるディジタル遅延ライン３００の遅延時間の変動幅を一定にするためである。一方、デューティが５０％である出力信号ｃｌｋｏｕｔを得るためには、クロック信号ｃｌｋとクロック信号ｃｌｋｂのデューティが各々５０％であることが必要である。
【００２２】
以下においては、選択信号ｓｅｌ２のみがハイレベルである場合、及び選択信号ｓｅｌ１のみがハイレベルである場合を例として、ディジタル遅延ライン３００の動作を説明する。まず、選択信号ｓｅｌ２のみがハイレベルである場合、ＮＡＮＤゲートＮＤ２００ａ、ＮＤ１９８ａ、…、ＮＤ４ａはすべてハイレベルの信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ１９７ａ、…、ＮＲ３ａ、ＮＲ１ａはすべてローレベルの信号を出力する。そして、ＮＡＮＤゲートＮＤ２００ｂの二つの入力端子にハイレベルの入力信号が入力されるので、ＮＡＮＤゲートＮＤ２００ｂはローレベルの信号を出力し、これによってＮＯＲゲートＮＲ１９９ｂの二つの入力端子にローレベルの信号が入力されるので、ＮＯＲゲートＮＲ１９９ｂはハイレベルの信号を出力する。選択信号ｓｅｌ２００、…、ｓｅｌ３と関連して単位遅延素子を構成する論理ゲートのうち、ＮＡＮＤゲートは全てローレベルの信号を出力し、ＮＯＲゲートは全てハイレベルの信号を出力する。
【００２３】
ハイレベルである選択信号ｓｅｌ２が一方の入力信号として供給されるＮＡＮＤゲートＮＤ２ａは、他方の入力信号であるクロック信号ｃｌｋのレベルが反転された信号を出力する。すなわち、ＮＡＮＤゲートＮＤ２ａは、クロック信号ｃｌｋがハイレベルならばローレベルの信号を出力し、クロック信号ｃｌｋがローレベルならばハイレベルの信号を出力する。ＮＡＮＤゲートＮＤ２ａの出力信号は、ＮＡＮＤゲートＮＤ２ｂの一方の入力信号として供給され、ＮＡＮＤゲートＮＤ２ｂの他方の入力信号には前段の単位遅延素子のＮＯＲゲートＮＲ３ｂからハイレベルの信号が供給される。したがって、ＮＡＮＤゲートＮＤ２ｂは、ＮＡＮＤゲートＮＤ２ａの出力信号を反転して次段の単位遅延素子であるＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲートＮＲ１ａからローレベルの信号が出力されるので、ＮＯＲゲートＮＲ１ｂは、ＮＡＮＤゲートＮＤ２ｂの出力信号のレベルが反転した信号をディジタル遅延ライン３００の出力信号ｃｌｋｏｕｔとして出力する。
【００２４】
次に、選択信号ｓｅｌ１のみがハイレベルである場合に関して説明する。選択信号ｓｅｌ１のみがハイレベルである場合、ＮＡＮＤゲートＮＤ２００ａ、ＮＤ１９８ａ、…、ＮＤ４ａ、ＮＤ２ａはすべてハイレベルの信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ１９７ａ、…、ＮＲ３ａはすべてローレベルの信号を出力する。そして、選択信号ｓｅｌ２００、…、ｓｅｌ２と関連して単位遅延素子を構成する論理ゲートのうち、ＮＡＮＤゲートは全てローレベルの信号を出力し、ＮＯＲゲートは全てハイレベルの信号を出力する。ハイレベルの選択信号ｓｅｌ１はインバータＩＶ１により反転されてローレベルとなり、ＮＯＲゲートＮＲ１ａの一方の入力信号として供給されるので、ＮＯＲゲートＮＲ１ａはクロック信号ｃｌｋｂのレベルを反転した信号を出力し、これをＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲートＮＲ１ｂの他方の入力信号としてＮＡＮＤゲートＮＤ２ｂからローレベルの信号が入力されるので、ＮＯＲゲートＮＲ１ｂは、ＮＯＲゲートＮＲ１ａの出力信号のレベルが再び反転された信号をディジタル遅延ライン３００の出力信号ｃｌｋｏｕｔとして出力する。
【００２５】
制御信号ｓｅｌ２のみがハイレベルである場合、クロック信号ｃｌｋが、ＮＡＮＤゲートＮＤ２ａ、ＮＡＮＤゲートＮＤ２ｂ及びＮＯＲゲートＮＲ１ｂの３個のゲートを経由して出力する。一方、制御信号ｓｅｌ１のみがハイレベルである場合、クロック信号ｃｌｋｂが、ＮＯＲゲートＮＲ１ａ及びＮＯＲゲートＮＲ１ｂの２個のゲートを経由して出力する。ディジタル遅延ライン３００において、ＮＡＮＤゲートとＮＯＲゲートの遅延時間が等しいように設計されていれば、上記した２つの場合において、クロック信号ｃｌｋ又はｃｌｋｂがディジタル遅延ライン３００に入力された後、出力信号ｃｌｋｏｕｔとして出力されるまでに要する遅延時間は、１個のゲートの遅延時間に該当するだけの時間差となる。
【００２６】
図４は、図３に示された実施の形態に係るディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。図２に示された従来のディジタル遅延ラインでは、１種類のクロック信号ｃｌｋのみを使用するが、本実施の形態に係るディジタル遅延ラインでは、上記したように２種類のクロック信号ｃｌｋ、ｃｌｋｂを使用する。図４に示されたように、第１のクロック信号ｃｌｋと第２のクロック信号ｃｌｋｂとは、１８０゜の位相差を有し、何れもデューティがほぼ５０％でなければならない。デューティが５０％でなければ、単位遅延時間が一定でなくなる。そこで、本実施の形態に係るディジタル遅延ラインを用いた遅延固定ループでは、前段にデューティ補正回路を備えて、クロック信号ｃｌｋ、ｃｌｋｂが５０％のデューティとなるように補正することが望ましい。
【００２７】
図５は、従来の遅延固定ループを示すブロック図である。図５に示されているように、従来の遅延固定ループはクロックバッファ５０１、ディジタル遅延ライン５０３ａ、５０３ｂ、遅延モニタ回路５０５、位相比較回路５０７、シフト制御回路５０９、出力バッファ５１１、入出力ドライバ５１３から構成されている。図５において、ｃｌｋはクロックバッファ５０１から出力されてディジタル遅延ライン５０３ａ、５０３ｂと位相比較回路５０７とに提供されるクロック信号を、ＤＱはデータ出力をそれぞれ表す。
【００２８】
図６は、本発明の実施の形態に係るディジタル遅延ラインを使用した遅延固定ループを示すブロック図である。図５に示された従来の遅延固定ループと比較すれば、図３に示された構成のディジタル遅延ライン６０５ａ、６０５ｂが使用される点が相違している。また、上記したように、デューティが５０％でなければ、単位遅延時間が一定でなくなるので、クロックバッファ６０１の出力であるクロック信号ｃｌｋ、ｃｌｋｂのデューティを補正するためのデューティ補正回路６０３を備えている点が相違する。
【００２９】
クロックバッファ６０１には外部から外部クロック信号が入力される。デューティ補正回路６０３は、クロックバッファ６０１から出力される第１クロック信号ｃｌｋと第２クロック信号ｃｌｋｂとが５０％のデューティを有するようにデューティを補正する。ディジタル遅延ライン６０５ａ、６０５ｂは、第１クロック信号ｃｌｋ及び第２クロック信号ｃｌｋｂが入力されて、外部クロック信号から所定時間遅延されたクロック信号を出力する。位相比較回路６０９は、ディジタル遅延ライン６０５ａから出力されるクロック信号と第１クロック信号ｃｌｋとの位相を比較して、ディジタル遅延ライン６０５ａ、６０５ｂでの遅延時間を制御する。
【００３０】
図７は、クロックバッファ６０１の一部であるクロック信号増幅部７０１とデューティ補正回路６０３との関係を示すブロック図である。図８はクロック信号増幅部７０１の具体的な回路図であり、図９はデューティ補正回路６０３の具体的な回路図である。ここで、クロック信号増幅部７０１及びデューティ補正回路６０３に関しては詳述しない。
【００３１】
図１０は、本発明の別の実施の形態に係るディジタル遅延ライン１０００を示す回路図である。図３に図示されたディジタル遅延ライン３００と比較すれば、最初の単位遅延素子ＮＲ２００ｂがＮＯＲゲートで構成され、外部からこのＮＯＲゲートに入力される一方の入力信号が接地レベルＶｓｓである点が異なるが、その他の構成及び全体的な動作原理は図３に示されているディジタル遅延ライン３００と同様である。
【００３２】
本発明は、本発明の技術的思想から逸脱することなく、種々の変更を加えて実施することが可能である。上記の実施の形態は、あくまでも、本発明の技術内容を明らかにするためのものであって、本発明は、上記した具体的な実施の形態のみに限定して狭義に解釈されるべきものではない。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、遅延固定ループのジッタ特性を改善することが可能である。また、ディジタル遅延ラインの設計時に必要な面積を、従来と比較して略1／２に低減することができる。
【図面の簡単な説明】
【図１】 従来のディジタル遅延ラインを示す回路図である。
【図２】 従来のディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。
【図３】 本発明の実施の形態に係るディジタル遅延ラインを示す回路図である。
【図４】 図３に示された実施の形態に係るディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。
【図５】 従来の遅延固定ループを示すブロック図である。
【図６】 本発明の実施の形態に係る遅延固定ループを示すブロック図である。
【図７】 本発明の実施の形態に係るクロック信号増幅部（クロックバッファの一部）とデューティ補正回路の関係を示すブロック図である。
【図８】 本発明の実施の形態に係るクロック信号増幅部を示す回路図である。
【図９】 本発明の実施の形態に係るデューティ補正回路を示す回路図である。
【図１０】 本発明の別の実施の形態に係るディジタル遅延ラインを示す回路図である。
【符号の説明】
６０１ クロックバッファ
６０３ デューティ補正回路
６０５ａ、６０５ｂ ディジタル遅延ライン
６０７ 遅延モニタ回路
６０９ 位相比較回路
６１１ シフト制御回路
６１３ 出力バッファ
６１５ 出力ドライバ
【発明の属する技術分野】
本発明は、ディジタル遅延ライン及び遅延固定ループに関し、特に、ディジタル遅延ラインを構成する単位遅延素子の構成を簡単にし、かつ、単位遅延素子の遅延時間である単位遅延を減少させたディジタル遅延ライン及び遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ設計において、高速データ伝送を阻害する原因となるクロック信号波形の歪み、即ちクロックスキューの特性のうち、半導体チップ内部のクロックバッファを通過するのにかかる時間は、ＤＲＡＭのタイミングパラメータを決定するにあたって重要である。ＤＲＡＭに供給される外部クロックは、ＣＭＯＳレベルで入力されないことから、クロックバッファを介して受信しなければならず、内部回路の各部にクロックを供給するためには、駆動能力の大きいクロックドライバ回路を使用しなければならない。したがって、内部クロックは、外部クロック信号に比較して遅延しており、このような内部クロックの制御を受ける内部の各種回路は、外部クロックに比較して常に一定の遅延を有することになる。これにより、外部クロックの入力からデータ出力までに要する時間であるクロックアクセスタイムは、遅延時間だけ増加することから、ＤＲＡＭの高速動作が不可能となるなど、遅延時間はシステム設計において特に考慮すべき重要な事項である。このような遅延を除去してメモリの高速化を達成するために、位相固定ループ（phase locked loop：ＰＬＬ）と遅延固定ループ（delay locked loop：ＤＬＬ）が使用されている。ＤＬＬは、ＰＬＬの電圧制御発振器（voltage controlled oscillator：ＶＣＯ）の代りに電圧制御遅延ライン（voltage controlled delay line：ＶＣＤＬ）を使用する点でＰＬＬと区別される。
【０００３】
図1は、従来のディジタル遅延ラインを示す回路図である。図1に示すように、従来のディジタル遅延ラインは、クロック信号ｃｌｋを所定時間遅延させる遅延部１０３と、この遅延部１０３の所定位置の単位遅延素子に選択的にクロック信号を供給するクロック供給部１０５とを備えて構成されている。図１において、ｃｌｋはクロックバッファ（図示せず）から供給されるクロック信号を、ｃｌｋｏｕｔはこのディジタル遅延ラインを介することによって遅延されたクロック信号を各々示す。
【０００４】
従来のディジタル遅延ラインにおける遅延部１０３は、図１に示されたように、ＮＡＮＤゲート（以下、「遅延部ＮＡＮＤゲート」という）とインバータゲートとが交互に接続された構造を有する。１個の遅延部ＮＡＮＤゲートと１個のインバータゲートが１つの単位遅延素子（unit delay element）１０１を構成する。インバータゲートの出力は、次段の遅延部ＮＡＮＤゲートに入力される。クロック供給部１０５は、遅延部１０３を構成する単位遅延素子１０１と同数（図１では１００個）のＮＡＮＤゲート（以下、「クロック供給部ＮＡＮＤゲート」という）を備えて構成されている。それぞれのクロック供給部ＮＡＮＤゲートには、クロック信号ｃｌｋが入力される。また、クロック供給部ＮＡＮＤゲートへの他方の入力信号として、クロック供給部ＮＡＮＤゲートを選択的にイネーブルさせる選択信号ｓｅｌ１、ｓｅｌ２、…、ｓｅｌ１００が、各々のクロック供給部ＮＡＮＤゲートの入力端に入力される。
【０００５】
図２は、図１に示された従来のディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。図１において、選択信号ｓｅｌ１〜ｓｅｌ１００のうち、選択信号ｓｅｌ１のみをハイレベルに設定し、その他の選択信号ｓｅｌ２〜ｓｅｌ１００をローレベルに設定した場合、クロック信号ｃｌｋは、右端の１個のクロック供給部ＮＡＮＤゲートと右端の１個の単位遅延素子１０１とを経て、遅延したクロック信号ｃｌｋｏｕｔとして出力される。同様に、選択信号ｓｅｌ２のみをハイレベルに設定し、その他の選択信号ｓｅｌ１、ｓｅｌ３〜ｓｅｌ１００をローレベルに設定した場合、クロック信号ｃｌｋは、右から２番目の１個のクロック供給部ＮＡＮＤゲートと右から１番目及び２番目の２個の単位遅延素子１０１とを経て、遅延したクロック信号ｃｌｋｏｕｔとして出力される。従って、選択信号ｓｅｌ１をハイレベルに設定する場合と、選択信号ｓｅｌ２をハイレベルに設定する場合とでは、クロック信号ｃｌｋが経由する単位遅延素子の個数に差異があることから、図２に示すように、各々の場合に出力されるクロック信号ｃｌｋｏｕｔのタイミングは、１個の単位遅延素子を経由する時間だけ異なることとなる。１個の単位遅延素子を経由するのにかかる時間を、単位遅延（unit delay：ＵＤ）という。
【０００６】
【発明が解決しようとする課題】
上記したように、従来のディジタル遅延ラインでは、単位遅延素子が1個のＮＡＮＤゲートと1個のインバータゲートの２個のゲートから構成されているので、このような単位遅延素子を用いた遅延固定ループは、その分ジッタ特性が劣化することになる。また、従来の単位遅延素子を使用したディジタル遅延ラインの設計において、占有面積が大きくなるという問題点がある。
【０００７】
従って、本発明の目的は、遅延固定ループのジッタ特性を改善することが可能なディジタル遅延ラインを提供することである。
【０００８】
また、本発明の他の目的は、ディジタル遅延ラインの設計において、単位遅延素子が占める面積を減少させることが可能なディジタル遅延ラインを提供することである。
【０００９】
【課題を解決するための手段】
本発明の目的は、以下の手段によって達成される。
【００１０】
即ち、本発明に係るディジタル遅延ラインは、第１クロック信号及び第１制御信号が入力される第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出力信号及びハイレベルの信号が入力される第２ＮＡＮＤゲートと、第２制御信号が入力される第１インバータと、前記第１クロック信号と１８０゜の位相差を有する第２クロック信号、及び前記第１インバータの出力信号が入力される第１ＮＯＲゲートと、前記第２ＮＡＮＤゲートの出力信号及び前記第１ＮＯＲゲートの出力信号が入力される第２ＮＯＲゲートとを備え、前記第１クロック信号及び前記第２クロック信号のデューティが５０％であり、前記第１制御信号及び第２制御信号のうちのいずれか１つのみがハイレベルに設定され、前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しく、前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことを特徴とする。
【００１１】
上記したディジタル遅延ラインは、第１クロック信号及び第３制御信号が入力される第３ＮＡＮＤゲートと、該第３ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲートの出力信号が入力される第４ＮＡＮＤゲートとをさらに備えているものであることが望ましい。
【００１２】
上記したディジタル遅延ラインは、第４制御信号が入力される第２インバータと、前記第２クロック信号及び前記第２インバータの出力信号が入力される第３ＮＯＲゲートと、前記第４ＮＡＮＤゲートの出力信号及び前記第３ＮＯＲゲートの出力信号が入力される第４ＮＯＲゲートとをさらに備えているものであることが望ましい。
【００１３】
また、前記第１クロック信号の立上りエッジと前記第２クロック信号の立下りエッジとが同じタイミングであることが望ましい。
【００１４】
また、前記第１クロック信号及び前記第２クロック信号のデューティが５０％であることが望ましい。
【００１５】
また、前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しいことが望ましい。
【００１６】
また、前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことが望ましい。
【００１７】
本発明に係る別のディジタル遅延ラインは、第１制御信号が入力される第１インバータと、第１クロック信号及び前記第１インバータの出力信号が入力される第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号及びローレベルの信号が入力される第２ＮＯＲゲートと、前記第１クロック信号と１８０゜の位相差を有する第２クロック信号、及び第２制御信号が入力される第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲートの出力信号が入力される第２ＮＡＮＤゲートとを備え、前記第１クロック信号及び前記第２クロック信号のデューティが５０％であり、前記第１制御信号及び第２制御信号のうちのいずれか１つのみがハイレベルに設定され、前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しく、前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことを特徴とする。
【００１８】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を詳細に説明する。各図面において、同じ参照符号は、同じまたは同等の構成要素または信号を示す。
【００１９】
図３は本発明の実施の形態に係るディジタル遅延ラインを示す回路図である。図３に示されているように、本実施の形態に係るディジタル遅延ライン３００においては、一つのＮＡＮＤゲートまたは一つのＮＯＲゲートが単位遅延素子を構成する。単位遅延素子を構成するＮＡＮＤゲートまたはＮＯＲゲートは、交互に直列に接続されて遅延ライン３００を形成している。ｃｌｋ及びｃｌｋｂは相互の位相差が１８０゜であるクロック信号であり、ｓｅｌ１〜ｓｅｌ２００はディジタル遅延ライン３００によって生じるクロック信号ｃｌｋ、ｃｌｋｂの遅延程度を制御する信号である。本実施の形態では、ディジタル遅延ライン３００は２００個の単位遅延素子を具備している。
【００２０】
ＮＡＮＤゲートＮＤ２００ａは、クロック信号ｃｌｋ及び制御信号ｓｅｌ２００が二つの入力信号として入力され、出力信号をＮＡＮＤゲートＮＤ２００ｂの一方の入力信号として供給する。ＮＡＮＤゲートＮＤ２００ｂの他方の入力信号として、ハイレベルＶｃｃの信号が入力される。図３に示したディジタル遅延ライン３００においては、出力信号ｃｌｋｏｕｔが出力される出力端子から最も遠い単位遅延素子がＮＡＮＤゲートＮＤ２００ｂであるので、その単位遅延素子の一方の入力信号としてハイレベルの信号が使用されているが、最も遠い単位遅延素子がＮＯＲゲートである場合には、その単位遅延素子の一方の入力信号としてローレベルの信号が使用される。ＮＡＮＤゲートＮＤ２００ｂの出力信号は、次段の単位遅延素子であるＮＯＲゲートＮＲ１９９ｂに供給される。一方、ＮＯＲゲートＮＲ１９９ａの二つの入力信号として、クロック信号ｃｌｋｂとインバータＩＶ１９９により反転された制御信号ｓｅｌ１９９とが使用される。ＮＯＲゲートＮＲ１９９ａの出力信号とＮＡＮＤゲートＮＤ２００ｂの出力信号とが、ＮＯＲゲートＮＲ１９９ｂの二つの入力信号として使用される。残りのＮＡＮＤゲートＮＤ１９８ａ、ＮＤ１９８ｂ、…、ＮＤ４ａ、ＮＤ４ｂ、ＮＤ２ａ、ＮＤ２ｂ、ＮＯＲゲートＮＲ１９７ａ、ＮＲ１９７ｂ、…、ＮＲ３ａ、ＮＲ３ｂ、ＮＲ１ａ、ＮＲ１ｂ、及びインバータＩＶ１９７、…ＩＶ３、ＩＶ１も同様に接続される。最終段の単位遅延素子であるＮＯＲゲートＮＲ１ｂの出力信号がディジタル遅延ライン３００の出力信号となる。
【００２１】
クロック信号ｃｌｋの立上りエッジとクロック信号ｃｌｋｂの立下りエッジとはタイミングが同じである。ディジタル遅延ライン３００の単位遅延素子を構成するＮＡＮＤゲートＮＤ２００ｂ、…、ＮＤ２ｂと、ＮＯＲゲートＮＲ１９９ｂ、…、ＮＤ１ｂとは遅延時間が等しいように設計される。また、制御信号ｓｅｌ２００、…、ｓｅｌ１によって単位遅延素子にクロック信号ｃｌｋ、ｃｌｋｂを供給するＮＡＮＤゲートＮＤ２００ａ、…、ＮＤ２ａと、ＮＯＲゲートＮＲ１９９ａ、…、ＮＲ１ａとは遅延時間が等しく設計される。これは選択信号ｓｅｌ２００、…、ｓｅｌ１によって指定されるディジタル遅延ライン３００の遅延時間の変動幅を一定にするためである。一方、デューティが５０％である出力信号ｃｌｋｏｕｔを得るためには、クロック信号ｃｌｋとクロック信号ｃｌｋｂのデューティが各々５０％であることが必要である。
【００２２】
以下においては、選択信号ｓｅｌ２のみがハイレベルである場合、及び選択信号ｓｅｌ１のみがハイレベルである場合を例として、ディジタル遅延ライン３００の動作を説明する。まず、選択信号ｓｅｌ２のみがハイレベルである場合、ＮＡＮＤゲートＮＤ２００ａ、ＮＤ１９８ａ、…、ＮＤ４ａはすべてハイレベルの信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ１９７ａ、…、ＮＲ３ａ、ＮＲ１ａはすべてローレベルの信号を出力する。そして、ＮＡＮＤゲートＮＤ２００ｂの二つの入力端子にハイレベルの入力信号が入力されるので、ＮＡＮＤゲートＮＤ２００ｂはローレベルの信号を出力し、これによってＮＯＲゲートＮＲ１９９ｂの二つの入力端子にローレベルの信号が入力されるので、ＮＯＲゲートＮＲ１９９ｂはハイレベルの信号を出力する。選択信号ｓｅｌ２００、…、ｓｅｌ３と関連して単位遅延素子を構成する論理ゲートのうち、ＮＡＮＤゲートは全てローレベルの信号を出力し、ＮＯＲゲートは全てハイレベルの信号を出力する。
【００２３】
ハイレベルである選択信号ｓｅｌ２が一方の入力信号として供給されるＮＡＮＤゲートＮＤ２ａは、他方の入力信号であるクロック信号ｃｌｋのレベルが反転された信号を出力する。すなわち、ＮＡＮＤゲートＮＤ２ａは、クロック信号ｃｌｋがハイレベルならばローレベルの信号を出力し、クロック信号ｃｌｋがローレベルならばハイレベルの信号を出力する。ＮＡＮＤゲートＮＤ２ａの出力信号は、ＮＡＮＤゲートＮＤ２ｂの一方の入力信号として供給され、ＮＡＮＤゲートＮＤ２ｂの他方の入力信号には前段の単位遅延素子のＮＯＲゲートＮＲ３ｂからハイレベルの信号が供給される。したがって、ＮＡＮＤゲートＮＤ２ｂは、ＮＡＮＤゲートＮＤ２ａの出力信号を反転して次段の単位遅延素子であるＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲートＮＲ１ａからローレベルの信号が出力されるので、ＮＯＲゲートＮＲ１ｂは、ＮＡＮＤゲートＮＤ２ｂの出力信号のレベルが反転した信号をディジタル遅延ライン３００の出力信号ｃｌｋｏｕｔとして出力する。
【００２４】
次に、選択信号ｓｅｌ１のみがハイレベルである場合に関して説明する。選択信号ｓｅｌ１のみがハイレベルである場合、ＮＡＮＤゲートＮＤ２００ａ、ＮＤ１９８ａ、…、ＮＤ４ａ、ＮＤ２ａはすべてハイレベルの信号を出力し、ＮＯＲゲートＮＲ１９９ａ、ＮＲ１９７ａ、…、ＮＲ３ａはすべてローレベルの信号を出力する。そして、選択信号ｓｅｌ２００、…、ｓｅｌ２と関連して単位遅延素子を構成する論理ゲートのうち、ＮＡＮＤゲートは全てローレベルの信号を出力し、ＮＯＲゲートは全てハイレベルの信号を出力する。ハイレベルの選択信号ｓｅｌ１はインバータＩＶ１により反転されてローレベルとなり、ＮＯＲゲートＮＲ１ａの一方の入力信号として供給されるので、ＮＯＲゲートＮＲ１ａはクロック信号ｃｌｋｂのレベルを反転した信号を出力し、これをＮＯＲゲートＮＲ１ｂに供給する。ＮＯＲゲートＮＲ１ｂの他方の入力信号としてＮＡＮＤゲートＮＤ２ｂからローレベルの信号が入力されるので、ＮＯＲゲートＮＲ１ｂは、ＮＯＲゲートＮＲ１ａの出力信号のレベルが再び反転された信号をディジタル遅延ライン３００の出力信号ｃｌｋｏｕｔとして出力する。
【００２５】
制御信号ｓｅｌ２のみがハイレベルである場合、クロック信号ｃｌｋが、ＮＡＮＤゲートＮＤ２ａ、ＮＡＮＤゲートＮＤ２ｂ及びＮＯＲゲートＮＲ１ｂの３個のゲートを経由して出力する。一方、制御信号ｓｅｌ１のみがハイレベルである場合、クロック信号ｃｌｋｂが、ＮＯＲゲートＮＲ１ａ及びＮＯＲゲートＮＲ１ｂの２個のゲートを経由して出力する。ディジタル遅延ライン３００において、ＮＡＮＤゲートとＮＯＲゲートの遅延時間が等しいように設計されていれば、上記した２つの場合において、クロック信号ｃｌｋ又はｃｌｋｂがディジタル遅延ライン３００に入力された後、出力信号ｃｌｋｏｕｔとして出力されるまでに要する遅延時間は、１個のゲートの遅延時間に該当するだけの時間差となる。
【００２６】
図４は、図３に示された実施の形態に係るディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。図２に示された従来のディジタル遅延ラインでは、１種類のクロック信号ｃｌｋのみを使用するが、本実施の形態に係るディジタル遅延ラインでは、上記したように２種類のクロック信号ｃｌｋ、ｃｌｋｂを使用する。図４に示されたように、第１のクロック信号ｃｌｋと第２のクロック信号ｃｌｋｂとは、１８０゜の位相差を有し、何れもデューティがほぼ５０％でなければならない。デューティが５０％でなければ、単位遅延時間が一定でなくなる。そこで、本実施の形態に係るディジタル遅延ラインを用いた遅延固定ループでは、前段にデューティ補正回路を備えて、クロック信号ｃｌｋ、ｃｌｋｂが５０％のデューティとなるように補正することが望ましい。
【００２７】
図５は、従来の遅延固定ループを示すブロック図である。図５に示されているように、従来の遅延固定ループはクロックバッファ５０１、ディジタル遅延ライン５０３ａ、５０３ｂ、遅延モニタ回路５０５、位相比較回路５０７、シフト制御回路５０９、出力バッファ５１１、入出力ドライバ５１３から構成されている。図５において、ｃｌｋはクロックバッファ５０１から出力されてディジタル遅延ライン５０３ａ、５０３ｂと位相比較回路５０７とに提供されるクロック信号を、ＤＱはデータ出力をそれぞれ表す。
【００２８】
図６は、本発明の実施の形態に係るディジタル遅延ラインを使用した遅延固定ループを示すブロック図である。図５に示された従来の遅延固定ループと比較すれば、図３に示された構成のディジタル遅延ライン６０５ａ、６０５ｂが使用される点が相違している。また、上記したように、デューティが５０％でなければ、単位遅延時間が一定でなくなるので、クロックバッファ６０１の出力であるクロック信号ｃｌｋ、ｃｌｋｂのデューティを補正するためのデューティ補正回路６０３を備えている点が相違する。
【００２９】
クロックバッファ６０１には外部から外部クロック信号が入力される。デューティ補正回路６０３は、クロックバッファ６０１から出力される第１クロック信号ｃｌｋと第２クロック信号ｃｌｋｂとが５０％のデューティを有するようにデューティを補正する。ディジタル遅延ライン６０５ａ、６０５ｂは、第１クロック信号ｃｌｋ及び第２クロック信号ｃｌｋｂが入力されて、外部クロック信号から所定時間遅延されたクロック信号を出力する。位相比較回路６０９は、ディジタル遅延ライン６０５ａから出力されるクロック信号と第１クロック信号ｃｌｋとの位相を比較して、ディジタル遅延ライン６０５ａ、６０５ｂでの遅延時間を制御する。
【００３０】
図７は、クロックバッファ６０１の一部であるクロック信号増幅部７０１とデューティ補正回路６０３との関係を示すブロック図である。図８はクロック信号増幅部７０１の具体的な回路図であり、図９はデューティ補正回路６０３の具体的な回路図である。ここで、クロック信号増幅部７０１及びデューティ補正回路６０３に関しては詳述しない。
【００３１】
図１０は、本発明の別の実施の形態に係るディジタル遅延ライン１０００を示す回路図である。図３に図示されたディジタル遅延ライン３００と比較すれば、最初の単位遅延素子ＮＲ２００ｂがＮＯＲゲートで構成され、外部からこのＮＯＲゲートに入力される一方の入力信号が接地レベルＶｓｓである点が異なるが、その他の構成及び全体的な動作原理は図３に示されているディジタル遅延ライン３００と同様である。
【００３２】
本発明は、本発明の技術的思想から逸脱することなく、種々の変更を加えて実施することが可能である。上記の実施の形態は、あくまでも、本発明の技術内容を明らかにするためのものであって、本発明は、上記した具体的な実施の形態のみに限定して狭義に解釈されるべきものではない。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、遅延固定ループのジッタ特性を改善することが可能である。また、ディジタル遅延ラインの設計時に必要な面積を、従来と比較して略1／２に低減することができる。
【図面の簡単な説明】
【図１】 従来のディジタル遅延ラインを示す回路図である。
【図２】 従来のディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。
【図３】 本発明の実施の形態に係るディジタル遅延ラインを示す回路図である。
【図４】 図３に示された実施の形態に係るディジタル遅延ラインにおける選択信号による遅延時間の差を示す信号波形図である。
【図５】 従来の遅延固定ループを示すブロック図である。
【図６】 本発明の実施の形態に係る遅延固定ループを示すブロック図である。
【図７】 本発明の実施の形態に係るクロック信号増幅部（クロックバッファの一部）とデューティ補正回路の関係を示すブロック図である。
【図８】 本発明の実施の形態に係るクロック信号増幅部を示す回路図である。
【図９】 本発明の実施の形態に係るデューティ補正回路を示す回路図である。
【図１０】 本発明の別の実施の形態に係るディジタル遅延ラインを示す回路図である。
【符号の説明】
６０１ クロックバッファ
６０３ デューティ補正回路
６０５ａ、６０５ｂ ディジタル遅延ライン
６０７ 遅延モニタ回路
６０９ 位相比較回路
６１１ シフト制御回路
６１３ 出力バッファ
６１５ 出力ドライバ
Claims (5)
- 第１クロック信号及び第１制御信号が入力される第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力信号及びハイレベルの信号が入力される第２ＮＡＮＤゲートと、
第２制御信号が入力される第１インバータと、
前記第１クロック信号と１８０゜の位相差を有する第２クロック信号、及び前記第１インバータの出力信号が入力される第１ＮＯＲゲートと、
前記第２ＮＡＮＤゲートの出力信号及び前記第１ＮＯＲゲートの出力信号が入力される第２ＮＯＲゲートとを備え、
前記第１クロック信号及び前記第２クロック信号のデューティが５０％であり、
前記第１制御信号及び第２制御信号のうちのいずれか１つのみがハイレベルに設定され、
前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しく、
前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことを特徴とするディジタル遅延ライン。 - 前記第１クロック信号及び第３制御信号が入力される第３ＮＡＮＤゲートと、
該第３ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲートの出力信号が入力される第４ＮＡＮＤゲートとをさらに備えていることを特徴とする請求項１に記載のディジタル遅延ライン。 - 第４制御信号が入力される第２インバータと、
前記第２クロック信号及び前記第２インバータの出力信号が入力される第３ＮＯＲゲートと、
前記第４ＮＡＮＤゲートの出力信号及び前記第３ＮＯＲゲートの出力信号が入力される第４ＮＯＲゲートとをさらに備えていることを特徴とする請求項２に記載のディジタル遅延ライン。 - 前記第１クロック信号の立上りエッジと前記第２クロック信号の立下りエッジとが同じタイミングであることを特徴とする請求項１に記載のディジタル遅延ライン。
- 第１制御信号が入力される第１インバータと、
第１クロック信号及び前記第１インバータの出力信号が入力される第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力信号及びローレベルの信号が入力される第２ＮＯＲゲートと、
前記第１クロック信号と１８０゜の位相差を有する第２クロック信号、及び第２制御信号が入力される第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの出力信号及び前記第２ＮＯＲゲートの出力信号が入力される第２ＮＡＮＤゲートとを備え、
前記第１クロック信号及び前記第２クロック信号のデューティが５０％であり、
前記第１制御信号及び第２制御信号のうちのいずれか１つのみがハイレベルに設定され、
前記第２ＮＡＮＤゲートの遅延時間と前記第２ＮＯＲゲートの遅延時間とが等しく、
前記第１ＮＡＮＤゲートの遅延時間と前記第１ＮＯＲゲートの遅延時間とが等しいことを特徴とするディジタル遅延ライン。
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