CN101814906B - 工作时间校正电路 - Google Patents

Abstract

本发明涉及工作时间校正电路，包括：占空比感测器，其用于通过感测速度控制信号来控制占空比感测速度以及通过感测时钟的占空比来输出校正信号；占空比校正器，其用于响应于所述校正信号来控制所述时钟的占空比；以及感测信号产生器，其用于通过响应于所述感测速度控制信号减小所述感测信号的启动时段来产生所述感测信号。

Description

工作时间校正电路

技术领域

本发明涉及工作时间校正电路，更具体地，涉及用于根据情况需要增加占空比感测速度的工作时间校正电路。 

本申请要求2008年5月19日申请的韩国专利申请第10-2008-45978号的优先权，这里通过引用结合其全部内容。 

背景技术

占空比是时钟的脉冲宽度对脉冲周期的比率。具有50％占空比的时钟通常用于诸如半导体集成电路等的数字时钟应用领域中。50％占空比意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。若输入时钟具有错误的占空比，则工作时间校正电路将时钟的占空比校正为50％的占空比。 

在数字时钟应用领域中，精确控制时钟的占空比很重要。若时钟的占空比在与时钟同步以输入及输出数据的同步半导体装置中未受到准确控制，则数据可能失真。近来，已使用双倍数据速率(DDR)同步半导体装置以增加操作速度。双倍数据速率(DDR)方案使半导体装置不仅能够在时钟的上升沿而且能够在时钟的下降沿输入及输出数据。因此，为了确保数据容限，占空比在DDR同步半导体装置中更为重要。 

图1为说明根据现有技术的工作时间校正电路的示图。 

参看图1，根据现有技术的工作时间校正电路包括占空比感测器101和占空比校正器103。 

仍参看图1，占空比感测器101包括充电/放电单元105、第一电荷存储单元107及第二电荷存储单元109、重设单元111及启动器113。充电/放电单元105根据从占空比校正器103反馈回的时钟CLKOUT及互补时钟CLKOUTB的占空比使第一电荷存储单元107及第二电荷存储单元109 充电或放电，是占空比且产生第一校正信号A及第二校正信号B。第一电荷存储单元107及第二电荷存储单元109连接至占空比感测器101的输出端且由此被充电或放电。第一电荷存储单元107及第二电荷存储单元109控制第一校正信号A及第二校正信号B的逻辑电平转变速度。重设单元111响应于感测信号EN将第一校正信号A及第二校正信号B重设至高电平。启动器113响应于感测信号EN启动占空比感测器101。 

当感测信号EN被启用至高电平时，启动器113的晶体管导通且占空比感测器101由此开始操作。由于重设单元111是在感测信号EN被初始启用至高电平之前接通，故第一校正信号A及第二校正信号B皆为高电平信号。 

占空比校正器103响应于第一信号A及第二信号B的电平转变而操作。因此，一旦感测信号EN被启用，感测信号EN即连续维持启用状态。然而，若占空比校正器103根据第一校正信号A及第二校正信号B是否转变至相反电平来操作，则感测信号EN被规则地启用且占空比感测器101被重设单元111重设。由于占空比是通过判断电平是否转变而被校正，故需要连续重设第一电荷存储单元107及第二电荷存储单元109以便使第一校正及第二校正的电平再次转变。 

在感测信号EN的启用时段中，重设单元111被断开。若时钟CLKOUT是作为高电平而输入，则接收时钟CLKOUT的NMOS晶体管T1导通。而且，因为NMOS晶体管T1的漏电压下降，串联连接的NMOS晶体管T2也导通。因此，第一校正信号A转变至低电平。当然，第一校正信号A是逐渐转变的，因为第一电荷存储单元107不允许校正信号A突然转变。 

互补时钟CLKOUTB具有与时钟CLKOUT相反的电平。亦即，互补时钟CLKOUTB在时钟LKOUT的高电平时段期间具有低电平。若互补时钟CLKOUTB以低电平而输入，则接收互补时钟CLKOUTB的NMOS晶体管T3不导通，则第二校正信号B无变化。 

若互补时钟CLKOUTB以高电平而输入，则接收互补时钟CLKOUTB的NMOS晶体管T3及串联连接至T3的NMOS晶体管T4导通。虽然第二校正信号B转变至低电平，但由于第二电荷存储单元109其电平是逐渐下降的。 

若时钟CLKOUT及互补时钟CLKOUTB的占空比不为50％，则第一校正信号A的逻辑电平转变变得不同于第二校正信号B的逻辑电平转变。若时钟CLKOUT的低电平时段比其高电平时段宽，则第二校正信号B的逻辑电平由于互补时钟CLKOUTB而下降较多。接着，第二校正信号B使充电/放电单元105的PMOS晶体管T5导通，则第一校正信号A上升至高电平。最终，由时钟CLKOUT与互补时钟CLKOUTB之间的占空比差异，第一信号A及第二信号B转变至反相电平。 

占空比校正器103包括分别用于接收时钟CLKIN及互补时钟CLKINB的NMOS晶体管T9及T7以及分别接收第一校正信号A及第二校正信号B的PMOS晶体管T6及T8。NMOS晶体管T9及T7以及PMOS晶体管T6及T8串联连接。此处，接收第一校正信号A的晶体管T8连接至接收互补时钟的晶体管T7，且接收第二校正信号B的晶体管T6连接至接收时钟CLKIN的晶体管T9。 

第一校正信号A及第二校正信号B可基于占空比而具有不同电平。该差异可使NMOS晶体管T6及T8导通。举例而言，如图1中所示，由于时钟CLKIN的宽的低电平时段，第一校正信号A转变至高电平而第二校正信号B转变至低电平。因此，接收第一校正信号A的NMOS晶体管T8逐渐地强导通，接收第二校正信号B的NMOS晶体管T6逐渐地弱导通。 

若不包括接收第一校正信号A及第二校正信号B的晶体管T6及T8，则通过接收时钟CLKIN来输出互补时钟CLKOUTB，且通过接收互补时钟CLKINB来输出时钟CLKOUT。然而，时钟CLKOUT的高电平时段延伸，因为第一校正信号A使晶体管T8强导通。以及，互补时钟CLKOUTB的低电平时段延伸，因为第二校正信号B使晶体管T6弱导通。 

因此，互补时钟输出端及时钟输出端输出占空比的经校正的互补时钟CLKOUTB及时钟CLKOUT，虽然该互补时钟输出是接收具有宽的低电平时段的时钟CLKIN并输出互补时钟CLKOUTB，以及该时钟输出端是接收具有宽的高电平时段的互补时钟并输出具有所述延伸的宽的低电平时段的时钟CLKOUT。 

需要在与正常模式相比的特定模式(诸如，DRAM的自刷新模式或电源开启模式)下快速校正占空比。维持系统效能是重要的。 

然而，根据现有技术的工作时间校正电路以均一速度校正占空比。亦即，占空比校正的速度不仅在正常模式下是相同的，而且在特定模式(诸如，电源开启模式或自刷新模式)下也是相同的。 

若针对自刷新模式或电源开启模式将占空比校正速度设定为高，则用于校正占空比的时间可减少。然而，高占空比校正速度可能引起高的抖动以及增加系统的不稳定性，因为高占空比校正速度即使在不需要高占空比校正速度的正常模式下也增加时钟速度。 

发明内容

本发明的实施例旨在提供用于动态地控制占空比感测速度以按情况需要来增加或减小所述占空比感测速度的工作时间校正电路。 

根据本公开的一个方面，提供一种工作时间校正电路，其包括：占空比感测器，用于通过感测速度控制信号来控制占空比感测速度及通过感测时钟的占空比来输出校正信号；占空比校正器，用于响应于所述校正信号来控制所述时钟的占空比；以及感测信号产生器，用于通过响应于所述感测速度控制信号减小所述感测信号的启动时段来产生所述感测信号。 

所述占空比感测器可产生校正信号，其响应于时钟或互补时钟而被充电/放电及启用，且流至所述占空比感测器的电流的量可通过所述感测速度控制信号来控制。 

所述占空比感测器可包括响应于时钟而被充电或放电的第一电荷存储 单元及响应于互补时钟而被充电或放电的第二电荷存储单元，可输出响应于第一电荷存储单元及第二电荷存储单元的电荷量而被启用的校正信号，且所述第一电荷存储单元及所述第二电荷存储单元的各自的电容可通过所述感测速度控制信号来控制。 

根据本公开的另一方面，提供一种占空比校正电路，其包括：占空比感测单元，其具有受感测速度控制信号控制的占空比感测速度且通过感测时钟及互补时钟的上升沿之间的宽度来输出校正信号；及校正器，其用于响应于所述校正信号而校正所述时钟及互补时钟以具有180°的相位差。 

附图说明

图1为说明根据现有技术的工作时间校正电路的示图。 

图2为说明根据本发明实施例的工作时间校正电路的框图。 

图3A为说明图2中的占空比感测器的第一例示性电路。 

图3B为说明图2中的占空比感测器的第二例示性电路。 

图4为说明用于产生施加至图3A及图3B中的占空比感测器的感测信号的感测信号产生器的示图。 

图5为说明根据本发明的实施例的工作时间校正电路的操作的时序图。 

图6为说明用于在预定持续时间内控制感测速度控制信号的感测速度控制信号控制器的示图。 

图7为说明根据本发明另一实施例的工作时间校正电路的框图。 

图8为说明图7中的时钟边沿脉冲产生器的示图。 

图9为说明图7中的代码信号产生器的示图。 

图10为说明图7中的校正器的示图。 

图11为用于描述图7中的工作时间校正电路的操作的时序图。 

图12为说明根据本发明又一实施例的工作时间校正电路的框图。 

图13为说明图12中的时钟边沿脉冲产生器的示图。 

图14为说明图12中的占空比感测器的示图。 

具体实施方式

本发明的其他目的和优势可通过以下描述来理解且通过参考本发明的实施例而变得明显。 

图2为说明根据本发明一实施例的工作时间校正电路的框图。 

如图2中所示，根据本实施例的工作时间校正电路包括占空比感测器201及占空比校正器202。占空比感测器201响应于感测速度控制信号BW而控制占空比感测速度，感测时钟CLKIN及互补时钟CLKINB的占空比，以及输出校正信号A及B。占空比校正器202响应于校正信号A及B而控制时钟CLKIN及CLKINB的占空比。 

占空比感测速度是指启用校正信号A及B的速度。 

″CLKIN″及″CLKINB″表示输入至占空比校正器202的输入时钟信号及互补时钟信号，且输入时钟CLKIN及互补时钟信号CLKINB具有错误的占空比。而且，″CLKOUT″及″CLKOUTB″表示自占空比校正器202输出的输出时钟信号及互补时钟信号，且输出时钟信号CLKOUT及互补时钟信号CLKOUTB具有经校正的占空比。 

与现有技术不同，根据本实施例的工作时间校正电路接收感测速度控制信号BW。占空比感测器201响应于自占空比校正器202输出的输出时钟CLKOUT及互补时钟CLKOUTB而产生校正信号A及B。占空比感测器201产生校正信号A及B，所述校正信号响应于输出时钟CLKOUT及互补时钟CLKOUTB而被充电或放电及启用。流至占空比感测器201的电流的量受感 测速度控制信号BW控制。亦即，感测速度控制信号BW通过控制占空比感测器201的电流量来控制占空比感测器201的占空比感测速度。输出时钟CLKOUT为输出互补时钟CLKOUTB的反相时钟。占空比校正器202在校正了输出时钟CLKOUT及输出互补时钟CLKOUTB的占空比之后输出所述时钟。 

由于占空比感测器201输出响应于输出时钟CLKOUT及互补时钟信号CLKOUTB而被充电或放电及启用的校正信号A及B，充电及放电的速度通过控制占空比感测器201的电流量而被控制。亦即，启用占空比校正信号的速度受控制。 

具体而言，若流至占空比感测器201的电流的量增加，则电荷量增加且充电及放电的速度亦增加。充电/放电速度的增加意味着占空比的校正被快速地启用。亦即，占空比感测速度变快，且占空比校正器202检测校正信号的电平转变且校正占空比。 

流至占空比感测器201的电流的量受感测速度控制信号BW控制。 

感测速度控制信号BW可为电源开启信号或自刷新信号。 

如图1中所示，根据现有技术的占空比校正器103通过接收占空比感测器101的校正信号A及B来校正占空比，且占空比感测器101具有均一的占空比感测速度。因此，根据现有技术的工作时间校正电路始终具有均一的占空比感测速度，虽然有必要增加在感测速度增加模式(诸如，半导体装置的电源开启模式或自刷新模式)下的占空比校正速度。 

不同于现有技术，根据本实施例的工作时间校正电路接收所述电源开启信号或自刷新信号作为感测速度控制信号BW，且通过增加流经占空比感测器201的电流的量来增加在半导体装置的电源开启模式或自刷新模式下的占空比感测速度。 

图3A为说明图2的占空比感测器201的第一例示性电路。 

如图3A中所示，占空比感测器201A包括充电及放电单元305、电荷 存储单元307及309、感测速度控制器303、重设单元311及启动器313。充电及放电单元305根据时钟CLKOUT及互补时钟CLKOUTB的占空比产生校正信号A及B。电荷存储单元307及309连接至占空比感测器201A的输出端且通过被充电或放电来控制校正信号A及B的逻辑电平转变速度。感测速度控制器303通过响应于感测速度控制信号BW而控制流至占空比感测器201A的电流的量来控制对电荷存储单元307及309进行充电或放电的速度。重设单元311响应于感测信号EN而将校正信号A及B重设至高电平。启动器313响应于感测信号EN来启动占空比感测器201A。 

仍参看图3，占空比感测器201A进一步包括具有与图1的占空比感测器101相同的组成元件的感测速度控制器303。感测速度控制器303包括晶体管T10，其响应于感测速度控制信号BW而导通且增加流至占空比感测器201A的电流的量。晶体管T10并联连接至由供应电压Vdd而导通的晶体管T11。当然，晶体管T10可并联连接至启动器313。 

可通过控制流至占空比感测器201A的电流的量来增加占空比感测速度。如图1中所示的那样，因为在第一电荷存储单元307及第二电荷存储单元309被时钟CLKOUT及互补时钟CLKOUTB充电或放电的同时校正信号A及B被转变，所以校正信号A及B被逐渐地转变。由于若流至占空比感测器201的电流的量以及充电及放电的速度增加，则第一电荷存储单元307及第二电荷存储单元309可被较快地充电。因此，校正信号A及B的电平被更快地转变，由此占空比感测器201A的感测速度变快。 

具体而言，在感测速度增加模式(诸如，电源开启模式或自刷新模式)下，感测速度控制信号BW使感测速度控制器303的NMOS晶体管T10导通。NMOS晶体管T10并联连接至接收供应电压Vdd的NMOS晶体管T11，且流至占空比感测器201的电流的量增加，因为流过电流的路径在NMOS晶体管T10导通时增大。 

因此，第一电荷存储单元307及第二电荷存储单元309的充电及放电 速度变快，感测速度变快，则校正信号A及B的电平转变也变快。结果，占空比校正速度变快。占空比校正器202接收校正信号A及B且校正时钟的占空比。 

如同图1的占空比校正器103一样，占空比校正器202响应于校正信号A及B的电平转变而操作。或者，占空比校正器202判断校正信号A及B的电平是否转变至相反电平且根据所述判断结果来操作。 

此处，自刷新模式信号或电源开启模式信号是通过在感测速度增加模式下驱动占空比校正器201A来增加感测速度的控制信号。在感测速度增加模式下，感测速度增量信号BW增加流至占空比感测器201A的电流的量，由此使校正信号A及B较快地转变。因此，占空比在感测速度增加模式下占空比感测速度增加。而在正常模式下，根据本实施例的占空比校正电路具有正常的占空比感测速度。 

当感测信号被启用时，启动器313被接通且施加电流至占空比感测器。 

图3B为说明图2的占空比感测器的第二例示性电路。 

与图3A的占空比感测器不同，图3B的占空比感测器201B包括响应于时钟CLKOUT而被充电或放电的第一电荷存储单元315及响应于互补时钟CLKOUTB而被充电或放电的第二电荷存储单元317。第一电荷存储单元315及第二电荷存储单元317输出校正信号A及B，所述校正信号A和B响应于充电电流而被启用，且第一电荷存储单元315及第二电荷存储单元317的电容受控制信号BW控制。 

在此情况下，通过控制第一电荷存储单元315及第二电荷存储单元317的电容，占空比感测速度增加。由于第一电荷存储单元315及第二电荷存储单元317在第一电荷存储单元315及第二电荷存储单元317的电容减小的情况下不能存储更多电荷，故校正信号A及B的逻辑电平快速转变。亦即，占空比感测器201B的感测速度增加，则占空比校正器202的占空比校正速度亦增加。 

参看图3B，占空比感测器201B包括充电及放电单元321、第一电荷存储单元315及第二电荷存储单元317、感测速度控制器319、重设单元323及启动器323。充电及放电单元321根据时钟CLKOUT及CLKOUTB的占空比产生校正信号A及B。第一电荷存储单元315及第二电荷存储单元317连接至占空比控制器201B的输出端且在被充电或放电的同时控制校正信号A及B的逻辑电平转变速度。感测速度控制器319通过响应于感测速度控制信号BW来控制第一电荷存储单元315及第二电荷存储单元317的电容而控制占空比感测器201B的感测速度。重设单元323响应于感测信号EN将校正信号A及B重设至高电平。启动器325响应于感测信号EN而启动占空比感测器201B。 

虽然图3B的占空比感测器201B亦如图3A那样包括的感测速度控制器319，但感测速度控制器319的结构不同于图3A中的结构。感测速度控制器319响应于感测速度控制信号BW而断开且包括PMOS晶体管T12，该晶体管在感测速度控制器319断开时减小第一电荷存储单元315及第二电荷存储单元317的电容。不同于图3A，第一电荷存储单元315及第二电荷存储单元317包括并联连接的两个电容器，其可通过感测速度控制器319而被短接。 

在感测速度增加模式下，感测速度控制信号BW使感测速度控制器319的PMOS晶体管T12截止，则第一电荷存储单元315及第二电荷存储单元317中的两个电容器的连接被短接。所述电容器的电容在该两个电容器并联连接时增加或在它们的连接被短接时减小。因此，校正信号A及B的电平转变变快，占空比校正速度亦变快，因为第一电荷存储单元315及第二电荷存储单元317中的电荷的量在所述电容器并联连接时减小。 

图3A的占空比感测器201通过增加流至占空比感测器201A的电流的量而增加第一电荷存储单元307及第二电荷存储单元309的充电及放电速度来增加第一电荷存储单元307及第二电荷存储单元309的充电及放电速度，与图3A中的占空比感测器201不同，图3B中的占空比感测器201B 通过减小第一电荷存储单元315及第二电荷存储单元317的电容来占空比增加感测速度。 

图4为说明用于产生施加至图3A及图3B的占空比感测器的感测信号的感测信号产生器的示图。 

若占空比校正器202的操作类型为数字型，亦即，若占空比校正器202通过判断校正信号的电平是否转变来操作，则需要重设校正信号A及B。因此，可能在校正信号A及B的电平转变速度变快之后通过减小感测信号EN的时段来增加占空比感测速度。将在稍后参看图9详细描述判断校正信号A及B的电平是否转变的操作。 

感测信号产生器401通过响应于感测速度控制信号BW而减小启用时段来输出感测信号EN。因此，若占空比感测速度增加，则校正信号A及B的电平转变速度亦增加。因此，占空比校正器202可迅速地判断校正信号A及B的电平是否转变。接着，可通过将校正信号A及B重设至高电平来确定校正信号A及B的电平转变。感测信号产生器401增加感测信号EN的循环(亦即，感测信号EN的频率)以便进一步迅速地重设校正信号A及B且进一步迅速地执行感测操作。亦即，若感测信号EN的启用时段的减少量如与校正信号A及B的电平转变速度的增量一样多，则可能更快速地感测占空比。 

感测信号产生器401包括用于产生具有预定频率的感测信号EN的振荡器，及用于响应于感测速度控制信号BW而以增加的频率输出感测信号EN的频率控制器405。 

当感测速度控制信号BW被停用至低电平时，频率控制器405的PMOS晶体管导通。在此状况下，使用振荡器403的反相器及与非门。因此，振荡器403输出具有预定频率的感测信号EN_1，其中高电平及低电平规律地重复。 

当感测速度控制信号BW被启用至高电平时，频率控制器405的NMOS 晶体管导通。在此状况下，使用振荡器403的反相器及与非门中的一个。因此，振荡器403产生感测信号EN_2，该感测信号的频率高于在感测速度控制信号BW被停用时产生的感测信号EN_1的频率。亦即，与感测信号EN_1的启用时段相比，感测信号EN_2的启用时段减小。 

因此，占空比感测器201A及201B通过在感测速度控制信号BW停用时使用感测信号EN_1及通过在感测速度控制信号BW启用时使用感测信号EN_2而在感测速度增加模式下增加感测速度。当感测速度控制信号BW被启用至高电平时，感测信号产生器401通过接通第一通过门407及断开第二通过门409来输出感测信号EN_2。当感测速度控制信号BW被停用时，感测信号产生器401通过断开第一通过门407及接通第二通过门409来输出感测信号EN_1。 

同时，在本发明的另一实施例中，感测信号产生器401可能不包括振荡器403。亦即，在本发明的另一实施例中，感测信号产生器401可产生感测信号EN，其在确定校正信号A及B的电平转变之后重设校正信号A及B。 

图5为根据感测信号的频率的校正信号的波形。 

如图5中所示，校正信号A及B被转变至相反电平，且在正常模式下感测信号EN每个时段被交替地启用及停用。当感测信号EN被停用时，将校正信号A及B重设至高电平。在图5中，实线表示校正信号A，虚线指示校正信号B。 

在感测速度增加模式下，校正信号A及B的电平转变速度由于感测速度控制器303及309而增加。亦即，校正信号A及B在一比正常模式下短的时间内转变至相反电平。感测信号产生器401输出具有缩短循环的感测信号EN。因此，通过与校正信号A及B的电平转变一样快地重设校正信号A及B，占空比感测器201A及201B较快地感测占空比。 

图6为说明用于在一预定持续时间内控制感测速度控制信号BW的感测 速度控制信号控制器601的示图。 

感测速度控制信号产生器601输出感测速度控制信号BW，其在感测速度增加模式下在一预定时间期间增加占空比感测器201A及201B的占空比感测速度。亦即，感测速度控制信号产生器601在感测速度增加模式下在该预定时间内增加占空比感测器201A及201B的占空比感测速度。 

如图6中所示，感测速度控制信号控制器601包括脉冲产生器603、移位寄存器605及与非门611至614。脉冲产生器603产生具有感测速度增加模式信息的第一脉冲信号。移位寄存器605由该第一脉冲信号设定且转变至高电平，且在所述预定时间段产生感测速度控制信号BW。与非门611至614将该第一脉冲信号传递至移位寄存器605。移位寄存器605可形成为D型触发器DFF。 

电源开启脉冲产生器607在输入电源开启信号PWRUP时产生具有所述感测速度增加模式信息的低电平脉冲。在此时刻，自刷新信号SREF为低电平。因此，自刷新脉冲产生器609连续输出高电平。因此，与非门611至614的输出信号具有高电平，且将SET信号被输入至移位寄存器605的触发器615至618。接着，移位寄存器605根据时钟CLKOUT沿正确的方向移位且输出高电平信号。此处，高电平信号的输出次数由移位次数来决定。由于移位寄存器605使用四个触发器615至618移位四次，故在从占空比校正器202输出的时钟CLKOUT的四个周期中，感测速度控制信号BW被启用至高电平。 

同时，自刷新脉冲产生器609在高电平自刷新信号SREF输入时产生具有关于感测速度增加模式的信息的低电平脉冲。此处，电源开启信号PWRUP为低电平信号。因此，电源开启脉冲产生器607输出高电平信号。因此，与非门611通过施加至其一端的高电平信号VDD及施加至另一端的电源开启脉冲产生器607的高电平输出而输出低电平信号。与非门612至614的输出信号由于电源开启脉冲产生器607的高电平输出及自刷新脉冲产生器 609的高电平输出而具有高电平。还有，移位寄存器605的触发器616至618接收SET信号。不同于电源开启信号的输入，自刷新信号仅被输入至三个与非门612至614，且使用三个触发器616至618发生三次移位。 

然而，本发明不受限于所述移位的次数，可根据感测速度控制信号产生器601的设计而设定移位次数为各种次数。 

当不施加电源开启信号PWRUP或自刷新信号SREF时，与非门611至614的输出具有高电平，因为脉冲产生器603的两个输出信号具有高电平。因此，不将SET信号输入至触发器615至618。由于VSS施加至移位寄存器605，故当不输入SET信号时，感测速度控制信号BW被停用至低电平。 

图7为说明根据本发明的另一实施例的工作时间校正电路的框图。 

如图7中所示，根据另一实施例的工作时间校正电路包括占空比感测器701及占空比校正器703。占空比感测器701进一步包括时钟边沿脉冲产生器705，其产生对应于时钟CLKOUT及互补时钟CLKOUTB的上升沿之间的宽度的参考时钟信号ICLK及反相参考时钟信号ICLKB。在本实施例中，时钟CLKIN为具有关于参考时钟信号ICLK的上升沿的信息的脉冲信号，且互补时钟CLKINB为具有关于参考时钟信号ICLK的下降沿的信息的脉冲信号。 

亦即，参考时钟信号ICLK为在时钟的上升沿启用且在互补时钟的上升沿停用的时钟信号。 

由于DDR同步存储装置不仅在参考时钟信号ICLK的上升沿而且在参考时钟信号ICLK的下降沿输入且输出数据，故可能仅使用具有关于参考时钟信号ICKL的上升沿及下降沿的信息的信号来输入及输出数据。 

占空比校正器703通过施加不同延迟以使时钟及互补时钟具有180°的相位差来校正时钟CLKIN及互补时钟CLKINB。虽然图7的占空比校正器类似于图2的占空比校正器，但占空比校正器703使用具有关于参考时钟 信号ICLK的上升沿的信息的时钟CLKIN及具有关于参考时钟信号ICLK的下降沿的信息的互补时钟CLKINB来校正时钟CLKOUT与互补时钟CLKINB之间的相位差。因此，通过将时钟CLKIN及互补时钟CLKINB转换为参考时钟信号ICLK来校正占空比。 

如上所述，图7的占空比校正器校正时钟CLKIN及互补时钟CLKINB的上升沿以具有180°的相位差。由于时钟CLKIN及互补时钟CLKINB的上升沿之间的180°的相位差意味着50％的占空比。因此，虽然图7的占空比校正器将占空比校正为50％，图7的占空比校正器可等效于工作时间校正电路，因为图7的占空比校正器将时钟CLKIN及互补时钟CLKINB的上升沿校正为具有180°的相位差。 

当时钟边沿脉冲产生器705产生时钟CLKOUT及互补时钟CLKOUTB的参考时钟信号ICLK及反相参考时钟信号ICLKB时，占空比感测器201感测参考时钟信号ICLK及反相参考时钟信号ICLKB。占空比感测器201在感测占空比之后输出校正信号A及B。在感测速度增加模式的情况下，感测速度控制器303通过增加流至占空比感测器201的电流的量来增加占空比感测器201的感测速度。 

在本实施例中，占空比校正器703由通过判断校正信号A及B是否转变至相反电平而产生的二进制码以数字方式被控制，如图3中所示。因此，占空比校正器703包括代码信号产生器709且通过感测信号产生器401来进一步增加占空比感测速度。 

代码信号产生器709接收校正信号A及B，且通过识别校正信号A及B的逻辑电平是否转变至相反电平来产生第二脉冲信号。代码信号产生器709通过使用计数器计数该第二脉冲信号而将校正信号A及B转换为二进制代码，以便考虑到与校正器707的关系来使晶体管导通或截止以控制延迟。 

图8为说明图7的时钟边沿脉冲产生器的示图。 

如图8中所示，时钟边沿脉冲产生器包括第一信号输入单元801、第二信号输入单元802及信号输出单元803。第一信号输入单元801在时钟CLKOUT的上升沿产生上升脉冲信号以便在接收时钟CLKOUT之后提取关于参考时钟信号的上升沿的信息。第二信号输入单元802在互补时钟CLKOUTB的上升沿产生下降脉冲信号以便在接收到互补时钟CLKOUTB之后提取关于参考时钟信号的下降沿的信息。信号输出单元803使用关于第一信号输入单元801及第二信号输出单元802的脉冲信号的信息输出参考时钟信号及反相参考时钟信号。 

第一信号输入单元801包括用于接收时钟CLKOUT及占空比校正启用信号DCCEN的第一与非门端804及用于通过接收第一与非门端804的输出信号而产生低电平上升脉冲信号的上升脉冲产生器806。第二信号输入单元802包括用于接收互补时钟CLKOUTB及占空比校正启用信号的第二与非门端805及用于通过接收第二与非门端805的输出信号而产生低电平下降脉冲信号的下降脉冲产生器807。信号输出单元803包括用于接收上升及下降脉冲信号的第一反相器809及第二反相器811，用于维持该第一反相器及该第二反相器的输出信号的逻辑电平的第一锁存器813及第二锁存器815，及用于使第一锁存器813及第二锁存器815的输出信号反相的第三锁存器813及第四锁存器819。 

上升脉冲产生器806及下降脉冲产生器807通过第一与非门端804及第二与非门端805接收时钟CLKOUT、互补时钟CLKOUTB连同占空比校正启用信号DCCED。上升脉冲产生器806及下降脉冲产生器807从时钟CLKOUT及互补时钟CLKOUTB的上升沿产生低电平上升及下降脉冲信号。首先，在时钟的上升沿，第一反相器809的PMOS晶体管及第二反相器811的NMOS晶体管导通。 

因此，参考时钟信号ICLK通过第一锁存器813及第三反相器817而作为高电平信号输出，且反相参考时钟信号ICLKB通过第二锁存器815及第四反相器819而作为低电平信号输出。在互补时钟CLKOUTB的上升沿， 第一反相器809的NMOS晶体管及第二反相器811的PMOS晶体管导通。因此，参考时钟信号ICLK作为低电平信号输出，而反相参考时钟信号ICLKB作为高电平信号输出。 

时钟边沿脉冲产生器705输出从具有关于参考时钟信号ICLK的上升沿的信息的时钟CLKOUT的上升沿到具有关于参考时钟信号ICLK的下降沿的信息的互补时钟CLKOUTB的上升沿的高电平信号。此外，时钟边沿脉冲产生器705输出从互补时钟的上升沿至时钟CLKOUT的上升沿的低电平信号，由此产生参考时钟信号ICLK。因此，若时钟CLKOUT及互补时钟CLKOUTB的上升沿之间的相位差不为180°，则上升及下降脉冲信号ICLK及ICLKB的高电平及低电平的宽度变得不同。 

此处，第一锁存器813及第二锁存器815维持在时钟CLKOUT及互补时钟CLKOUTB的上升沿之间的参考时钟信号及反相参考时钟信号ICLK及ICLKB的电平。 

图9为说明图7的代码信号产生器的示图。 

若校正信号A及B的逻辑电平变得彼此相反，则XOR单元901的输出自低电平转变至高电平。接着，第二脉冲产生器903接收该高电平信号且产生高电平脉冲信号CNT_CLK。递增/递减计数器905及感测速度控制信号产生器601接收脉冲信号CNT_CLK。递增/递减计数器905根据输入信号INC决定递增计数或递减计数、在脉冲信号CNT_CLK的上升沿被触发，且执行计数操作。递增/递减计数器905输出二进制代码校正信号code<0:2>。校正器707接收该二进制代码校正信号code<0:2>且使晶体管导通或截止。 

移位寄存器605响应于输入至图6的感测速度控制信号产生器601的脉冲信号CNT_CLK而执行移位操作。 

虽然在本实施例中使用3位的递增/递减计数器，但本发明不限于此。可根据代码信号产生器709的设计使用各种计数器。 

图10为说明图7的校正器707的示图。 

参看图10，校正器707包括并联连接以用于传递时钟CLKIN的多个延迟1001至1003及并联连接以用于传递互补时钟CLKINB的多个延迟1004至1008。所述延迟1001至1008中的每一个包括反相器结构，其由二进制校正信号code<0:2>及其反相校正信号codeb<0:2>来操作。第一延迟1001及第五延迟1005的晶体管始终导通，且第二延迟1002、第三延迟1003、第四延迟1004、第六延迟1006、第七延迟1007及第八延迟1008的晶体管根据来自代码信号产生器709的校正信号code<0:2>的二进制代码而导通及截止。此外，与第六延迟1006、第七延迟1007及第八延迟1008的结构相比，第二延迟1002、第三延迟1003及第四延迟1004具有互补结构。举例而言，当第二延迟单元1002的晶体管导通时，第七延迟1006的晶体管截止。 

由于具有较多操作延迟1001至1008的一侧具有比另一侧更强的驱动力，故时钟移位比另一侧更快。亦即，时钟CLKIN及互补时钟CLKINB的上升沿之间的相位差是通过引发具有较多操作延迟的一侧与具有较少操作延迟的另一侧之间的延迟差而校正为180°。 

举例而言，若在传递时钟CLKOUT的延迟1001至1004中存在的延迟多于在传递互补时钟CLKOUTB的延迟1005至1008中的延迟，则时钟CLKOUT的移位比互补时钟CLKOUTB的快。 

图11为用于描述图7的工作时间校正电路的操作的时序图。 

如图11中所示，时钟CLKIN及互补时钟CLKINB的上升沿之间的相位差不为180°。因此，图7及图8的时钟边沿脉冲产生器705产生具有不为50％的占空比的参考时钟信号ICLK及反相参考时钟信号ICLKB。接着，占空比感测器201根据参考时钟信号ICLK及反相时钟信号ICLKB的占空比使校正信号A及B转变为具有其他逻辑电平。 

仍参看图11，第一校正信号A的逻辑电平转变至高电平而第二校正 信号B的逻辑电平转变至低电平，因为参考时钟信号ICLK的高电平时段的宽度比低电平时段的宽度窄。 

在此状况下，上升沿的相位差可通过减少时钟CLKIN的延迟及互补时钟CLKINB的延迟而被调整至180°。若在初始阶段将递增/递减计数器905的初始值设定为000，则传递时钟CLKIN的延迟1002至1004的晶体管截止，而传递互补时钟CLKINB的延迟单元1006至1008的晶体管导通。二进制代码校正信号code<0:2>通过递增/递减计数器905的输入信号inc而递增计数，如001、011及111，传递时钟CLKIN的延迟902至904(未图示)的晶体管逐个导通，而延迟1006至1008的晶体管逐个截止。由于反相器的驱动力差异，时钟CLKIN的延迟减小，而互补时钟CLKINB的延迟增加。因此，时钟CLKOUT及互补时钟CLKOUTB的上升沿的相位差减小至180°。 

图12为说明根据本发明另一实施例的工作时间校正电路的框图。 

如图12中所示，根据本实施例的工作时间校正电路进一步包括偏移校正电路，其具有与图7的工作时间校正电路相同的组成元件。虽然半导体装置的制造讲究，但可能会由于诸如电压电平及温度等的环境因素的改变而产生偏移。随着半导体装置变得更加集成或以快速度操作，此偏移变得显著。根据本实施例的工作时间校正电路可校正此偏移。 

时钟边沿脉冲产生器1201接收公共时钟信号OSCLK且产生用于校正偏移的两个脉冲信号ICLK及ICLKB。此处，由偏移校正启用信号ICCEN启用偏移校正操作。公共时钟信号osclk为输入至用于分析是否产生偏移的第一信号输入单元801及第二信号输入单元802的信号。 

由于参考时钟信号ICLK及反相参考时钟信号ICLKB基于公共时钟信号OSCLK而产生，故若参考时钟信号ICLK及反相参考时钟信号ICLKB的波形相同，则不产生偏移。若参考时钟信号ICLK及反相参考时钟信号ICLKB的波形不相同，则意味着偏移的存在。 

占空比感测器1203接收参考时钟信号ICLK及反相参考时钟信号ICLKB且产生对应于占空比的校正信号A及B。若偏移不存在，则参考时钟信号ICLK及反相参考时钟信号ICLKB在波形(亦即，脉冲宽度)上相同。因此，占空比感测器1203产生相同的校正信号A及B。然而，若偏移存在，则参考时钟信号ICLK及反相参考时钟信号ICLKB的脉冲宽度会不同。由此，占空比感测器1203产生不同的校正信号A及B。 

代码计数器1205在偏移存在时感测不同校正信号A及B之间的差异且输出二进制代码信号CODE、CODEB至占空比感测器1203以用于校正校正信号A及B之间的差异。代码计数器1205根据校正信号A与B之间的差异而增加或减小二进制代码CODE及CODEB且在校正信号A及B相同或具有砰砰误差(bang bang error)的情况下固定二进制代码信号code及codeb。由于二进制代码信号CODE及CODEB不为连续值，故难以准确地匹配校正信号A与B。若校正信号A及B具有砰砰误差，则将其确定为被校正的偏移。 

举例而言，代码计数器1205可为跟踪型AD转换器，其对本专业技术人员而言是熟知的。在此情况下，跟踪型AD转换器跟踪由于偏移而造成的在校正信号A与B之间的差异，且递增或递减计数直到校正信号A及B具有相同值或具有砰砰误差，且输出二进制代码信号CODE及CODEB。 

占空比感测器1203通过基于二进制代码信号code及codeb使流至校正信号A及B的输出端的电流的量不同而校正偏移，以便使校正信号A及B具有相同值或具有砰砰误差。 

在校正偏移之后，执行占空比校正操作。在自刷新模式或电源开启模式的情况下，最好快速地校正占空比。在此情况下，感测速度控制信号BW启用感测速度控制器303及感测信号产生器401以增加占空比感测器1203的感测速度。 

输入至时钟边沿脉冲产生器1201的偏移校正启用信号ICCEN是启动 偏移校正操作的信号。 

图13为说明图12的时钟边沿脉冲产生器的示图。 

该时钟边沿脉冲产生器进一步包括偏移脉冲产生器1301，其具有与图8中的时钟边沿脉冲产生器705相同的组成元件。 

公共时钟信号OSCLK由偏移校正启用信号ICCEN通过偏移脉冲产生器1301被输入至第一反相器809及第二反相器811。偏移脉冲产生器1301将相同信号施加至时钟边沿脉冲产生器1201的输出端中的每一个(诸如，第一反相器809及第二反相器811)，以便使参考时钟信号ICLK及反相参考时钟信号ICLKB具有公共时钟信号OSCLK的相同时钟信号。 

通过门1303使第三信号输入单元1305的输出通过，以便在偏移校正操作中通过偏移校正启用信号ICCEN校正偏移。在偏移校正操作之后，通过门1303使第一信号输入单元801及第二信号输入单元802的输出信号通过以用于校正占空比。 

时钟边沿脉冲产生器1201像图8中的时钟边沿脉冲产生器705一样在校正偏移之后校正占空比。 

图14为说明图12中的占空比感测器的示图。 

参看图14，根据本实施例的占空比感测器进一步包括偏移校正器1401，其具有与图7中的占空比感测器201相同的组成元件。当时钟边沿脉冲产生器1201的参考时钟信号ICLK及反相参考时钟信号ICLKB由于偏移而不匹配时，难以通过使参考时钟信号ICLK与反相参考时钟信号ICLKB匹配来校正偏移。由于通过具有偏移的参考时钟信号ICLK及反相参考时钟信号ICLKB来匹配校正信号A及B等效于参考时钟信号及反相参考时钟信号无偏移，故可通过匹配校正信号A及B来校正偏移。 

偏移校正器1301通过控制连接至占空比感测器1203的输出端的电容器1407及1409的充电及放电速度来校正偏移。举例而言，当反相参考 时钟信号ICLKB的高电平时段比参考时钟信号ICLK的高电平时段宽时，校正信号A变得不同于校正信号B。由于第二校正信号B的逻辑电平在初始阶段下降得比第一校正信号A的逻辑电平下降得多，故偏移校正器1401增加第二校正信号B的输出端的电阻值且通过放慢sub电容器1409的充电/放电速度来减小流至电容器1409的电流的量。与之相反，偏移校正器1401通过减小第一校正信号A的输出端的电阻值来增加流至电容器1407的电流的量。因此，第一校正信号A的电平转变速度增加，且第二校正信号B的电平转变速度减小，由此使校正信号A及B变匹配或具有砰砰误差。亦即，偏移校正器1401校正偏移。 

根据本实施例的偏移校正器1401包括控制电阻值的可变电阻器。偏移校正器1401控制所述可变电阻器的电阻值且控制电流的量。 

本发明的实施例涉及用于动态地控制占空比感测速度以按情况需要来增加或减小占空比感测速度的工作时间校正电路。因此，通过在特定模式下增加占空比感测速度及在正常模式下维持原始占空比感测速度，根据本发明的工作时间校正电路可稳定地维持系统效能且减少不稳定性及抖动。 

尽管已关于特定实施例描述了本发明，但本专业技术人员将易于了解，在不脱离如在权利要求中所限定的本发明的精神及范围的情况下，可做出各种改变及修改。 

【主要组件符号说明】 

101    占空比感测器 

103    占空比校正器 

105    充电/放电单元 

107    第一电荷存储单元 

109    第二电荷存储单元 

111    重设单元 

113    启动器 

201    占空比感测器 

201A   占空比感测器 

201B   占空比感测器 

202    占空比校正器 

303    感测速度控制器 

305    充电及放电单元 

307    电荷存储单元 

309    电荷存储单元 

311    重设单元 

313    启动器 

315    第一电荷存储单元 

317    第二电荷存储单元 

319    感测速度控制器 

321    充电及放电单元 

323    重设单元 

325    启动器 

401    感测信号产生器 

403    振荡器 

405    频率控制器 

407    第一通过门 

409    第二通过门 

601    感测速度控制信号控制器 

603    脉冲产生器 

605    移位寄存器 

607    电源开启脉冲产生器 

609    自刷新脉冲产生器 

611    与非门 

612    与非门 

613    与非门 

614    与非门 

615    触发器 

616    触发器 

617    触发器 

618    触发器 

701    占空比感测器 

703    占空比校正器 

705    时钟边沿脉冲产生器 

707    校正器 

709    代码信号产生器 

801    第一信号输入单元 

802    第二信号输入单元 

803    信号输出单元 

804    第一与非门端 

805    第二与非门端 

806    上升脉冲产生器 

807    下降脉冲产生器 

809    第一反相器 

811    第二反相器 

813    第一锁存器 

815    第二锁存器 

817    第三反相器 

819    第四反相器 

901    XOR单元 

903    第二脉冲产生器 

905    递增/递减计数器 

1001   延迟 

1002   延迟 

1003   延迟 

1004   延迟 

1005   延迟 

1006   延迟 

1007         延迟 

1008         延迟 

1201         时钟边沿脉冲产生器 

1203         占空比感测器 

1205         代码计数器 

1301         偏移脉冲产生器 

1303         通过门 

1305         第三信号输入单元 

1401         偏移校正器 

1407         电容器 

1409         电容器 

A            第一校正信号 

B            第二校正信号 

BW           感测速度控制信号 

CLKIN        时钟 

CLKINB       补时钟 

CLKOUT       时钟 

CLKOUTB      补时钟 

CNT_CLK      高电平脉冲信号 

CODE         进制代码信号 

CODE<0:2>    二进制代码校正信号 

CODEB         进制代码信号 

CODEB<0:2>    反相校正信号 

DCCEN         占空比校正启用信号 

EN            感测信号 

EN_1          感测信号 

EN_2          感测信号 

ICCEN         偏移校正启用信号 

ICLK          参考时钟信号 

ICLKB         反相参考时钟信号 

INC           输入信号 

OSCLK         公共时钟信号 

PWRUP         电源开启信号 

SREF          自刷新信号 

T1            NMOS晶体管 

T2            NMOS晶体管 

T3            NMOS晶体管 

T4            NMOS晶体管 

T5            PMOS晶体管 

T6            PMOS晶体管 

T7            NMOS晶体管 

T8            PMOS晶体管 

T9N    MOS晶体管 

T10    NMOS晶体管 

T11    NMOS晶体管 

Vdd    供应电压 

Claims (19)

1.一种工作时间校正电路，包括：

占空比感测器，响应于感测信号而被启用，用于通过感测速度控制信号来控制占空比感测速度及通过感测时钟的占空比来输出校正信号；

占空比校正器，用于响应于所述校正信号来控制所述时钟的占空比；以及

感测信号产生器，用于通过响应于所述感测速度控制信号减小所述感测信号的启动时段来产生所述感测信号。

2.根据权利要求1所述的工作时间校正电路，其中所述校正信号响应于时钟或互补时钟而被充电/放电及启用，且流至所述占空比感测器的电流的量受所述感测速度控制信号控制。

3.根据权利要求2所述的工作时间校正电路，其中所述占空比感测器包括：

充电/放电单元，其用于根据所述时钟的占空比来使电荷存储单元充电/放电，以及产生所述校正信号；

电荷存储单元，其通过被连接至所述占空比感测器的输出端而被充电或放电，以及控制该校正信号的逻辑电平转变速度；及

感测速度控制器，其用于通过响应于所述感测速度控制信号控制流至所述占空比感测器的电流的量来控制所述电荷存储单元的充电/放电速度。

4.根据权利要求3所述的工作时间校正电路，其中所述感测速度控制器在所述感测速度控制信号被启用时增加流至所述占空比感测器的电流的量。

5.根据权利要求2所述的工作时间校正电路，其中所述占空比感测器进一步包括：

重设单元，其用于在所述感测信号的停用时段重设所述校正信号。

6.根据权利要求1所述的工作时间校正电路，其中所述感测信号产生器包括：

振荡器，其用于产生具有预定频率的所述感测信号；及

频率控制器，其用于通过响应于所述感测速度控制信号而增加所述预定频率来输出所述感测信号。

7.根据权利要求2所述的工作时间校正电路，其进一步包括感测速度控制信号控制器，用于在感测速度增加模式的情况下在预定时间内增加所述占空比感测器的感测速度以及输出所述感测速度控制信号。

8.根据权利要求7所述的工作时间校正电路，其中所述感测速度控制信号控制器包括：

脉冲产生器，其用于产生具有所述感测速度增加模式信息的第一脉冲信号；及

移位寄存器，其用于在所述预定时间内产生所述感测速度控制信号，所述感测速度控制信号通过第一脉冲信号而被设置以及被转变至高电平。

9.根据权利要求7所述的工作时间校正电路，其中所述占空比校正电路在初始电源开启模式下进入所述感测速度增加模式。

10.根据权利要求7所述的工作时间校正电路，其中所述占空比校正电路在自刷新模式下进入所述感测速度增加模式。

11.根据权利要求1所述的工作时间校正电路，其中所述占空比感测器包括响应于时钟而被充电或放电的第一电荷存储单元，及响应于互补时钟而被充电或放电的第二电荷存储单元，

所述占空比感测器输出该校正信号，所述校正信号响应于所述第一电荷存储单元及所述第二电荷存储单元的电荷量而被启用，且

所述第一电荷存储单元及该第二电荷存储单元的各自的电容受所述感测速度控制信号控制。

12.根据权利要求11所述的工作时间校正电路，其中所述占空比感测器包括：

充电/放电单元，其用于根据所述时钟的占空比来对所述第一电荷存储单元及所述第二电荷存储单元进行充电及放电，以及产生所述校正信号；

所述第一电荷存储单元及该第二电荷存储单元，其通过被连接至所述占空比感测器的输出端而被充电或放电，以及控制所述校正信号的逻辑电平转变速度；及

感测速度控制器，其用于通过响应于所述感测速度控制信号而控制该第一电荷存储单元及该第二电荷存储单元的各自的电容来控制该占空比感测器的感测速度。

13.根据权利要求12所述的工作时间校正电路，其中所述感测速度控制器在所述感测速度控制信号经启用时增加所述第一电荷存储单元及所述第二电荷存储单元的各自的电容。

14.根据权利要求11所述的工作时间校正电路，其中所述占空比感测器进一步包括：

重设单元，其用于在所述感测信号的停用时段中重设所述校正信号。

15.一种占空比校正电路，包括：

具有受感测速度控制信号控制的占空比感测速度并且响应于感测信号而被启用的占空比感测单元，其用于通过感测时钟及互补时钟的上升沿之间的宽度来输出校正信号；

校正器，其用于响应于所述校正信号而校正所述时钟及所述互补时钟以具有180°的相位差；以及

感测信号产生器，用于响应于所述感测速度控制信号减小所述感测信号的启用时段来产生所述感测信号。

16.根据权利要求15所述的占空比校正电路，其中所述占空比感测单元包括：

时钟边沿脉冲产生器，其用于产生在所述时钟的上升沿启用且在所述互补时钟的上升沿停用的参考时钟信号，及用于产生在所述互补时钟的上升沿启用且在所述时钟的上升沿停用的反相参考时钟信号；及

占空比感测器，其用于响应于所述感测速度控制信号而控制感测速度且响应于所述参考时钟信号及所述反相参考时钟信号而输出所述校正信号。

17.根据权利要求16所述的占空比校正电路，其中所述校正信号响应于所述参考时钟信号及所述反相参考时钟信号而被充电或放电，且流至所述占空比感测器的电流的量受所述感测速度控制信号控制。

18.根据权利要求16所述的占空比校正电路，其中所述占空比感测器包括响应于所述参考时钟信号而被充电或放电的第一电荷存储单元，及响应于所述反相参考时钟信号而被充电或放电的第二电荷存储单元，

所述占空比感测器输出该校正信号，所述校正信号响应于所述第一电荷存储单元及所述第二电荷存储单元的电荷量而被启用，且

所述第一电荷存储单元及所述第二电荷存储单元的各自电容受所述感测速度控制信号控制。

19.根据权利要求17所述的占空比校正电路，其中所述占空比校正电路输入公共时钟信号至所述时钟边沿脉冲产生器，比较输出信号，且单独地控制充电及放电速度以使所述校正信号相同。

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