KR19980053622A - 선입 선출 메모리의 입/출력 속도 보상 장치 - Google Patents

Abstract

본 발명은 선입 선출 메모리에 축적되는 데이터의 증가 속도를 적절히 검출할 수 있는 선입 선출 메모리의 입/출력 속도 보상 장치에 관한 것으로, 그 구성은 입력 클록 발생부로부터 출력되는 클록을 인가받아 입력 데이터를 저장하고 출력 클록 발생부로부터 출력되는 클록에 의해 저장된 데이터를 순차적으로 출력하는 선입 선출 메모리와, 상기 입력 클록 발생부 및 출력 클록 발생부의 클록을 인가 받아 이의 차값을 검출하는 속도 검출부와, 상기 선입 선출 메모리에 저장된 데이터의 과잉 또는 부족 상태에 따라 속도 검출부로부터 출력되는 차값에 의해 입력 또는 출력 클록 발생부를 제어하는 마이크로 프로세서를 포함하여 구성되게 된다.

이와 같이 구성되는 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치에서는 선입 선출 메모리에 입력되는 데이터의 증가 속도를 검출하여 그 증가속도에 맞추어 입,출력 클록을 로딩, 상기 선입 선출 메모리에 적절한 양의 데이터가 축적되어 있을 때 소정의 데이터 출력부로 출력될 수 있도록 조절하게 됨으로써 출력되는 데이터의 양이 과잉되게 출력되거나 부족되게 출력되는 것을 방지할 수 있는 효과를 얻을 수가 있게 된다.

Description

선입 선출 메모리의 입/출력 속도 보상 장치.(Input/Output velocity compensation apparatus for the first in/first out memories)

본 발명은 선입 선출 메모리(FIFO memories : First in/First out memories)에 관한 것으로 좀더 상세하게는 선입 선출 메모리에 축적되는 데이터의 증가 속도를 적절히 검출하여 상기 선입 선출 메모리로부터 출력되는 데이터의 양이 과잉된 양으로 출력되거나 부족한 양으로 출력되는 것을 방지시킬 수 있는 선입 선출 메모리의 입/출력 속도 보상 장치에 관한 것이다.

일반적으로 선입 선출 메모리는 스텍,테이블,리스트 등에서 자료를 회수하는 용도로 사용되는 연속 엑세스 메모리의 한 종류로써 선 저장된 자료를 선 회수하는 방식을 사용, 컴퓨터 등의 전가 기기에서 일시적인 기억 소자의 역할을 수행하고 있는 유용한 장치이다.

이러한 선입 선출 메모리의 사용례로 처리장치인 컴퓨터에서 출력장치인 프린터로 소정의 데이터가 이동하는 경우를 살펴보면 다음과 같다.

대체로 처리장치인 컴퓨터는 출력장치인 프린터에서 처리할 수 있는 데이터의 속도보다 좀 더 빠른 속도로 데이터를 전송할 수가 있게되며 이 때문에 컴퓨터와 프린터 간에는 데이터를 처리하는 속도의 불균형을 초래하게 된다.

이때 선입 선출 메모리는 이러한 양자간의 데이터 처리 속도 불균형을 완화시켜 주는 완충 장치로써의 역할을 수행하게 된다.

즉, 상기 선입 선출 메모리는 상기 컴퓨터로부터 출력되는 빠른 속도의 데이터를 입력 받아 저장한 후에 상기 컴퓨터로부터 입력 받는 데이터의 속도보다 느린 속도로 입력 받은 데이터를 상기 프린터 방향으로 출력시키게 되며 그 결과 상기한 데이터 처리속도 완충 장치(data-rate buffer)로써의 역할을 수행, 상기한 컴퓨터,프린터간의 데이터 처리속도 불균형을 완화시킬 수가 있게 되는 것이다.

이러한 상기 선입 선출 메모리의 다른 사용례로써 입력 장치인 키보드와 처리장치인 컴퓨터와의 관계를 살펴보면 다음과 같다.

일반적으로 입력 장치인 키보드는 처리 장치인 컴퓨터보다 데이터 처리속도가 늦어지게 되는데, 이때 상기 선입 선출 메모리는 상기 양 장치 사이의 처리속도 차이를 적절히 완충, 상기 키보드로부터 느린 속도의 데이터를 입력 받아 저장한 후에 상기 컴퓨터 방향으로 상기 키보드로부터 입력 받는 데이터의 속도보다 빠른 속도로 상기 컴퓨터 방향으로 출력시키게 되며 그 결과 상기한 데이터 처리속도 완충 장치(data-rate buffer)로써의 역할을 수행, 상기한 키보드,컴퓨터간의 데이터 처리속도 불균형을 완화시킬 수가 있게 되는 것이다.

이와 같이 상기 선입 선출 메모리는 데이터 처리 속도가 빠른 장치와 데이터 처리 속도가 느린 장치간의 처리속도 불균형을 완화 시켜주는 장치로써 여러 방면에서 다양하게 사용되고 있는 것이다.

도 1 은 이와 같은 기능을 수행하는 종래의 기술에 따른 선입 선출 메모리 및 그 주변 장치의 구성을 개략적으로 도시한 블록구성도 이다.

도면에 제시되어 있듯이, 종래의 기술에 따른 선입 선출 메모리 및 그 주변 장치의 구성은 입력클록에 의해 데이터 입력부(도면에 미도시)로부터 처리 데이터를 입력받아 저장한 후에 소정의 시간 경과 후 출력클록에 의해 상기 처리 데이터를 데이터 출력부(도면에 미도시)로 출력시키는 선입 선출 메모리(100)와; 상기 선입 선출 메모리(100)로부터 출력되는 데이터 관련 정보를 입력 받아 판단한 후에 소정의 제어신호를 통해 주변기기를 제어하는 마이크로 프로세서(101);를 포함하여 형성되게 된다.

이와 같이 구성되어 있는 종래의 기술에 따른 선입 선출 메모리(100)에서는, 소정의 입력클록 신호에 따라 상기 데이터 입력부(도면에 미도시)로부터 선입 선출 메모리(100)로 처리 데이터가 입력되게 되면 상기 선입 선출 메모리(100)는 입력된 처리 데이터를 일시 저장한 후에 소정의 출력클록 신호에 따라 상기 처리 데이터를 상기 데이터 출력부(도면에 미도시)에서 처리할 수 있는 적절한 속도로 출력시켜 줌으로써 상기 데이터 입력부(도면에 미도시) 및 상기 데이터 출력부(도면에 미도시)간의 데이터 처리 속도 불균형을 완화시켜 주는 역할을 수행하게 된다.

또한 상기 선입 선출 메모리(100)는 저장된 데이터와 관련된 정보, 예를 들어 선입 선출 메모리(100) 내에 저장된 데이터의 양을 판단하여, 그 양이 풀(full)상태(Sig.1)인지, 또는 엠티(empty)상태(Sig.2)인지를 상기 마이크로 프로세스(101)로 출력시키게 되고 상기 마이크로 프로세서(101)는 이를 판단하여 주변 장치를 적절히 제어할 수가 있게 되는 것이다.

그러나 이와 같은 기능을 수행하는 종래의 기술에 따른 선입 선출 메모리(100)에서는 상기 선입 선출 메모리(100)에 저장되어 있는 데이터의 양이 얼마인지를 판단하는 것은 가능하지만, 상기 선입 선출 메모리(100)로 입력되어 증가되는 데이터의 증가 속도는 적절히 측정할 방법이 없는 문제점이 발생하게 된다.

즉, 상기 선입 선출 메모리(100)에 저장된 데이터의 양이 가득차게 되었을 때에는 출력 클록이 적절히 로딩되어 상기 선입 선출 메모리(100)로부터 데이터 출력부(도면에 미도시)로 출력되게 되어 차기 입력되는 데이터를 저장할 수가 있게 되는데, 만약 상기 출력 클록이 적절한 시기에 로딩되지 않고 일정시간 경과 후에 로딩 되었을 때에는 상기 선입 선출 메모리(100)에 저장되어 있는 데이터가 상기 데이터 출력부(도면에 미도시)에 과잉으로 출력(overflow)되게 되는 문제점이 발생하게 된다.

반대의 경우로 상기 선입 선출 메모리(100)에 저장되어 있는 데이터의 양이 부족한 경우에는 상기 선입 선출 메모리(100)에 데이터가 입력되어 적당한 양이 저장되었을 때 출력 클록이 로딩되어야 하는데, 만약 상기 출력 클록이 적절한 시기에 로딩되지 않고 상기 선입 선출 메모리(100)에 저장된 데이터의 양이 부족할 때에 로딩되게 되면 상기 선입 선출 메모리(100)에 저장되어 있는 데이터는 상기 데이터 출력부(도면에 미도시)에 부족하게 출력(underflow)되게 되는 문제점이 발생하게 되는 것이다.

따라서 본 발명의 목적은 선입 선출 메모리(100)에 입력되는 데이터의 증가 속도를 검출하여 그 증가속도에 맞추어 입,출력 클록을 로딩, 상기 선입 선출 메모리(100)에 적절한 양의 데이터가 축적되어 있을 때 상기 데이터 출력부(도면에 미도시)로 출력되게 조절하게 됨으로써 출력되는 데이터의 양이 과잉되게 출력되거나 부족되게 출력되는 것을 방지할 수 있는 선입 선출 메모리(100)의 속도 검출 장치를 제공함에 있다.

도 1 은 종래의 기술에 따른 선입 선출 메모리 및 그 주변 장치의 구성을 개략적으로 도시한 블록 구성도.

도 2 는 본 발명의 제 1 실시예에 따른 블록 구성도.

도 3 은 본 발명의 제 2 실시예에 따른 블록 구성도.

도면의 주요 부분에 대한 부호의 설명

200 : 선입 선출 메모리 201 : 마이크로 프로세서

202 : 출력 클록 발생부 203 : 입력 클록 발생부

204 : 속도 검출부 204a : 제 1 카운터부

204b : 제 2 카운터부 204c : 감산부

204d : 속도 저장부 204e : 타이밍 신호 발생부

상기와 같은 기술적 과제를 달성하기 위한 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치는 입력 클록 발생부로부터 출력되는 클록을 인가받아 입력 데이터를 저장하고 출력 클록 발생부로부터 출력되는 클록에 의해 저장된 데이터를 순차적으로 출력하는 선입 선출 메모리와; 상기 입력 클록 발생부 및 출력 클록 발생부의 클록을 인가 받아 이의 차값을 검출하는 속도 검출부와; 상기 선입 선출 메모리에 저장된 데이터의 과잉 또는 부족 상태에 따라 속도 검출부로부터 출력되는 차값에 의해 입력 또는 출력 클록 발생부를 제어하는 마이크로 프로세서;를 포함하여 구성됨을 특징으로 하고 있다.

상기에서, 속도 검출부는 소정시간 간격으로 타이밍 결과값을 출력하는 타이밍 신호 발생부와; 소정의 입/출력 클록을 입력 받아 계수하는 도중 상기 타이밍 신호 발생부로부터 출력되는 타이밍 결과값에 의해 각각 그 계수값을 출력하는 제 1 , 제 2 카운터부와; 상기 제 1 , 제 2 카운터부에서 출력되는 결과값을 각각 입력받아 그 차값을 산출하는 감산부와; 상기 감산부의 차값을 저장하는 속도 저장부를 포함하여 구성됨을 특징으로 하고 있다.

상기에서, 속도 저장부는 감산부의 차값을 일시 저장하는 랫치로 구성됨을 특징으로 하고 있다.

이와 같이 구성되는 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치에서는 선입 선출 메모리에 입력되는 데이터의 증가 속도를 검출, 그 증가속도에 맞추어 입,출력 클록을 로딩 시키게 됨으로써 상기 선입 선출 메모리에 저장되는 데이터의 양을 적절히 조절할 수가 있게 되고, 이와 같이 적절한 양의 데이터가 축적되게 될 때 상기 데이터가 외부로 출력되도록 조절, 그 결과 출력되는 데이터의 양이 과잉되게 출력되거나 부족되게 출력되는 것을 방지할 수가 있게 되는 것이다.

( 실 시 예 )

이하, 첨부된 도면을 참조하여 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치를 좀더 상세히 설명하면 다음과 같다.

도 2 는 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치의 제 1 실시예를 나타낸 블록 구성도 이다.

도면에 제시되어 있듯이, 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치는 입력 클록 발생부(203)로부터 출력되는 클록을 인가받아 입력 데이터를 저장하고 출력 클록 발생부(202)로부터 출력되는 클록에 의해 저장된 데이터를 순차적으로 출력하는 선입 선출 메모리(200)와, 상기 입력 클록 발생부(203) 및 출력 클록 발생부(202)의 클록을 인가 받아 이의 차값을 검출하는 속도 검출부(204)와, 상기 선입 선출 메모리(200)에 저장된 데이터의 과잉 또는 부족 상태에 따라 속도 검출부(204)로부터 출력되는 차값에 의해 입력 또는 출력 클록 발생부(203,202)를 제어하는 마이크로 프로세서(201)를 포함하여 형성되게 된다.

이와 같이 형성되는 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치가 상기 선입 선출 메모리(200)의 데이터 증가 속도를 검출하고 이에 따라 상기 입,출력 클록을 제어하는 과정을 좀더 상세히 설명하면 다음과 같다.

먼저, 상기 선입 선출 메모리(200)에 상기 입력 클록 발생부(203)에서 소정의 입력 클록이 상승, 입력 신호가 입력되게 되면 이에 따라 소정의 정보를 담고 있는 입력 데이터가 상기 선입 선출 메모리(200)로 입력되게 된다.

이때, 상기 입력 클록 발생부(203)에서 상기 선입 선출 메모리(200)로 입력 되는 입력 클록은 상기 속도 검출부(204)에도 아울러 입력되게 된다.

또한 상기 출력 클록 발생부(202)에서는 소정의 출력 클록이 상승, 출력 신호가 입력되게 되고 이에 따라 상기 선입 선출 메모리(200)에 저장되어 있던 데이터는 소정의 출력부(도면에 미도시)로 출력되게 되는 것이다.

이때, 상기 출력 클록 발생부(202)에서 선입 선출 메모리(200)로 입력되는 출력 클록은 상기 속도 검출부(204)에도 아울러 입력되게 된다.

따라서, 상기 속도 검출부(204)에서는 상기 입출력 클록의 상승에 따라 상기 선입 선출 메모리(200)로 입력되는 데이터의 수 및 상기 선입 선출 메모리(200)로부터 출력되는 데이터의 수를 적절히 판단할 수가 있게 되는 것이다.

그 다음에 상기 속도 검출부(204)에서는 상기와 같은 과정을 통하여 입출력 되는 데이터 수에 관련된 판단 결과값을 상기 마이크로 프로세서(201)에 입력시키게 된다.

이때, 상기 마이크로 프로세서(201)는 상기 선입 선출 메모리(200)에 저장된 데이터량이 풀(full)상태 인지 혹은 엠티(empty) 상태인지를 나타내는 신호(sig.1,sig.2)를 상기 선입 선출 메모리(200)로부터 입력받음과 아울러, 상기한 바와 같이 상기 속도 검출부(204)로부터 입출력 되는 데이터 수에 관련된 판단 결과값을 입력받게 되고, 이에 따라서 상기 선입 선출 메모리(200)에 저장된 데이터의 양이 얼마나 되는지, 또한 상기 선입 선출 메모리(200)에 저장되는 데이터의 증가 속도는 얼마나 되는지 등의 결과를 적절히 판단할 수가 있게 되는 것이다.

이에 따라서 상기 마이크로 프로세서(201)는 상기 입력 클록 발생부(203) 및 상기 출력 클록 발생부(202)를 적절히 제어, 상기 입출력 클록의 상승시기를 제어하게 되고, 그 결과 상기 입,출력 클록 발생부(203,202)에서는 상기 선입 선출 메모리(200)에 저장된 데이터의 양에 따라 적절하게 입력 클록 및 출력 클록을 로딩 시키게 됨으로써 상기 선입 선출 메모리(200)는 오버 플로우(overflow) 나 언더 플로우(underflow)의 발생 없이 적절한 량의 데이터를 소정의 출력부(도면에 미도시)로 출력시킬 수가 있게 되는 것이다.

도 3 에는 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치에서 상기 속도 검출부의 구성을 나타내는 블록 구성도가 도시되어 있다.

도면에 제시되어 있듯이, 상기 속도 검출부(204)는 소정시간 간격으로 타이밍 결과값을 출력하는 타이밍 신호 발생부(204e)와, 소정의 입/출력 클록을 입력 받아 계수하는 도중 상기 타이밍 신호 발생부(204e)로부터 출력되는 타이밍 결과값에 의해 각각 그 계수값을 출력하는 제 1 , 제 2 카운터부(204a,204b)와, 상기 제 1 , 제 2 카운터부(204a,204b)에서 출력되는 결과값을 각각 입력받아 그 차값을 산출하는 감산부(204c)와, 상기 감산부(204c)의 차값을 저장하는 속도 저장부(204d)를 포함하여 구성되게 된다.

상기와 같이 구성되는 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치에서 상기 속도 저장부의 동작 과정을 좀더 상세히 설명하면 다음과 같다.

먼저, 외부 장치로부터 상기 타이밍 신호 발생부(204e)에 3초, 5초 등의 타이밍 구간이 설정되게 되면, 상기 타이밍 신호 발생부(204e)는 설정된 타이밍 구간에 맞추어 소정의 타이밍 신호를 상기 제 1 , 제 2 카운터부(204a,204b)로 출력시키게 된다.

이때, 상기 제 1 , 제 2 카운터부(204a,204b)에서는 도 2 에 제시되어 있는 입력 클록 발생부(203) 및 출력 클록 발생부(202)에서 입력되는 클록의 상승 횟수를 계측함과 아울러 상기 타이밍 신호 발생부(204e)로부터 출력 되는 타이밍 신호가 입력될 때마다 그 결과 값을 상기 감산부(204c)로 출력시키게 된다.

즉, 상기 제 1 , 제 2 카운터부(204a,204b)는 상기 타이밍 신호 발생부(204e)에서 입력되는 타이밍 신호에 의해 동일한 시간동안에 입력되는 입,출력 클록 수를 카운팅 할 수가 있게되고, 그 카운팅 결과 값을 상기 타이밍 신호 발생부(204e)에서 입력되는 타이밍 신호가 로딩될 때마다 상기 감산부(204c)로 출력시킬 수가 있게 되는 것이다.

이때, 본 발명에 따르면 상기 타이밍 신호 발생부(204e)는 멀티 바이브레이터(multi-vibrator)로 구성되게 된다.

한편, 상기 감산부(204c)는 상기 제 1 , 제 2 카운터부(204a,204b)로부터 출력되는 동일 시간동안에 입력되는 입력 클록 및 출력 클록의 수치를 입력 받아 그 차값을 계산하게 되고 이러한 차값을 속도 저장부(204d)에 입력시키게 된다.

이때 본 발명에 따르면 상기 속도 저장부(204d)는 상기 감산부(204c)의 차값을 일시 저장하는 렛치(latch)에 의해 형성되게 된다.

여기서, 상기 속도 저장부(204d)는 상기 감산부(204c)에서 계산된 동일 시간 동안에 상기 선입 선출 메모리(200)로 입력되는 입력 클록 및 출력 클록의 상승 횟수 차값을 일시적으로 기억,저장한 후에 다음의 차값이 상기 감산부(204c)에서 계산,입력되게 되면 기 저장된 차값 결과를 도 2 에 도시되어 있는 마이크로 프로세서(201)에 입력시키게 된다.

이에 따라서, 상기 마이크로 프로세서(201)는 상기 선입 선출 메모리(200)에 저장된 데이터량이 풀(full)상태 인지 혹은 엠티(empty) 상태인지를 나타내는 신호를 상기 선입 선출 메모리(200)로부터 입력받음과 아울러, 상기 감산부(204c)에서 계산된 상기 선입 선출 메모리(200)로 입력 되는 입력 클록 및 출력 클록의 로딩 수치를 상기 속도 저장부(204d)를 통하여 입력 받게 됨으로써, 상기 선입 선출 메모리(200)에 저장되어 있는 데이터의 양 및 상기 선입 선출 메모리(200)에 저장되는 데이터의 증가속도까지 인지할 수가 있게 되는 것이다.

그 결과 상기 마이크로 프로세서(201)는 상기 선입 선출 메모리(200)에 저장된 데이터의 양이 풀(full)상태가 되게 되면, 상기 입/출력 클록 발생부(203,202)를 제어, 입력 클록은 하강 상태를 유지시키는 반면에 출력 클록을 로딩시키게 되고 이에 따라서, 상기 선입 선출 메모리(200)는 저장된 데이터를 소정의 출력부로 출력시키게 되는 것이다.

또한 선입 선출 메모리(200)에 저장된 데이터의 양이 엠티(empty) 상태일때에는 상기 입/출력 클록 발생부(203,202)를 제어, 상기 출력 클록은 하강 상태를 유지시키고, 입력 클록은 로딩상태가 되도록 조절하게 됨으로써. 상기 선입 선출 메모리(200)는 데이터의 저장량이 적절하게 될 때까지 소정의 처리 데이터를 입력 받게 되는 것이다.

종래의 기술에 따른 선입 선출 메모리(100) 및 그 주변장치에서는 도 1 에 도시한 바와 같이 선입 선출 메모리(100)에 저장되어 있는 데이터의 양이 얼마인지를 판단하는 것은 가능하지만, 상기 선입 선출 메모리(100)로 입력되어 증가되는 데이터의 증가 속도는 적절히 측정할 방법이 없는 문제점이 발생하게 되었었다.

즉, 상기 선입 선출 메모리(100)에 저장된 데이터의 양이 가득차게 되었을 때에는 상기 출력 클록이 적절히 로딩되어 상기 선입 선출 메모리(100)에 기저장된 데이터를 출력시키야만 하는데, 만약 상기 출력 클록이 적절한 시기에 로딩되지 않고 일정시간 경과 후에 로딩 되었을 때에는 상기 선입 선출 메모리(100)에 저장되어 있는 데이터가 상기 데이터 출력부에 과잉으로 출력되게(overflow) 되는 문제점이 발생하게 되었었다.

또한, 상기 선입 선출 메모리(100)에 저장되어 있는 데이터의 양이 부족한 경우에는 상기 선입 선출 메모리(100)에 데이터가 입력되어 적당한 양이 저장될때까지 출력 클록은 하강 상태를 유지하고 있어야 하는데, 만약 상기 출력 클록이 적절한 시기에 로딩되지 않고 상기 선입 선출 메모리(100)에 저장된 데이터의 양이 부족할 때에 로딩되게 되면 상기 선입 선출 메모리(100)에 저장되어 있는 데이터는 상기 데이터 출력부(도면에 미도시)에 부족하게 출력되게(underflow) 되는 문제점이 발생하게 되었던 것이다.

그러나, 본 발명에 따른 선입 선출 메모리(200)의 속도 검출 장치에서는 상기한 문제점을 해결하여 상기 선입 선출 메모리(200)에 저장되어 있는 데이터의 양 및 상기 선입 선출 메모리(200)에 입출력 되는 데이터 수에 관련된 판단 결과값을 상기 마이크로 프로세서(201)에 입력, 상기 선입 선출 메모리(200)에 저장된 데이터량이 풀(full)상태 인지 혹은 엠티(empty) 상태인지를 나타내는 신호를 상기 마이크로 프로세서(201)가 인식하게함과 아울러, 상기 선입 선출 메모리(200)에 저장되는 데이터의 증가 속도는 얼마나 되는지 등의 결과를 적절히 판단하도록 함으로써, 상기 마이크로 프로세서(201)가 도 2 에 도시되어 있는 출력 클록 발생부(202) 및 입력 클록 발생부(203)를 적절히 제어, 상기 선입 선출 메모리(200)에서 입출력 되는 데이터량이 과잉되게 출력(overflow)되거나, 혹은 부족하게 출력(underflow)되는 것을 방지시킬 수가 있게 되는 것이다.

이상에서 상세히 설명한 바와 같이 본 발명에 따른 선입 선출 메모리의 입/출력 속도 보상 장치에서는 선입 선출 메모리에 입력되는 데이터의 증가 속도를 검출하여 그 증가속도에 맞추어 입,출력 클록을 로딩, 상기 선입 선출 메모리에 적절한 양의 데이터가 축적되어 있을 때 소정의 데이터 출력부로 출력되도록 조절하게 됨으로써 출력되는 데이터의 양이 과잉되게 출력되거나 부족되게 출력되는 것을 방지할 수 있는 효과를 얻을 수가 있게 되는 것이다.

그리고, 본 발명의 특정한 실시예가 설명 및 도시되었지만, 여러 수정이 가능하므로 본 발명은 이것에 제한되지 않음을 알 수 있다.

그러므로 본 원에 기재되었으며 청구된 원리의 진정한 정신 및 범위내에 일치하는 본 발명 및 모든 수정이 커버될 수 있음을 알 수 있다.

Claims (3)

1. 입력 클록 발생부로부터 출력되는 클록을 인가받아 입력 데이터를 저장하고 출력 클록 발생부로부터 출력되는 클록에 의해 저장된 데이터를 순차적으로 출력하는 선입 선출 메모리와;

   상기 입력 클록 발생부 및 출력 클록 발생부의 클록을 인가 받아 이의 차값을 검출하는 속도 검출부와;

   상기 선입 선출 메모리에 저장된 데이터의 과잉 또는 부족 상태에 따라 속도 검출부로부터 출력되는 차값에 의해 입력 또는 출력 클록 발생부를 제어하는 마이크로 프로세서;를 포함하여 구성됨을 특징으로 하는 선입 선출 메모리의 입/출력 속도 보상 장치.
2. 제 1 항에 있어서, 속도 검출부는 소정시간 간격으로 타이밍 결과값을 출력하는 타이밍 신호 발생부와;

   소정의 입/출력 클록을 입력 받아 계수하는 도중 상기 타이밍 신호 발생부로부터 출력되는 타이밍 결과값에 의해 각각 그 계수값을 출력하는 제 1 , 제 2 카운터부와;

   상기 제 1 , 제 2 카운터부에서 출력되는 결과값을 각각 입력받아 그 차값을 산출하는 감산부와;

   상기 감산부의 차값을 저장하는 속도 저장부를 포함하여 구성됨을 특징으로 하는 선입 선출 메모리의 입/출력 속도 보상 장치.
3. 제 2 항에 있어서, 속도 저장부는 감산부의 차값을 일시 저장하는 랫치로 구성됨을 특징으로 하는 선입 선출 메모리의 입/출력 속도 보상 장치.