KR100215849B1 - 파워 서스팬드 처리장치 - Google Patents

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Abstract

본 발명은 파워 서스팬드(Power Suspend) 처리장치에 관한 것으로, 특히 서스팬드 효과가 크도록 하는데 적당한 파워 서스팬드 처리장치에 관한 것이다.
이와 같은 본 발명에 의한 파워 서스팬드 처리장치는 입력되는 데이터의 초기값을 검출하는 검출부와, 상기 검출부에서 검출된 데이터의 세팅된 값을 카운터하는 카운터부와, 상기 카운터부에서 세팅된값이 카운터되면 서스팬드 신호를 출력하는 제 1 제어부와, 상기 입력되는 데이터를 전환시키는 전환부와, 상기 전환부에서 전환된 데이터의 유효성을 검토하여 스타트 펄스를 발생하는 스타트 펄스 발생부와, 상기 스타트 펄스 발생부의 스타트 펄스와 제 1 제어부의 서스팬드 신호를 받아 연산하여 해당하는 코어블록을 서스팬드 시키는 복수개의 제 2 제어부들을 포함하여 구성됨을 특징으로 한다.

Description

파워 서스팬드 처리장치{Method for managementing power suspend}

본 발명은 파워 서스팬드(Power Suspend) 처리장치에 관한 것으로, 특히 서스팬드 효과가 크도록 하는데 적당한 파워 서스팬드 처리장치에 관한 것이다.

일반적으로 스테이트 머신(State Machine)으로 설계된 특정용도 신호처리회로는 직렬로 입력된 데이터를 병렬 데이터로 바꾸어 각 블록을 순차적으로 흘러 최종단에서 직렬 데이터 또는 병렬 데이터로 출력된다.

이하, 첨부된 도면을 참조하여 종래의 파워 서스팬드 처리장치를 설명하면 다음과 같다.

도 1은 종래의 파워 서스팬드 처리장치를 나타낸 블록도이고, 도 2는 종래의 파워 서스팬드의 타이밍도이다.

도 1에 도시한 바와같이 직렬(Serial)로 입력되는 데이터의 값을 초기값 혹은 디펠트(Default)값과 비교하여 초기값을 검출하는 검출부(11)와, 상기 검출부(11)로부터 초기값이 검출되면 인에이블된 신호를 받아 초기값 혹은 디펠트값의 세팅(Setting)된 값을 카운터하는 카운터부(12)와, 상기 카운터부(12)의 값에 따라 코어 블록(Core Block)의 서스팬드를 결정하는 제어부(13)와, 상기 입력된 직렬 데이터를 병렬 데이터로 전환시키는 전환(Converter)부(14)와, 상기 전환부(14)에서 바꾸어진 병렬 데이터를 코어 블록으로 보내기 위한 임시저장하는 저장부(15)와, 상기 저장부(15)로부터 적절한 속도로 데이터를 받아 처리하는 코어 블록으로 구성된다.

상기와 같이 구성된 종래의 파워 서스팬드 처리장치의 동작은 직렬로 입력되는 데이터를 검출하여 전체회로의 서스팬드를 결정하는 장치로 단지 입력단 값만으로 서스팬드가 결정되는 장치이다.

먼저, 입력되는 직렬 데이터를 검출부(11)에서 초기값 혹은 디펄트값과 1 비트(1 Bit)씩 비교하여, 비교 결과가 초기값 또는 디폴트값과 일치하면 카운터부(12)의 카운터를 스타트(Start)시켜 연속되는 초기값 혹은 디펄트값의 길이를 카운터한다.

상기 카운터부(12)는 1비트 또는 그 이상의 길이를 갖는 초기값 혹은 디펄트값과 일치되는 입력 데이터의 연속되는 길이가 들어오면, 제어부(13)는 계속해서 카운터값을 참조하다가 세팅된 값이 되면 서스팬드 신호를 발생한다.

그리고 카운터될 동안 서스팬드로 인정할 만큼 충분한 길이동안 연속해서 초기값 혹은 디펄트값이 들어오지 않고 도중에 유효한 다른 데이터가 들어오면 카운터를 리세트(Reset)시킨다.

도 2는 서스팬드 길이를 10 클럭(Clock), 초기값 혹은 디펄트값을 1로 했을 때 타이밍 다이그램이다.

도 2에서와 같이 직렬 데이터 및 클럭신호가 연속적으로 입력되면 검출부(11)에서 초기값이 검출된다.

그리고 검출부(11)에서 초기값이 검출되면 카운터에서 임의로 선택되어진 10 클럭을 카운터하고, 상기 카운터부(12)에서 카운터값이 미리 설정한 드레시홀드값(10 클럭)을 넘으면 제어부(13)에서 파워 서스팬드 신호를 발생하여 코어 블록을 서스팬드한다.

즉, 도 2는 초기값 또는 디폴트값과 일치되는 입력 데이터의 연속되는 길이를 계속 카운트한값이 10 클럭을 넘는 순간 서스팬드 신호가 HIGH에서 LOW로 변동되는 것으로, 이는 서스팬드 신호가 출력되는 것을 보여준다.

그러나 이와 같은 종래의 파워 서스팬드 처리장치에 있어서 다음과 같은 문제점이 있었다.

첫째, 직렬 데이터에 대해서만 데이터를 검출하여 서스팬드를 결정할 수 있기 때문에 실제 내부 블록들은 병렬로 데이터가 움직임으로 내부 블록단위로 유효하게 파워 컨트롤을 할 수 없고, 단지 전체에 대해서만 서스팬드를 할 수 있어 불필요한 전력소비를 가져와 효율이 떨어진다.

둘째, 입력되는 데이터를 검출하여 제어부를 통해 서스팬드 시킬 경우 데이터에 포함된 잡음의 영향을 많이 받는다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소비전력을 줄여 서스팬드 효과가 크면서 잡음에 강한 파워 서스팬드 처리장치를 제공하는데 그 목적이 있다.

도 1은 종래의 파워 서스팬드 처리장치를 나타낸 블록도

도 2는 종래의 서스팬드 처리를 나타낸 타이밍도

도 3은 본 발명에 의한 파워 서스팬드 처리장치를 나타낸 블록도

도 4는 도 3의 제 2 제어부를 나타낸 상세도

도면의 주요 부분에 대한 부호의 설명

21 : 검출부 22 : 카운터부

23 : 제 1 제어부 24 : 전환부

25 : 저장부 26 : 스타트 펄스 발생부

27 : 제 2 제어부 28 : 쉬프트 레지스터

29 : OR 게이트

상기와 같은 목적을 달성하기 위한 파워 서스팬드 처리장치는 입력되는 데이터의 초기값을 검출하는 검출부와, 상기 검출부에서 검출된 데이터의 세팅된 값을 카운터하는 카운터부와, 상기 카운터부에서 세팅된값이 카운터되면 서스팬드 신호를 출력하는 제 1 제어부와, 상기 입력되는 데이터를 전환시키는 전환부와, 상기 전환부에서 전환된 데이터의 유효성을 검토하여 스타트 펄스를 발생하는 스타트 펄스 발생부와, 상기 스타트 펄스 발생부의 스타트 펄스와 제 1 제어부의 서스팬드 신호를 받아 연산하여 해당하는 코어블록을 서스팬드 시키는 복수개의 제 2 제어부들을 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 의한 파워 서스팬드 처리장치를 상세히 설명하면 다음과 같다.

도 3은 본 발명에 의한 파워 서스팬드 처리장치를 나타낸 블록도이고, 도 4는 도 3의 제 2 제어부를 나타낸 상세도이다.

도 3에서와 같이 직렬 데이터로 입력되는 데이터를 초기값 또는 디펄트값과 비교하여 초기값을 검출하는 검출부(21)와, 상기 검출부(21)로부터 초기값이 검출되면 인에이블된 신호를 받아 초기값 또는 디펄트값이 연속되는 시간을 임의로 세팅된 값만큼 카운터하는 카운터부(22)와, 상기 카운터부(22)에서 세팅된 카운터의 값에 의해 서스팬드 신호를 출력하는 제 1 제어부(23)와, 상기 입력된 직렬 데이터를 병렬 데이터로 전환하는 전환부(24)와, 상기 전환부(24)에서 전환된 병렬 데이터를 임시 저장하는 저장부(25)와, 상기 저장부(25)에서 임시 저장된 데이터를 1 바이트(Byte)씩 읽어와서 유효한 데이터인지 검사하고 스타트 펄스(Start Pulse)를 만들어내는 스타트 펄스 발생부(26)와, 상기 스타트 펄스 발생부(26)에서 발생된 스타트 펄스 및 제 1 제어부(23)의 서스팬드 신호를 받아 해당하는 코어(Core) 블록을 서스팬드 시키는 제 2 제어부(27)를 포함하여 구성된다.

본 발명의 파워 서스팬드 처리장치는 제어부를 두 부분으로 나누어서 처리하는 동작을 갖는다.

먼저, 본 발명의 파워 서스팬드 처리장치의 제 1 동작은 검출부(21)에서 초기값을 검출하여 카운터부(22)의 카운터를 스타트 시키고, 그 값을 참고하여 제 1 제어부(23)에서 서스팬드 신호를 발생시키는 방법이다.

그리고 제 2 동작은 전환부(24)에서 병렬 데이터로 전환된 데이터가 저장부(25)에 임시 저장되었다가 1 바이트(Byte)씩 스타트 펄스 발생부(26)로 읽혀져 유효한 데이터인지를 검사하여 유효하다면 스타트 펄스를 제 2 제어부(27)로 전달하는 방법이다.

도 4에서와 같이 제 2 제어부는 복수개의 D-플립플롭(D-F/F)으로 이루어진 쉬프트 레지스터(28)와 오어 게이트(OR Gate)(29)로 구성된다.

먼저, 제 2 제어부(27)의 동작은 스타트 펄스 발생부(26)에서 발생된 스타트 펄스 및 클럭신호가 쉬프트 레지스터(28)에 입력되고, 상기 쉬프트 레지스터(28)를 통해 출력된 신호는 OR 게이트(29)에 입력된다.

그리고 상기 OR 게이트(29)에서는 상기 쉬프터 레지스터(28)의 출력신호와 상기 제 1 제어부(23)에서 서스팬드된 신호를 연산하여 해당하는 코어 블록을 서스팬드 시키게 된다.

즉, 스타트 펄스 발생부(26)에서 발생된 스타트 펄스가 입력되면 그 블록의 스테이트 범위안에 1 값을 가진 레지스터가 있으면 정상동작하고, 만약 앞단으로부터 스타트 펄스를 받지 못하여 그 블록의 스테이트 범위안에 1 값을 가진 레지스터가 없으면 그 코어 블록을 서스팬드 시키는 신호를 발생한다.

이상에서 설명한 바와같이 본 발명에 의한 파워 서스팬드 처리장치에 있어서 다음과 같은 효과가 있다.

첫째, 직렬 데이터를 이용한 파워 서스팬드 처리장치는 전체회로를 서스팬드 시키는 것 보다 각 블록 단위로 유효하게 서스팬드 시키기 때문에 소비전력을 줄여 서스팬드 효과가 크다.

둘째, 직렬 데이터가 전환부에서 병렬 데이터로 전환된 후에 스타트 펄스 발생부에서 데이터의 유효성을 검증하여 스타트 펄스를 발생시키기 때문에 잡음에 강하다.

Claims (9)

  1. 입력되는 데이터의 초기값을 검출하는 검출부와,
    상기 검출부에서 검출된 데이터의 세팅된 값을 카운터하는 카운터부와,
    상기 카운터부에서 세팅된값이 카운터되면 서스팬드 신호를 출력하는 제 1 제어부와,
    상기 입력되는 데이터를 전환시키는 전환부와,
    상기 전환부에서 전환된 데이터의 유효성을 검토하여 스타트 펄스를 발생하는 스타트 펄스 발생부와,
    상기 스타트 펄스 발생부의 스타트 펄스와 제 1 제어부의 서스팬드 신호를 받아 연산하여 해당하는 코어블록을 서스팬드 시키는 복수개의 제 2 제어부들을 포함하여 구성됨을 특징으로 하는 파워 서스팬드 처리장치.
  2. 제 1 항에 있어서,
    상기 전환부에서 스타트 펄스 발생부로 데이터가 입력되기전에 임시로 데이터를 저장하는 저장부를 더 포함하는 것을 특징으로 하는 파워 서스팬드 처리장치.
  3. 제 1 항에 있어서,
    상기 제 2 제어부는 상기 스타트 펄스 발생부에서 발생된 스타트 펄스 및 클럭신호가 입력되는 복수개의 D-플립플롭으로 이루어진 쉬프트 레지스터와, 상기 쉬프트 레지스터를 통해 출력된 신호와 제 1 제어부에서 서스팬드된 신호를 연산하여 해당하는 코어블록을 서스팬드시키는 오어 게이트로 구성됨을 특징으로 하는 파워 서스팬드 처리장치.
  4. 제 1 항에 있어서,
    상기 입력되는 데이터는 직렬 데이터인 것을 특징으로 하는 파워 서스팬드 처리장치.
  5. 제 1 항에 있어서,
    상기 전환부는 입력되는 직렬 데이터를 병렬 데이터로 변환된 데이터로서 내부 코어 블록을 평행하게 구동하는 것을 특징으로 하는 파워 서스팬드 처리장치.
  6. 제 1 항에 있어서,
    상기 제 1 제어부는 처리되는 스테이트 수를 계산하여 서스팬드 시키는 것을 특징으로 하는 파워 서스팬드 처리장치.
  7. 제 1 항에 있어서,
    상기 제 2 제어부는 제 1 제어부의 서스팬드 신호와 스타트 펄스를 오어 게이트로 연산하여 해당하는 코어블록을 서스팬드 시키는 것을 특징으로 하는 파워 서스팬드 처리장치.
  8. 제 2 항에 있어서,
    상기 저장부에 저장된 데이터를 스타트 펄스 발생부에 1 바이트씩 읽혀지는 것을 특징으로 하는 파워 서스팬드 처리장치.
  9. 제 1 항에 있어서,
    상기 스타트 펄스 발생부는 스타트 펄스를 오어 게이트에서 연산하여 제 2 제어부에 입력되는 것을 특징으로 하는 파워 서스팬드 처리장치.
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