JPS63157227A - バツフアメモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、複数の入力データを格納するバッフアメそ
りに係り、特にバッファメモリに書き込むデータ数を監
視できるバッファメモリ回路に関するものである。

〔従来の技術〕

従来、バッファメモリ回路においては、バッファメモリ
へのデータ書き込み状態をモニタして、バッファメモリ
へのデータ書き込みを制御するバッファメモリ装置が提
案されている。

このようなバッファメモリ装置では、入力されるデータ
数と出力されるデータ数をコンパレータ等の比較手段に
より相対的に比較し、バッファメモリへのデータ入力が
データ出力よりも多くなった旨をＣＰＵ等のコントロー
ラに報知したり、バッファメモリへのデータ入力がデー
タ出力よりも少なくなり、バッファメモリが空き状態で
ある旨を報知する報知信号をＣＰｔＪ等に指令している
。

（発明が解決しようとする問題点） ところが、電子技術の進歩により高速演算処理可能なＣ
ＰＵが開発されてくると、ＣＰＬＪが常時バッファメモ
リに入力される人力データ数を監視するような制御では
処理速度を大幅に低下させて、演算処理効率を著しく低
下させてしまう問題点があった。

この発明は、上記の問題点を解消するためになされたも
ので、バッフアメそりに入力されるデータ数とバッファ
メモリから出力されるデータ数とをモニタすることによ
り、バッファメモリの記憶状態を事前に予知して、高速
データ処理可能なバッファメモリ回路を得ることを目的
とする。

（問題点を解決するための手段） この発明に係るバッファメモリ回路は、バッファメモリ
に人力されるデータ数を計測する第１の計測手段と、バ
ッファメモリから出力されるデータ数を計測する第２の
計測手段と、第１の計測手段が計測する入力データ数お
よび第２の計測手段が計測する出力データ数からバッフ
ァメモリからの未出力データ残数を演算し、演算した未
出力データ残数をデータ転送制御部に報知する演算報知
手段とを設けたものである。

〔作用〕

この発明においては、第１の計測手段がバッファメモリ
に人力されるデータ数を逐次計測し、入力データ数を演
算報知手段に常時出力し続ける。

一方、第２の計測手段はバッファメモリから出力される
データ数を逐次計測し、出力データ数を演算報知手段に
常時出力し続ける。これを受けて、演算報知手段は、入
力データ数と出力データ数との差を演算し、バッファメ
モリに人力されて未だに出力されていない未出力データ
残数をデータ転送制御部に常時報知する。

゛　（実施例〕 第１図はこの発明の一実施例を示すバッファメモリ回路
の一例を説明するブロック図であり、１はファースト・
イン・ファースト・アウトメモリ（ＦＩＦＯメモリ）で
構成されるバッファメモリで、例えば６４段の深さの記
憶領域を有しており、入力パルス信号７に同期して入力
データ５を順次記憶し、例えばＭＰＵ等で構成されるデ
ータ転送制御部１２から出力される出力パルス信号８に
同期して、バッファメモリ１に格納されたデータを入力
順に出力データ６として取り出す。２はこの発明の第１
の計測手段をなすカウンタで、入力パルス信号７に同期
してカウントアツプし、入力カウントデータ９を減算回
路４に出力する。３はこの発明の第２の計測手段をなす
カウンタで、出力パルス信号８に同期してカウントアツ
プし、出力カウントデータ１０を減算回路４に出力する
。減算回路４はこの発明の演算報知手段を兼ねており、
人力される入力カウントデータ９および出力カウントデ
ータ１０との差を演算し、バッファメモリ１の未出力デ
ータ残数１１をデータ転送制御部１２に常時出力し、デ
ータ転送制御部１２に対してバッファメモリ１の格納能
力を事前に認識させる。

次に第２図を参照しながら第１図の動作をさらに詳細に
説明する。

第２図は第１図に示した減算回路４の減算動作タイミン
グを説明するタイミングチャートである。第１図と同一
の信号には同じ符号を付しである。

人力パルス信号７が入力される毎に、バッファメモリ１
には人力データ５（データＤ１〜Ｄ６４）が順次後段に
記憶されて行き、カウンタ２のカウント数、すなわち入
力カウントデータ９は順次カウントアツプして行く。そ
の間出力パルス信号８が入力されない間は、カウンタ３
から出力される出力カウントデータ１０は「０」を維持
し、減算回路４から出力される。未出力データ残数１１
は順次増加して行く。

一方、出力パルス信号８がバッファメモリ１に入力され
ると、カウンタ３からの出力カウントデータ１ｏが順次
カウントアツプして行き、それに並行して未出力データ
残数１１が順次減少して行く。この未出力データ残数１
１が順次データ転送制御部１２に出力されているので、
データ転送制御部１２はバッファメモリ１をアクセスす
ることなく、データ格納状態を事前に予知でき、次のデ
ータ処理に移行できるようになり、高速処理が実現でき
る。

第３図は第１図に示した減算回路４の演算報知動作を説
明するフローチャートである。なお、（１）〜（４）は
各ステップを示す。

カウンタ２，３を初期化すると（１）、入力パルス信号
７および出力パルス信号８がバッファメモリ１に人力さ
れる毎に、それぞれのカウントアツプを実行する（２）
。カウンタ２，３のカウントアツプ毎に減算回路４は、
入力カウントデータ９と出力カウントデータ１ｏとを減
算しく３）、バッファメモリ１の未出力データ残数１１
をデータ転送制御部１２に報知する（４）。

（発明の効果） 以上説明したように、この発明はバッファメモリに入力
されるデータ数を計測する第１の計測手段と、バッファ
メモリから出力されるデータ数を計測する第２の計測手
段と、第１の計測手段が計測する入力データ数および第
２の計測手段が計測する出力データ数からバッファメモ
リからの未出力データ残数を演算し、演算した未出力デ
ータ残数をデータ転送制御部に報知する演算報知手段と
を設けたので、バッファメモリ上に記憶され未だに出力
されないデータ総数をバッファメモリをアクセスするこ
となく、常時データ転送制御手段がモニタでき、バッフ
ァメモリへのデータアクセス処理を高速化できる優れた
効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すバッファメモリ回路
の一例を説明するブ１．ロック図、第２図は第１図に示
した減算回路の減算動作タイミングを説明するタイミン
グチャート、第３図は第１図に示した減算回路の演算報
知動作を説明するフローチャートである。 図中、１はバッファメモリ、２，３はカウンタ、４は減
算回路、５は入力データ、６は出力データ、７は入力パ
ルス信号、８は出力パルス信号、９は入力カウントデー
タ、１０は出力カウントデータ、１１は未出力データ残
数、１２はデータ転送制御部である。

Claims (1)

【特許請求の範囲】
1. 入力される複数のデータのバッファメモリへの書き込み
   または読み出しを制御するデータ転送制御部を有するバ
   ッファメモリ回路において、前記バッファメモリに入力
   されるデータ数を計測する第１の計測手段と、前記バッ
   ファメモリから出力されるデータ数を計測する第２の計
   測手段と、前記第１の計測手段が計測する入力データ数
   および前記第２の計測手段が計測する出力データ数から
   前記バッファメモリからの未出力データ残数を演算し、
   演算した未出力データ残数を前記データ転送制御部に報
   知する演算報知手段とを具備したことを特徴とするバッ
   ファメモリ回路。