JPS60664Y2 - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPS60664Y2 JPS60664Y2 JP7259580U JP7259580U JPS60664Y2 JP S60664 Y2 JPS60664 Y2 JP S60664Y2 JP 7259580 U JP7259580 U JP 7259580U JP 7259580 U JP7259580 U JP 7259580U JP S60664 Y2 JPS60664 Y2 JP S60664Y2
- Authority
- JP
- Japan
- Prior art keywords
- display
- display data
- unit
- bus
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Digital Computer Display Output (AREA)
Description
【考案の詳細な説明】
本考案は表示原子へ表示用データを転送することにより
所定の表示処理を行なう表示装置に関するもので、特に
表示データを記憶するバッファメモリと表示データ作威
部と表示部とを有し、これらが共通の信号線(バス)て
接続された表示装置に関するものである。
所定の表示処理を行なう表示装置に関するもので、特に
表示データを記憶するバッファメモリと表示データ作威
部と表示部とを有し、これらが共通の信号線(バス)て
接続された表示装置に関するものである。
従来、表示データを表示データバッファメモリから読み
出して表示する装置として第1図に示すような構成が知
られている。
出して表示する装置として第1図に示すような構成が知
られている。
同図では表示データを作成する中央演算処理装置cpu
1、表示データを一時格納する表示データバッファメモ
リ4及び表示部5は一本のデータバス7で共通に接続さ
れ、バッファメモリ4はCPUに接続されたバス6を介
してcpu 1からアドレス指定される番地に表示デー
タをバス7を介して格納するものである。
1、表示データを一時格納する表示データバッファメモ
リ4及び表示部5は一本のデータバス7で共通に接続さ
れ、バッファメモリ4はCPUに接続されたバス6を介
してcpu 1からアドレス指定される番地に表示デー
タをバス7を介して格納するものである。
格納された表示データを表示部5に転送する場合は、c
pu 1がバス7を使用していない状態(以下、アイド
ルタイムという)を検出して、バッファメモリ4の読み
出し信号となるアイドルタイミング信号8を発生するア
イドルタイム検出回路2が動作されて、アドレスカウン
タ3をカウントアツプすると同時に、そのアドレスて指
定された表示データバッファメモリ4の表示データを読
み出すようにしていた。
pu 1がバス7を使用していない状態(以下、アイド
ルタイムという)を検出して、バッファメモリ4の読み
出し信号となるアイドルタイミング信号8を発生するア
イドルタイム検出回路2が動作されて、アドレスカウン
タ3をカウントアツプすると同時に、そのアドレスて指
定された表示データバッファメモリ4の表示データを読
み出すようにしていた。
この結果、表示データバッファメモリ4より読み出され
た表示データはcpulがバス7を使用していない期間
にデータバス7を通って表子素子5に転送されラッチさ
れる。
た表示データはcpulがバス7を使用していない期間
にデータバス7を通って表子素子5に転送されラッチさ
れる。
アドレスカウンタ3は、表示デークバッファメモリ4に
対してアドレスを供給するとともに、表示素子5に対し
て桁指定信号9を出力し表示素子5にラッチされている
表示データの表示されるべき桁を指定する。
対してアドレスを供給するとともに、表示素子5に対し
て桁指定信号9を出力し表示素子5にラッチされている
表示データの表示されるべき桁を指定する。
〆このようにCPU l
のアイドルタイムが検出されるたびに一桁づつの表示デ
ータが表示データバッファメモリ4より読み出され、順
次表示素子に表示されてゆく。
のアイドルタイムが検出されるたびに一桁づつの表示デ
ータが表示データバッファメモリ4より読み出され、順
次表示素子に表示されてゆく。
しかしながら、上記の表示回路を用いた場合、表示デー
タは、CPU1のアイドルタイムが検出される期間毎に
表示部5へ転送されるため、その転送周期はCPU l
が実行している命令の実行シーケンスの周期に依存され
ており、CPU1が実行しているプログラムによって表
示タイミングが異なり、ちらつきや桁によって明度の差
が生じるという欠点を有していた。
タは、CPU1のアイドルタイムが検出される期間毎に
表示部5へ転送されるため、その転送周期はCPU l
が実行している命令の実行シーケンスの周期に依存され
ており、CPU1が実行しているプログラムによって表
示タイミングが異なり、ちらつきや桁によって明度の差
が生じるという欠点を有していた。
本考案は上記欠点を改善するもので、cpu 1の実行
プログラムシーケンスに対する表示周期の依存度を低減
し、かつ表示のちらつきや表示明度の差を低減した表示
装置を提供することを目的とする。
プログラムシーケンスに対する表示周期の依存度を低減
し、かつ表示のちらつきや表示明度の差を低減した表示
装置を提供することを目的とする。
本考案は、検出されたCPUのアイドルタイムを複数個
計数し、この数が一定数以上になった時表示データを読
み出すような制御部を設けたことを特徴とする。
計数し、この数が一定数以上になった時表示データを読
み出すような制御部を設けたことを特徴とする。
以下に本考案の一実施例を図面に基づいて説明する。
第2図は、本考案の一実施例を示す表示装置の機能ブロ
ック図である。
ック図である。
同図では、中央演算処理装置CPUIQ、表示データバ
ッファメモリ40及び表示部50はデータバス70で共
通に接続され、表示テータバツファメモリ40にはcp
u 10からアドレス60を介して送られるアドレスデ
ータに基いて表示データが格納される。
ッファメモリ40及び表示部50はデータバス70で共
通に接続され、表示テータバツファメモリ40にはcp
u 10からアドレス60を介して送られるアドレスデ
ータに基いて表示データが格納される。
又、アイドルタイム検出回路20はCPU1Qに接続さ
れており、そのアイドルタイムを検出するたびにアイド
ルタイミング信号80を出力する。
れており、そのアイドルタイムを検出するたびにアイド
ルタイミング信号80を出力する。
このアイドルタイミング信号80はアイドルタイミング
カウンタ110に入力され、ここでアイドルタイム数が
計数され、その数が一定値になるごとに転送タイミング
信号100を発生するように構成されている。
カウンタ110に入力され、ここでアイドルタイム数が
計数され、その数が一定値になるごとに転送タイミング
信号100を発生するように構成されている。
転送タイミング信号100はアドレスカウンタ30をカ
ウントアツプすると同時に表示データバッファメモリ4
0から表示データの読み出しをその期間可能にする。
ウントアツプすると同時に表示データバッファメモリ4
0から表示データの読み出しをその期間可能にする。
この結果、表示データバッファメモリ40から読み出さ
れた表示データはデータバス70を通って、CPU10
がデータバス70を使用していない期間て表示部50に
転送されラッチされる。
れた表示データはデータバス70を通って、CPU10
がデータバス70を使用していない期間て表示部50に
転送されラッチされる。
一方、アドレスカウンタ30は表示データバッファメモ
リ40に対してアドレスを供給するとともに、表示部5
0に対して桁指定信号90を出力し、表示部50がラッ
チしている表示データの表示されるべき桁を指定する。
リ40に対してアドレスを供給するとともに、表示部5
0に対して桁指定信号90を出力し、表示部50がラッ
チしている表示データの表示されるべき桁を指定する。
この場合、CPU10のアイドルタイムが複数回検出さ
れるたびに、−桁づつの表示データが表示データバッフ
ァメモリより読み出されて、順次表示部に表示されるも
のである。
れるたびに、−桁づつの表示データが表示データバッフ
ァメモリより読み出されて、順次表示部に表示されるも
のである。
従って、−桁の表示データの転送の周期はCPU10が
実行する命令のもつアイドルタイムの周期をカウンタの
持つ定数だけ加えあわせたものとなり、各命令ごとにあ
るアイドルタイム周期の誤差が表示データの転送周期に
与える影響は著しく低減され、表示のちらつき及び桁に
よる明度の差を低減でき、はぼ等しい明るさでちらつき
のない表示ができるという効果を遠戚できる。
実行する命令のもつアイドルタイムの周期をカウンタの
持つ定数だけ加えあわせたものとなり、各命令ごとにあ
るアイドルタイム周期の誤差が表示データの転送周期に
与える影響は著しく低減され、表示のちらつき及び桁に
よる明度の差を低減でき、はぼ等しい明るさでちらつき
のない表示ができるという効果を遠戚できる。
なお、実行するCPUプログラムシーケンスによってア
イドルタイミングカウンタの設定値を変えてアイドルタ
イムの計数周期を変えることも効果的である。
イドルタイミングカウンタの設定値を変えてアイドルタ
イムの計数周期を変えることも効果的である。
第1図は従来の表示装置のブロック構成図で、第2図は
本考案の一実施例を示すブロック構成図である。 1.10・・・・・・中央演算処理装置、2,20・・
・・・・アイドルタイム検出回路、3,30・・・・・
・アドレスカウンタ、4,40・・・・・・表示データ
バッファメモリ、5,50・・・・・・表示素子、6,
60・・・・・・アドレスバス、7,70・・・・・・
データバス、8,80・・・・・・アイドルタイミング
信号、9,90・・・・・・桁指定信号、100・・・
・・・転送タイミング信号、110・・・・・・アイド
ルタイミングカウンタ。
本考案の一実施例を示すブロック構成図である。 1.10・・・・・・中央演算処理装置、2,20・・
・・・・アイドルタイム検出回路、3,30・・・・・
・アドレスカウンタ、4,40・・・・・・表示データ
バッファメモリ、5,50・・・・・・表示素子、6,
60・・・・・・アドレスバス、7,70・・・・・・
データバス、8,80・・・・・・アイドルタイミング
信号、9,90・・・・・・桁指定信号、100・・・
・・・転送タイミング信号、110・・・・・・アイド
ルタイミングカウンタ。
Claims (1)
- 表示部と、表示データを格納するための記憶部と、前記
表示データを作成し前記記憶部に格納させる中央処理装
置と、前記表示部、記憶部及びΦ央処理装置間を接続す
るデータ転送用のバスと、前記中央処理装置が前記バス
を使用していない期間を検出し検出信号を出力する検出
手段と、この検出手段から出力される検出信号の数を計
数し、この数が所定の値になった時、前記記憶部から前
記表示データを前記表示部へ読み出す読み出し制御部と
を含むことを特徴とする表示制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7259580U JPS60664Y2 (ja) | 1980-05-27 | 1980-05-27 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7259580U JPS60664Y2 (ja) | 1980-05-27 | 1980-05-27 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57236U JPS57236U (ja) | 1982-01-05 |
JPS60664Y2 true JPS60664Y2 (ja) | 1985-01-10 |
Family
ID=29435768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7259580U Expired JPS60664Y2 (ja) | 1980-05-27 | 1980-05-27 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60664Y2 (ja) |
-
1980
- 1980-05-27 JP JP7259580U patent/JPS60664Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57236U (ja) | 1982-01-05 |
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