JP2557785Y2

JP2557785Y2 - シングルチップマイクロコンピュータ

Info

Publication number: JP2557785Y2
Application number: JP1990103953U
Authority: JP
Inventors: 浩志岩村
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1990-10-01
Filing date: 1990-10-01
Publication date: 1997-12-17
Anticipated expiration: 2005-10-01
Also published as: JPH0466658U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、シングルチップマイクロコンピュータに関
し、特に外部より入力される信号の周期を計測する機能
を有するシングルチップマイクロコンピュータ（以下マ
イコンという）に関する。

〔従来の技術〕

一般にマイコンは各種機械の制御や計算機の制御など
に使われているが、機械の制御を行うマイコンで、特に
自動車関係の制御を行う場合に、制御を行うための入力
として自動車の車輪の周速度（以下車輪速という）を計
測することがある。この車輪速を計測する方法として
は、車輪速をその速度に反比例した周期を持つ信号に変
換し、その信号をマイコンに入力し、マイコンがその信
号の周期を計測することにより求める場合がある。

従来、この種のマイコンで、マイコン外部より入力さ
れる信号の計測を行う一例として、信号の周期を計測す
る方法を説明する。

第９図は、このような外部より入力される信号の周期
を計測するマイコンのブロック図、第10図はそのタイミ
ング図である。

入力ポート19はマイコン外部からの信号を入力し、タ
イマ15はカウントクロック18の立上り信号が入力される
毎にその内容を１つカウントアップする。キャプチャレ
ジスタ16aは入力ポート19から入力される信号の立上り
に周期してタイマ15の内容を記憶する。また、キャプチ
ャレジスタ16aの内容はCPU14によって常時データバス17
aを介して読むことができる。メモリ13はプログラムお
よびデータが記憶され、CPU14はメモリ13に記憶されて
いるプログラムに基づいて演算処理を行う。

次に、このマイコンを用いて入力ポート19から入力す
る信号の周期を計測する場合の動作タイミング図の第10
図を参照して説明する。

タイマ15はカウントクロック18の立上がり信号が入力
される毎にその内容をカウントアップし、CPU14はメモ
リ13のプログラムの内容に基づき演算処理を行ってい
る。入力ポート19に立上り信号が入力されると、その立
上り信号に同期してキャプチャレジスタ16aがタイマ15
の内容の記憶する。また、同時にCPU14の割込み要求に
立上り信号が入力され、CPU14はメモリ13内にある割り
込み用プログラムに制御を移し、CPUはそのプログラム
の内容に基づき演算を開始する。

入力ポート19から入力される信号の周期は、メモリ13
内の割込み用プログラムに次式の演算をCPU14が行うよ
うなプログラムを記憶しておくことにより、次式により
求めることができる。次式中、A1は割込み処理が発生し
たときのキャプチャレジスタ16aの内容、A2は１回前の
割込処理が発生したときのキャプチャレジスタ16aの内
容、Ｔはカウントクロック18の周期〔秒〕である。

信号の周期＝（A1−A2）×Ｔ〔秒〕〔考案が解決しようとする課題〕上述したマイコンは、マイコン外部より入力される信
号の計測を行う場合、入力ポートに周期の短い信号が連
続的に入力されると、CPUが割り込み要求に対する割り
込み用プログラムを実行し終える前に次の割り込み要求
がCPUに入力されるため、CPUは割り込み用プログラムし
か行うことができず、他のプログラムは実行されなくな
る。このため、マイコンは実質上停止している状態とな
り、そのマイコンを搭載しているシステムも動作が不可
能になってしまう場合があるという欠点がある。

本考案の目的は、このような欠点を除き、入力ポート
に周期の短い信号が連続的に入力されてもCPUの動作を
停止することなくシステム動作を可能にできるマイコン
を提供することにある。

〔課題を解決するための手段〕

本考案のマイコンの構成は、プログラムまたはデータ
を格納するメモリと、このメモリに記憶されたプログラ
ムに従い外部から入力される外部パルスに従って割込処
理を行いかつその外部パルスの周期計測の演算処理を実
行するCPUと、基準クロックをカウントするタイマと、
このタイマの値を任意のタイミングで記憶するキャプチ
ャレジスタとを有するシングルチップマイクロコンピュ
ータにおいて、前記キャプチャレジスタと前記外部パル
スを供給する入力ポートとの間に、前記外部パルスを計
測する処理時間内に入力する外部パルスをマスクしその
ゲート時間を制御するゲート回路と、このゲート回路の
１ゲート時間に複数のパルスが入力された場合にその数
を計数し記憶するデータ入力回数記憶回路とを付加し、
このデータ入力回数記憶回路に記憶した計数出力と前記
１ゲート時間に対向する前記キャプチャレジスタの出力
とから前記周期演算処理を行うようにしたことを特徴と
する。

〔実施例〕

次に本考案について図面を参照して説明する。

第１図は本考案の一実施例のマイコンブロック図であ
る。

入力ポート19は、マイコン外部からの信号を入力する
ためのものであり、ゲート回路11は、入力ポート19から
立上り信号ａが入力されると、ゲート回路11の出力信号
ｂをキャプチャレジスタ16とCPU14とデータ入力回数記
憶回路12とに出力し立上げる。その後、任意に設定され
た一定のゲート時間内は、ゲート回路11に入力ポート19
から立上り信号ａが入力されても、ゲート回路11の出力
信号ｂを変化させないが、そのゲート時間が過ぎると出
力信号ｂを立下げ、その後入力ポート19から立上り信号
ａが入力されると、ゲート回路11の出力信号ｂを立上
げ、その動作を繰り返し行なう。

また、ゲート回路11は、入力ポート19からの入力信号
ａを、システムクロック20の立下りに同期させ、出力信
号ｃとしてデータ入力回数記憶回路12に出力する。この
データ入力回数記憶回路12は、ゲート回路11の立上り信
号ｃをカウントするカウンタ機能と、カウント結果を記
憶するレジスタ機能とを持っている。データ入力回数記
憶回路12は、カウンタ機能がゲート回路11の立上がり信
号ｃの入力回数をカウントし、ゲート回路11の出力信号
ｂが立上ると、カウント結果をレジスタ機能で記憶し、
その後カウンタ機能のカウント回数をクリアし、再度カ
ウンタ機能で出力信号ｃをカウントする。また、データ
入力回数記憶回路12のレジスタ機能が記憶した内容は、
常時CPU14によりデータバス17を介して読出すことがで
きる。

タイマ15はカウンタクロック18の立上り信号が入力さ
れる毎にその内容を１つカウントアップし、キャプチャ
レジスタ16は、ゲート回路11の出力信号ｂが立上がった
時にタイマ15の内容を記憶する。このキャプチャレジス
タ16の内容は、CPU14によって常時その内容をデータバ
ス17を介して読むことができ、メモリ13には、プログラ
ムおよびデータが記憶されており、このメモリ13に記憶
されているプログラムに基づいてCPU14が演算処理を行
う。

次に、第１図のマイコンを用いて入力ポート19から入
力される信号の同期を計測する場合を、第２図の動作タ
イミング図を参照して説明する。

マイコンが通常的な動作をしている状態の一例とし
て、タイマ15に「10」が、キャプチャレジスタ16に
「５」が記憶され、CPU14はメモリ13に記憶されている
通常時のプログラムに基づき演算を行なっていて、入力
ポートから入力される信号の周期が割込み用プログラム
の処理時間に対して長い場合を考える。

ゲート回路11に入力ポート19から立上り信号ａが入力
されると、出力信号ｂとしてキャプチャレジスタ16とCP
U14とデータ入力回数記憶回路12とに立上り信号を出力
し、キャプチャレジスタ16はタイマ15の内容を記憶し、
CPU14はメモリ13に記憶されている割込み用プログラム
に基づいて演算処理を開始する。その後、CPU14が割込
み用プログラムの演算処理を終了すると、メモリ13に記
憶されている通常プログラムに従って演算処理を開始す
る。

次に、ゲート回路11に立上り信号ａが入力された後、
ゲート時間が過ぎると、キャプチャレジスタ16とCPU14
とデータ入力回数記憶回路12とへの出力信号ｂを立下げ
る。この後、入力ポート19から立上り信号ａが入力され
ると、CPU14とキャプチャレジスタ16とデータ入力回数
記憶回路12とに立上り信号ｂを出力し、キャプチャレジ
スタ16がタイマ15の内容を記憶し、CPU14がメモリ13に
記憶されている割込み用プログラムに基づいて演算処理
を開始する。

データ入力回数記憶回路12は、前回のゲート回路11の
出力信号ｂの立上りから、この出力信号ｂの立上りまで
のゲート回路11の出力信号ｃの立上り回数を記憶する。
その後、CPU14は割込みようプログラムの処理が終了す
ると、メモリ13に記憶されている通常プログラムに従い
演算処理を実行する。

入力ポート19からの入力信号の周期は、メモリ13内の
割込み用プログラムに次式の演算をCPU14が行うような
プログラムを記憶しておくことで求めることができる。
次式で、A1は割込み処理が発生したときのキャプチャレ
ジスタ16の内容、A2は前回の割込み処理が発生したとき
のキャプチャレジスタ16の内容、Ｔはカウントクロック
18の周期〔秒〕、Ｂは割り込みが発生したときのデータ
入力回数記憶回路12の内容である。

本実施例のマイコンは上述した動作を繰返し行うこと
により入力ポート19から入力される信号の周期を連続し
て計測することができる。

次に、入力信号の周期を計測する第２の例として、第
３図の動作タイミング図を参照して説明する。

マイコンの動作状態は第２図の場合と同じであり、入
力ポート19からの入力信号ａの周期が割込み用プログラ
ムの処理時間に対して短い場合を考える。

ゲート回路11に入力ポート19から立上り信号ａが入力
されると、出力信号ｂの立上り信号を出力し、このゲー
ト回路11のゲート時間が過ぎるまで、立上り信号ａが入
力されても、ゲート回路11の出力信号は変化させない。
また、このゲート時間内は、ゲート回路11の出力ｃから
は、入力信号ａをシステムクロック20の立下り信号に同
期させ、データ入力回数記憶回路12に出力する。この
時、データ入力回数記憶回路12はゲート回路11の立上り
信号ｂにより、カウンタ機能がカウントアップを行う。

ゲート回路11は、ゲート時間が過ぎると、出力信号ｂ
を立下げる。この後、ゲート回路11に立上り信号ａが入
力されると、立上り信号ｂを出力し、キャプチャレジス
タがタイマ15の内容を記憶する。データ入力回数記憶回
路12は、前回のゲート回路11の出力信号ｂの立上りから
今回のゲート回路11の出力信号ｂの立上りまでのゲート
回路11からの出力信号ｃの立上り回数を記憶する。

入力ポート19から入力される信号の周期は、メモリ13
内の割込み用プログラムに、第１の実施例の式の演算を
CPU14が行うようにプログラムを記憶しておくことで求
めることができる。

次に、ゲート回路11の一例を第４図の回路図および第
５図のタイミング図を参照して説明する。

エッジ入力型セットリセット回路（以下Ｅ型SR回路を
記す）24は、入力Ｓに立ち上がり信号が入力されるち出
力Ｑを立上げ、その入力Ｒに立上がり信号が入力される
と出力Ｑを立下げる。タイマ21はシステムクロック20か
ら立上り信号が入力される毎にその内容を１つカウント
アップする。このタイマ21の内容は、WRCM32より入力さ
れる信号と、Ｅ型SR回路24のＱから出力される信号との
アンドゲート25を介した値が「０」の時クリアされる。
コンペアレジスタ22は、WRCM32から入力される信号
「０」の時、データバス17の内容を記憶する。また、コ
ンペアレジスタ22は、常時その内容とタイマ21の内容と
を比較し、これら内容が一致した場合EQC27に立上り信
号を出力する。また、データラッチ23は、GTI30より入
力される信号をシステムクロック20の立下りに同期させ
てDAT29とＥ型SR回路24の入力Ｓに出力する。

ゲート回路11が通常的な動作をしている状態の一例と
して、タイマ21に「８」が、コンペアレジスタ22に「1
0」が記憶され、出力GTO28からは「１」が出力されてい
る場合とする。

タイマ21はシステムクロック20の立下がり信号が入力
される毎にその内容の１つカウントアップし、GTI30か
らの入力信号は、データラッチ23によりインバータ26を
介してシステムクロック20の立上りに同期した信号に変
換され、DAT29と、Ｅ型SR回路24の入力Ｓに出力され
る。タイマ21の内容とコンペアレジスタ22の内容が一致
していない場合で、GTO28の出力信号が「１」の場合、
Ｅ型SR回路24の出力Ｑは、その入力Ｓに立上り信号が入
力されても変化しない。

次に、タイマ21の内容とコンペアレジスタ22内容が一
致した場合、コンペアレジスタ22は、信号線DATを介し
てＥ型SR回路24の入力Ｒに立上り信号を出力し、出力Ｑ
が立下り、GTO28への出力信号が立下る。また、タイマ2
1の▲▼にアンドゲート25を介してＥ型SR回路24
のＱから出力された信号「０」が入力され、タイマ21の
内容がクリアされる。この状態において、Ｅ型SR回路24
の入力Ｓに、信号線DAT29を介してデータラッチ23のＱ
より出力される立上り信号が入力されると、Ｅ型SR回路
24の出力Ｑが立上り、出力GTO28が立上り、またアンド
ゲート25を介してＥ型SR回路24のＱより出力される立上
り信号がタイマ21の▲▼に入力され、タイマ21は
システムクロック20の立上り信号毎のカウントアップを
再開する。ゲート回路はこの動作を繰り返す。

次に、データ入力回数記憶回路12について第６図の回
路図および第７図のタイミング図を参照して説明する。

Ｅ型SR回路44はシステムクロックの立上り信号がその
Ｓ端子に入力されると、Ｑから立上り信号が出力され、
またＥ型SR回路44のＲにGTO28から立上り信号が入力さ
れると、そのＱから立下り信号が出力される。Ｅ型SR回
路43はインバータ45を介したシステムクロック20の立上
り信号がＥ型SR回路43のＳに入力されると、Ｑ端子から
立上り信号が出力され、またそのＲ端子にＥ型SR回路44
のＱから立上り信号が入力されると、Ｅ型SR回路43のＱ
端子から立下り信号が出力される。レジスタ42は、Ｅ型
SR回路44のＱから立下り信号がレジスタ42の▲▼に
入力されるとカウンタ41の内容を記憶する。また、レジ
スタ42の内容はRDRE46から立下り信号が入力されると、
その内容をデータバス17に出力する。

このデータ入力回数記憶回路12が通常的な動作をして
いる状態の一例として、カウンタ41に「４」が、レジス
タ42に「８」が記憶されている場合を考える。

カウンタ41は通常入力DAT29からの立上り信号が入力
される毎にその内容を１つカウントアップしている。こ
の状態において、Ｅ型SR回路44のＲにGTO28から立上り
信号が入力されると、Ｅ型SR回路44のＱからレジスタ42
の▲▼とＥ型SR回路43のＲに立下り信号が出力さ
れ、レジスタ42がカウンタ41の内容を記憶する。次に、
Ｅ型SR回路44のＳにシステムクロック20から立上り信号
が入力されるとＥ型SR回路44のＱからレジスタ42の▲
▼とＥ型SR回路43のＲに立上り信号が出力され、レジ
スタ42がカウンタ41の内容を記憶するのを終了し、Ｅ型
SR回路43の出力Ｑからカウンタ41の▲▼に立下り
信号が出力され、カウンタ41の内容がクリアされる。

次にＥ型SR回路の立ち上がり信号を入力されるとＥ型
SR回路43のＱからカウンタ41の▲▼に立下り信号
が出力され、カウンタ41がDAT29からの立上り信号によ
るカウントアップを再開し、この動作を繰り返し行な
う。

次に、Ｅ型SR回路の一例について第８図の回路図を参
照して説明する。

トグル型フリップフロップ（以下Ｔ型FFという）51は
そのＴ端子に立上り信号が入力される毎に、このＴ型FF
51のＱ端子の出力信号を反転し、またＲ端子55より入力
される信号と、そのＱ端子より出力される信号とのナン
ドゲート53を介して信号をそのCLR端子に入力し、その
信号の値が「０」の時Ｔ型FF回路のＱより出力される信
号の値は「０」となる。オアゲート52はＴ型FF51のＱよ
り出力される信号と、Ｓ端子56より入力される信号との
論理和をＴ型FF51のＴ端子に供給する。

〔考案の効果〕

以上説明したように本考案は、外部より入力される信
号の計測を行う従来のマイコンに対し、外部より入力さ
れる信号を最適な分周比で分周を行う回路を付加するこ
とにより、入力ポートに周期の短い信号が連続的に入力
されてCPUの動作を可能にできるマイコンが得られると
いう効果がある。

【図面の簡単な説明】

第１図は本考案の一実施例のマイコンのブロック図、第
２図，第３図は第１図のこの動作例のタイミング図、第
４図は第１図のゲート回路の詳細な回路図、第５図は第
４図のゲート回路のタイミング図、第６図は第１図のデ
ータ入力回数記憶回路の詳細な回路図、第７図は第６図
のデータ入力回数記憶回路のタイミング図、第８図はエ
ッジ入力型セットリセット回路の詳細な回路図、第９図
は従来のマイコンの一例のブロック図、第10図は第９図
の動作を示すタイミング図である。 11…ゲート回路、12…データ入力回数記憶回路、13…メ
モリ、14…CPU、15,21…タイマ、16…キャプチャレジス
タ、17,14a…データバス、18…カウントクロック（CL
K）、19…入力ポート、20…システムクロック、22…コ
ンペアレジスタ、23…データラッチ、24…Ｅ型SR回路、
25…アンドゲート、26,45…インバータ、27…信号線EQ
C、28…信号線GTO、29…信号線DAT、30…信号線GTI、32
…信号線WRCM、41…カウンタ、42…レジスタ、43…Ｅ型
SR回路、44…Ｅ型SR回路、46…信号線RDRE、51…Ｔ型F
F、52…オアゲート、53…ナンドゲート、54…信号線
Ｑ、55…信号線Ｒ、56…信号線Ｓ。

Claims

(57)【実用新案登録請求の範囲】

【請求項１】プログラムまたはデータを格納するメモリ
と、このメモリに記憶されたプログラムに従い外部から
入力される外部パルスに従って割込処理を行いかつその
外部パルスの周期計測の演算処理を実行するCPUと、基
準クロックをカウントするタイマと、このタイマの値を
任意のタイミングで記憶するキャプチャレジスタとを有
するシングルチップマイクロコンピュータにおいて、前
記キャプチャレジスタと前記外部パルスを供給する入力
ポートとの間に、前記外部パルスを計測する処理時間内
に入力される外部パルスをマスクしそのゲート時間を制
御するゲート回路と、このゲート回路の１ゲート時間に
複数のパルスが入力された場合にその数を計数し記憶す
るデータ入力回数記憶回路とを付加し、このデータ入力
回数記憶回路に記憶した計数出力と前記１ゲート時間に
対応する前記キャプチャレジスタの出力とから前記周期
演算処理を行うようにしたことを特徴とするシングルチ
ップマイクロコンピュータ。