JPS6310465B2 - - Google Patents
Info
- Publication number
- JPS6310465B2 JPS6310465B2 JP57223037A JP22303782A JPS6310465B2 JP S6310465 B2 JPS6310465 B2 JP S6310465B2 JP 57223037 A JP57223037 A JP 57223037A JP 22303782 A JP22303782 A JP 22303782A JP S6310465 B2 JPS6310465 B2 JP S6310465B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- contents
- significant digit
- information processing
- main processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 17
- 230000001419 dependent effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000003672 processing method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は情報処理装置におけるマルチプロセツ
サによる情報処理方式に関し、特にタイムクロツ
クの読出しに関する。
サによる情報処理方式に関し、特にタイムクロツ
クの読出しに関する。
(2) 技術の背景
マルチプロセツサを有する情報処理装置の概略
の構成が第１図に示される。該装置は主たるプロ
セツサ（CPU）１１、従属するプロセツサ
（IPU）１２、記憶装置（MEM）１３、TOD（タ
イムオブデート）時計１６、および入出力装置
（IO）１４および１５等を具備する。主たるプロ
セツサ１１はシステムにおける割込み監視、IO
管理、および従属するプロセツサ１２の管理を受
け持つ。従属するプロセツサ１２は主に命令（マ
クロ命令）の解析・処理を行う。上記ような装置
において、タイム監視（時分割動作における各ジ
ヨブの時間監視）を行う場合には、タイムクロツ
クの管理は主たるプロセツサ１１が司る。主たる
プロセツサ１１はインタバルタイマ（タスクごと
の時間割当）およびTOD時計１６の更新を行う。
の構成が第１図に示される。該装置は主たるプロ
セツサ（CPU）１１、従属するプロセツサ
（IPU）１２、記憶装置（MEM）１３、TOD（タ
イムオブデート）時計１６、および入出力装置
（IO）１４および１５等を具備する。主たるプロ
セツサ１１はシステムにおける割込み監視、IO
管理、および従属するプロセツサ１２の管理を受
け持つ。従属するプロセツサ１２は主に命令（マ
クロ命令）の解析・処理を行う。上記ような装置
において、タイム監視（時分割動作における各ジ
ヨブの時間監視）を行う場合には、タイムクロツ
クの管理は主たるプロセツサ１１が司る。主たる
プロセツサ１１はインタバルタイマ（タスクごと
の時間割当）およびTOD時計１６の更新を行う。
(3) 従来技術と問題点
TOD時計１６を読出す場合には命令をもつて
行う。例えば、STCK（STORE CLOCKすなわ
ち、TOD時計の内容→MSにセツト）という命令
がそれである。従来、この命令処理は、上記のよ
うな構造の情報処理装置では、主に従属するプロ
セツサ１２が行うために、クロツク（TOD時計）
を読出す時に一旦従属するプロセツサ１２を止め
て（自身がHALTして）、その旨主たるプロセツ
サ１１に通知する。第２図には上述のSTCK命令
処理の流れ図が示される。主たるプロセツサ１１
はTOD時計１６の更新を行えないようにロツク
（LOCK）して、TOD時計１６の内容を従属する
プロセツサ１２に報告してから、TOD時計１６
更新のロツクをはずして、従属するプロセツサ１
２をスタート（START）させる。従属するプロ
セツサ１２は主たるプロセツサ１１から報告され
たTOD時計１６の内容を主記憶装置（MS）（記
憶装置１３に含まれる）へセツトし、当該命令を
終了する。
行う。例えば、STCK（STORE CLOCKすなわ
ち、TOD時計の内容→MSにセツト）という命令
がそれである。従来、この命令処理は、上記のよ
うな構造の情報処理装置では、主に従属するプロ
セツサ１２が行うために、クロツク（TOD時計）
を読出す時に一旦従属するプロセツサ１２を止め
て（自身がHALTして）、その旨主たるプロセツ
サ１１に通知する。第２図には上述のSTCK命令
処理の流れ図が示される。主たるプロセツサ１１
はTOD時計１６の更新を行えないようにロツク
（LOCK）して、TOD時計１６の内容を従属する
プロセツサ１２に報告してから、TOD時計１６
更新のロツクをはずして、従属するプロセツサ１
２をスタート（START）させる。従属するプロ
セツサ１２は主たるプロセツサ１１から報告され
たTOD時計１６の内容を主記憶装置（MS）（記
憶装置１３に含まれる）へセツトし、当該命令を
終了する。
しかしながら第２図の流れ図に従う処理方式で
は、一旦従属するプロセツサ１２自身をHALT
させ、その旨主たるプロセツサ１１へ通知し、そ
の主たるプロセツサ１１のサービスを待つて再度
スタートするという手間を経なくてはならない。
このことは、従属するプロセツサ１２の動作を一
時停止し、情報処理装置の処理速度を低下させる
という問題点を生ずる。
は、一旦従属するプロセツサ１２自身をHALT
させ、その旨主たるプロセツサ１１へ通知し、そ
の主たるプロセツサ１１のサービスを待つて再度
スタートするという手間を経なくてはならない。
このことは、従属するプロセツサ１２の動作を一
時停止し、情報処理装置の処理速度を低下させる
という問題点を生ずる。
(4) 発明の目的
本発明の目的は、前述の従来方式における問題
点にかんがみ、タイムクロツクの内容を表示する
記憶装置をアクセス単位毎に等分割にし、最下位
桁の状態によつては、上位桁の読出し時期を遅ら
せるという着想に基づき、従属するプロセツサを
一旦停止させることなく、タイムクロツクの内容
を読出し、主記憶装置へ記憶できるようにし、情
報処理装置の処理速度を向上することにある。
点にかんがみ、タイムクロツクの内容を表示する
記憶装置をアクセス単位毎に等分割にし、最下位
桁の状態によつては、上位桁の読出し時期を遅ら
せるという着想に基づき、従属するプロセツサを
一旦停止させることなく、タイムクロツクの内容
を読出し、主記憶装置へ記憶できるようにし、情
報処理装置の処理速度を向上することにある。
(5) 発明の構成
本発明においては、主たるプロセツサおよび少
なくとも１個の該主たるプロセツサに従属するプ
ロセツサからなる情報処理装置のマルチプロセツ
サによる情報処理方式において、前記主たるプロ
セツサの管理下にあるタイムクロツクの内容を読
出し記憶装置へ記憶するに際し、前記タイムクロ
ツクの内容を表示する前記記憶装置をアクセス単
位毎に等分割にし、前記従属するプロセツサから
直接、最下位桁のタイムクロツクの内容を読出
し、読出された前記最下位桁の内容が各ビツトす
べて「０」である場合はある定められた時間経過
後前記タイムクロツクの内容の続く上位桁を最上
位桁まで読出し、前記最下位桁の内容の少なくと
も１つのビツトが「１」である場合は前記続く上
位桁を前記最上位桁まで直ちに読出し、前記従属
するプロセツサから読出された前記最上位桁より
前記最下位桁までの内容を前記記憶装置へ記憶す
るようにしたことを特徴とするマルチプロセツサ
による情報処理方式が提供される。
なくとも１個の該主たるプロセツサに従属するプ
ロセツサからなる情報処理装置のマルチプロセツ
サによる情報処理方式において、前記主たるプロ
セツサの管理下にあるタイムクロツクの内容を読
出し記憶装置へ記憶するに際し、前記タイムクロ
ツクの内容を表示する前記記憶装置をアクセス単
位毎に等分割にし、前記従属するプロセツサから
直接、最下位桁のタイムクロツクの内容を読出
し、読出された前記最下位桁の内容が各ビツトす
べて「０」である場合はある定められた時間経過
後前記タイムクロツクの内容の続く上位桁を最上
位桁まで読出し、前記最下位桁の内容の少なくと
も１つのビツトが「１」である場合は前記続く上
位桁を前記最上位桁まで直ちに読出し、前記従属
するプロセツサから読出された前記最上位桁より
前記最下位桁までの内容を前記記憶装置へ記憶す
るようにしたことを特徴とするマルチプロセツサ
による情報処理方式が提供される。
(6) 発明の実施例
本発明の一実施例としてのマルチプロセツサに
よる情報処理方式を行う装置のブロツク図が第３
図に示される。この情報処理装置は主たるプロセ
ツサ（CPU）２１、従属するプロセツサ（IPU）
２２、TOD時計２６、主記憶装置（MS）を含む
記憶装置（MEM）１３、およびIO１４および１
５を具備する。TOD時計２６は32ビツトの幅を
有しており、各各16ビツトずつ上位（上位の桁）
と下位（下位の桁）とに分けられる。
よる情報処理方式を行う装置のブロツク図が第３
図に示される。この情報処理装置は主たるプロセ
ツサ（CPU）２１、従属するプロセツサ（IPU）
２２、TOD時計２６、主記憶装置（MS）を含む
記憶装置（MEM）１３、およびIO１４および１
５を具備する。TOD時計２６は32ビツトの幅を
有しており、各各16ビツトずつ上位（上位の桁）
と下位（下位の桁）とに分けられる。
第４図には第３図の装置の動作の流れ図が示さ
れる。第４図の右側部に示されるように主たるプ
ロセツサ２１が行うTOD時計２６の更新の手順
は、下位に１を加え、上位には下位からのキヤリ
ーＣを加えて更新する。上位へのキヤリーがある
のはX′FFFF′からX′0000′になる時のみである。
ここにＸは以下の数が16進数であることを表わ
す。本発明は上記の点に注目し、従属するプロセ
ツサ２２が自身を止めることなく、主たるプロセ
ツサ２１の管理下にあるTOD時計２６を読出す
方式である。
れる。第４図の右側部に示されるように主たるプ
ロセツサ２１が行うTOD時計２６の更新の手順
は、下位に１を加え、上位には下位からのキヤリ
ーＣを加えて更新する。上位へのキヤリーがある
のはX′FFFF′からX′0000′になる時のみである。
ここにＸは以下の数が16進数であることを表わ
す。本発明は上記の点に注目し、従属するプロセ
ツサ２２が自身を止めることなく、主たるプロセ
ツサ２１の管理下にあるTOD時計２６を読出す
方式である。
すなわち、第４図のように、STCK命令を実行
する際、主たるプロセツサ２１がTOD時計２６
を更新中でも、従属するプロセツサ２２はTOD
時計２６の下位の内容を読出し、下位の内容が
X′0000′以外であれば、上位にキヤリーが伝わる
ことがないから、そのままTOD時計２６の上位
の内容も読出し、下位の内容と共にMSへ記憶す
る。その場合、時刻の誤差としては、下位の側の
「１」だけである。その理由は、TOD時計２６の
更新サイクルは3.3ミリ秒であり、プロセツサの
動作サイクルは10マイクロ秒程度で上記の処理を
終るからである。従つてTOD時計２６は、主た
るプロセツサ２１が更新中であつても、下位の内
容がX′0000′以外であれば、上位をそのまま読出
しても、正確に（実際には下位の内容において−
１の誤差はあり得るが、この値は無視できる）読
取ることができる。
する際、主たるプロセツサ２１がTOD時計２６
を更新中でも、従属するプロセツサ２２はTOD
時計２６の下位の内容を読出し、下位の内容が
X′0000′以外であれば、上位にキヤリーが伝わる
ことがないから、そのままTOD時計２６の上位
の内容も読出し、下位の内容と共にMSへ記憶す
る。その場合、時刻の誤差としては、下位の側の
「１」だけである。その理由は、TOD時計２６の
更新サイクルは3.3ミリ秒であり、プロセツサの
動作サイクルは10マイクロ秒程度で上記の処理を
終るからである。従つてTOD時計２６は、主た
るプロセツサ２１が更新中であつても、下位の内
容がX′0000′以外であれば、上位をそのまま読出
しても、正確に（実際には下位の内容において−
１の誤差はあり得るが、この値は無視できる）読
取ることができる。
TOD時計２６の下位の内容がX′0000′の時に
は、TOD時計２６が更新中であると仮定して、
上位へのキヤリーが加算されて更新するまでの時
間約３マイクロ秒待つて読出す。このようにする
ことにより、従来方式のように従属するプロセツ
サを止めることなく処理を続行できる。実施例の
動作を示す流れ図、第４図においては、カウンタ
（CT）にX′20′を置き１サイクルごとに「１」を
減ずる操作を行い、カウンタに置かれた値が
X′00′になる迄繰り返し、これによつて必要な時
間、約３マイクロ秒の遅延を得るようにしてい
る。
は、TOD時計２６が更新中であると仮定して、
上位へのキヤリーが加算されて更新するまでの時
間約３マイクロ秒待つて読出す。このようにする
ことにより、従来方式のように従属するプロセツ
サを止めることなく処理を続行できる。実施例の
動作を示す流れ図、第４図においては、カウンタ
（CT）にX′20′を置き１サイクルごとに「１」を
減ずる操作を行い、カウンタに置かれた値が
X′00′になる迄繰り返し、これによつて必要な時
間、約３マイクロ秒の遅延を得るようにしてい
る。
(7) 発明の効果
本発明によれば、従属するプロセツサを一旦停
止させることなく、タイムクロツクの内容を読出
し、主記憶装置へ記憶できるようにし、情報処理
装置の処理速度を向上することができる。
止させることなく、タイムクロツクの内容を読出
し、主記憶装置へ記憶できるようにし、情報処理
装置の処理速度を向上することができる。
第１図は本発明の技術の背景を説明するための
マルチプロセツサを有する情報処理装置の概略の
構成を示すブロツク図、第２図は第１図の装置に
おける従来方式によるSTCK命令処理の流れ図、
第３図は本発明の一実施例としてのマルチプロセ
ツサによる情報処理方式を行う装置のブロツク
図、および第４図は第３図の装置におけるSTCK
命令処理の流れ図である。 １１…主たるプロセツサ、１２…従属するプロ
セツサ、１３…記憶装置、１４，１５…入出力装
置、１６…TOD時計、２１…主たるプロセツサ、
２２…従属するプロセツサ、２６…TOD時計。
マルチプロセツサを有する情報処理装置の概略の
構成を示すブロツク図、第２図は第１図の装置に
おける従来方式によるSTCK命令処理の流れ図、
第３図は本発明の一実施例としてのマルチプロセ
ツサによる情報処理方式を行う装置のブロツク
図、および第４図は第３図の装置におけるSTCK
命令処理の流れ図である。 １１…主たるプロセツサ、１２…従属するプロ
セツサ、１３…記憶装置、１４，１５…入出力装
置、１６…TOD時計、２１…主たるプロセツサ、
２２…従属するプロセツサ、２６…TOD時計。
Claims (1)
- １ 主たるプロセツサおよび少なくとも１個の該
主たるプロセツサに従属するプロセツサからなる
情報処理装置のマルチプロセツサによる情報処理
方式において、前記主たるプロセツサの管理下に
あるタイムクロツクの内容を読出し記憶装置へ記
憶するに際し、前記タイムクロツクの内容を表示
する前記記憶装置をアクセス単位毎に等分割に
し、前記従属するプロセツサから直接、最下位桁
のタイムクロツクの内容を読出し、読出された前
記最下位桁の内容が各ビツトすべて「０」である
場合はある定められた時間経過後前記タイムクロ
ツクの内容の続く上位桁を最上位桁まで読出し、
前記最下位桁の内容の少なくとも１つのビツトが
「１」である場合は前記続く上位桁を前記最上位
桁まで直ちに読出し、前記従属するプロセツサか
ら読出された前記最上位桁より前記最下位桁まで
の内容を前記記憶装置へ記憶するようにしたこと
を特徴とするマルチプロセツサによる情報処理方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223037A JPS59114664A (ja) | 1982-12-21 | 1982-12-21 | マルチプロセツサによる情報処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223037A JPS59114664A (ja) | 1982-12-21 | 1982-12-21 | マルチプロセツサによる情報処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114664A JPS59114664A (ja) | 1984-07-02 |
| JPS6310465B2 true JPS6310465B2 (ja) | 1988-03-07 |
Family
ID=16791847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223037A Granted JPS59114664A (ja) | 1982-12-21 | 1982-12-21 | マルチプロセツサによる情報処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114664A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2502540A (en) * | 2012-05-30 | 2013-12-04 | Ibm | Generating monotonically increasing time of day values in multiprocessors |
-
1982
- 1982-12-21 JP JP57223037A patent/JPS59114664A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59114664A (ja) | 1984-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02235156A (ja) | 情報処理装置 | |
| JPS6310465B2 (ja) | ||
| JPH0462093B2 (ja) | ||
| JP2557785Y2 (ja) | シングルチップマイクロコンピュータ | |
| JPS5916054A (ja) | マイクロ・プロセツサ | |
| JPS5576451A (en) | Program checking system | |
| JPS60196849A (ja) | マイクロプロセサの暴走検出方法 | |
| JPS595370A (ja) | 処理時間管理方式 | |
| JPS62174832A (ja) | 情報処理装置 | |
| JP2591211B2 (ja) | 高速割込み処理装置 | |
| JPS59118041U (ja) | 計算機 | |
| JPH0666063B2 (ja) | シーケンス制御装置 | |
| JPS59214906A (ja) | 計装制御用ブログラマブル．コントロ−ラ | |
| JPH0754470B2 (ja) | 仮想計算機システムの制御方法 | |
| JP2567111B2 (ja) | マイクロプログラム制御装置 | |
| JPS5928726U (ja) | タイマカウント装置 | |
| JPS63126941U (ja) | ||
| EP0278263A3 (en) | Multiple bus dma controller | |
| JPS6362773B2 (ja) | ||
| JPS61156307A (ja) | シ−ケンス制御装置 | |
| JPH03156647A (ja) | ウォッチドッグタイマ | |
| JPS5988704U (ja) | プログラマブルコントロ−ラ | |
| JPS5812607B2 (ja) | カンシヨウセイギヨメイレイホウシキ | |
| JPS62204365A (ja) | 情報処理システム | |
| JPS6273335A (ja) | スタツク管理方式 |