JPH02128287A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02128287A JPH02128287A JP63283318A JP28331888A JPH02128287A JP H02128287 A JPH02128287 A JP H02128287A JP 63283318 A JP63283318 A JP 63283318A JP 28331888 A JP28331888 A JP 28331888A JP H02128287 A JPH02128287 A JP H02128287A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- count
- circuit
- outputs
- match
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003708 edge detection Methods 0.000 claims description 7
- 230000010355 oscillation Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ、特に、外部割り込み回
路を有するマイクロコンピュータに関する。
路を有するマイクロコンピュータに関する。
従来のマイクロコンピュータは、外部入力信号のエツジ
を検出することりよって、外部割り込みが発生するよう
になっていた。
を検出することりよって、外部割り込みが発生するよう
になっていた。
次に従来のマイクロコンピュータについて図面を参照し
て詳細に説明する。
て詳細に説明する。
第２図は従来のマイクロコンピュータの一例を示すブロ
ック図である。
ック図である。
第２図に示すマイクロコンピュータは、エツジ検出回路
３と割り込み制御回路１３とを含んで構成される。
３と割り込み制御回路１３とを含んで構成される。
上述した従来のマイクロコンピュータは、外部入力信号
の任意の時間幅（パルス幅等）を有効な信号とする場合
、無効な外部入力信号の時間幅においても外部割り込み
が発生するという欠点があった。
の任意の時間幅（パルス幅等）を有効な信号とする場合
、無効な外部入力信号の時間幅においても外部割り込み
が発生するという欠点があった。
本発明のマイクロコンピュータは、
（Ａ）外部入力信号のエツジを検出し、エツジ信号を出
力するエツジ検出回路、 （Ｂ）前記エツジ信号にもとづいてカウント・スタート
信号とカウント・エンド信号を出力し、カウント・クリ
ア信号により初期状態に復帰する制御回路、 （Ｃ）前記カウント・スタート信号にもとづいて、クロ
ック信号のカウントを開始し、前記カウント・エンド信
号が供給されたとき前記クロック信号のカウントを停止
し、前記カウント・クリア信号により初期状態に復帰す
るカウンタ回路、 （Ｄ）前記カウンタ回路のカウント値とモジュロ・レジ
スタの設定値とを比較し、両者が一致した場合一致信号
を出力し、両者が一致しない場合前記カウント・クリア
信号を前記制御回路と前記カウンタ回路に向けて送出す
る比較回路、（Ｅ）前記一致信号にもとづいて割り込み
要求信号を出力する割り込み制御回路、 とを含んで構成される。
力するエツジ検出回路、 （Ｂ）前記エツジ信号にもとづいてカウント・スタート
信号とカウント・エンド信号を出力し、カウント・クリ
ア信号により初期状態に復帰する制御回路、 （Ｃ）前記カウント・スタート信号にもとづいて、クロ
ック信号のカウントを開始し、前記カウント・エンド信
号が供給されたとき前記クロック信号のカウントを停止
し、前記カウント・クリア信号により初期状態に復帰す
るカウンタ回路、 （Ｄ）前記カウンタ回路のカウント値とモジュロ・レジ
スタの設定値とを比較し、両者が一致した場合一致信号
を出力し、両者が一致しない場合前記カウント・クリア
信号を前記制御回路と前記カウンタ回路に向けて送出す
る比較回路、（Ｅ）前記一致信号にもとづいて割り込み
要求信号を出力する割り込み制御回路、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すマイクロコンピュータは、（Ａ）外部入力
信号１のエツジを検出し、エツジ信号を出力するエツジ
検出回路３、 （Ｂ）前記エツジ信号にもとづいてカウント・スタート
信号５とカウント・エンド信号６とを出力し、カウント
・クリア信号１０により初期状態に復帰する制御回路４
、 （Ｃ）カウント・スタート信号５にもとづいて、クロッ
ク信号のカウントを開始し、カウント・エンド信号６が
供給されたとき前記クロック信号のカウントを停止し、
カウント・クリア信号１０により初期状態に復帰するカ
ウンタ回路８、（Ｄ）カウンタ回路８のカウント値とモ
ジュロ・レジスタ１２の設定値とを比較し、両者が一致
した場合一致信号１１を出力し、両者が一致しない場合
前記カウント・クリア信号１０を制御回路４とカウンタ
回路８に向けて送出する比較回路９、 （Ｅ）一致信号１１にもとづいて割り込み要求信号１４
を出力する割り込み制御回路１３、とを含んで構成され
る。
信号１のエツジを検出し、エツジ信号を出力するエツジ
検出回路３、 （Ｂ）前記エツジ信号にもとづいてカウント・スタート
信号５とカウント・エンド信号６とを出力し、カウント
・クリア信号１０により初期状態に復帰する制御回路４
、 （Ｃ）カウント・スタート信号５にもとづいて、クロッ
ク信号のカウントを開始し、カウント・エンド信号６が
供給されたとき前記クロック信号のカウントを停止し、
カウント・クリア信号１０により初期状態に復帰するカ
ウンタ回路８、（Ｄ）カウンタ回路８のカウント値とモ
ジュロ・レジスタ１２の設定値とを比較し、両者が一致
した場合一致信号１１を出力し、両者が一致しない場合
前記カウント・クリア信号１０を制御回路４とカウンタ
回路８に向けて送出する比較回路９、 （Ｅ）一致信号１１にもとづいて割り込み要求信号１４
を出力する割り込み制御回路１３、とを含んで構成され
る。
リモートコントロール送信用ＩＣのリモート出力波形の
場合、“０”と判定されるパルスであれば、通常４５５
ｋＨｚ発振の時は、約１．１ｍｓ毎に立上りエツジが検
出され、本発明であれば外部割り込みは約１．１ｍｓ毎
に一度であり、その割り込みは“０″と判定されるパル
スの場合にしか発生しないことになる。
場合、“０”と判定されるパルスであれば、通常４５５
ｋＨｚ発振の時は、約１．１ｍｓ毎に立上りエツジが検
出され、本発明であれば外部割り込みは約１．１ｍｓ毎
に一度であり、その割り込みは“０″と判定されるパル
スの場合にしか発生しないことになる。
本発明は立下りエツジおよび両エツジ検出にも応用でき
る。
る。
本発明のマイクロコンピュータは、あらかじめ設定され
たメモリ値によって、外部入力信号の時間幅を観察でき
るため、有効な信号に応じた処理が行なえ、リモートコ
ントロール等のシリアル信号に対し有効なパルス幅の信
号に対してのみ外部割り込みが発生するので、ソフトウ
ェアによるパルス幅判定等の複雑な処理を大幅に削減で
きるという効果がある。
たメモリ値によって、外部入力信号の時間幅を観察でき
るため、有効な信号に応じた処理が行なえ、リモートコ
ントロール等のシリアル信号に対し有効なパルス幅の信
号に対してのみ外部割り込みが発生するので、ソフトウ
ェアによるパルス幅判定等の複雑な処理を大幅に削減で
きるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １・・・・・・外部入力信号、３・・・・・・エツジ検
出回路、４・・・・・・制御回路、５・・・・・・カウ
ント・スタート信号、６・・・・・・カウント・エンド
信号、８・・・・・・カウンタ回路、９・・・・・・比
較回路、１０・・・・・・カウント・クリア信号、１１
・・・・・・一致信号、１２・・・・・・モジュロ・レ
ジスタ、１３・・・・・・割り込み制御回路、１４・・
・・・・割り込み要求信号。 代理人 弁理士 内 原 晋 第 図 第 ？ ν
従来の一例を示すブロック図である。 １・・・・・・外部入力信号、３・・・・・・エツジ検
出回路、４・・・・・・制御回路、５・・・・・・カウ
ント・スタート信号、６・・・・・・カウント・エンド
信号、８・・・・・・カウンタ回路、９・・・・・・比
較回路、１０・・・・・・カウント・クリア信号、１１
・・・・・・一致信号、１２・・・・・・モジュロ・レ
ジスタ、１３・・・・・・割り込み制御回路、１４・・
・・・・割り込み要求信号。 代理人 弁理士 内 原 晋 第 図 第 ？ ν
Claims (1)
- 【特許請求の範囲】 （Ａ）外部入力信号のエッジを検出し、エッジ信号を出
力するエッジ検出回路、 （Ｂ）前記エッジ信号にもとづいてカウント・スタート
信号とカウント・エンド信号を出力し、カウント・クリ
ア信号により初期状態に復帰する制御回路、 （Ｃ）前記カウント・スタート信号にもとづいて、クロ
ック信号のカウントを開始し、前記カウント・エンド信
号が供給されたとき前記クロック信号のカウントを停止
し、前記カウント・クリア信号により初期状態に復帰す
るカウンタ回路、 （Ｄ）前記カウンタ回路のカウント値とモジュロ・レジ
スタの設定値とを比較し、両者が一致した場合一致信号
を出力し、両者が一致しない場合前記カウント・クリア
信号を前記制御回路と前記カウンタ回路に向けて送出す
る比較回路、（Ｅ）前記一致信号にもとづいて割り込み
要求信号を出力する割り込み制御回路、 とを含むことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283318A JPH02128287A (ja) | 1988-11-08 | 1988-11-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283318A JPH02128287A (ja) | 1988-11-08 | 1988-11-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128287A true JPH02128287A (ja) | 1990-05-16 |
Family
ID=17663911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283318A Pending JPH02128287A (ja) | 1988-11-08 | 1988-11-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128287A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0466658U (ja) * | 1990-10-01 | 1992-06-12 | ||
| JPH08185363A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | シリアルインターフェースおよびシリアルデータ 転送システム |
| US6920577B2 (en) | 2001-01-19 | 2005-07-19 | Renesas Technology Corp. | Clock selection circuit for selecting between an external clock and a clock generated by comparing a count value with a setting value |
-
1988
- 1988-11-08 JP JP63283318A patent/JPH02128287A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0466658U (ja) * | 1990-10-01 | 1992-06-12 | ||
| JPH08185363A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | シリアルインターフェースおよびシリアルデータ 転送システム |
| JP3019740B2 (ja) * | 1994-12-27 | 2000-03-13 | 日本電気株式会社 | シリアルインターフェースおよびシリアルデータ転送システム |
| US6920577B2 (en) | 2001-01-19 | 2005-07-19 | Renesas Technology Corp. | Clock selection circuit for selecting between an external clock and a clock generated by comparing a count value with a setting value |
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