JPS63133237A - マイクロコンピユ−タのホルト・リセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 パワーオンリセット回路の出力と、リセット。

セット信号を出力するセットリセットラッチ回路の出力
とをアンド回路に人力し、該アンド回路の出力にてマイ
クロプロセッサの動作を開始させるマイクロコンピュー
タにおいて、周期的にデータを出力するデータ出力手段
にて、データを周期的にホルト回路に入力させ、データ
が周期的に入力しなくなった時暴走と判断してマイクロ
プロセッサの動作を停めるようにし、又該、セットリセ
ットラッチ回路と該アンド回路との間にパルス幅制御回
路を挿入することで該アンド回路の出力にて、該マイク
ロプロセッサの動作開始を確実に行え又該ホルト回路の
解除を行えるようにしたものである。

〔産業上の利用分野〕

本発明はマイクロコンピュータの改良に関する。

マイクロコンピュータでは暴走した時マイクロプロセッ
サの動作を停止することが出来又セットリセットラッチ
回路の出力にてマイクロプロセッサの動作開始を確実に
行えることが望ましい。

〔従来の技術〕

以下従来例を図を用いて説明する。

第６図は従来例のマイクロコンピュータの要部のブロッ
ク図、第７図は第６図の各部の波形のタイムチャートで
ある。

マイクロコンピュータでは電源をオンにした時及びマイ
クロプロセッサ５を始動する時は、リセット端子への入
力を所定の時間幅１ｃ以上Ｏレベルとし、マイクロプロ
セッサ５をリセットすることになっている。

この為パワーオンリセット回路１を設け、第７図の（Ａ
）の（ａ）に示す如く、電源がオンとなった時、パワー
オンリセット回路１の出力を（ｂ）に示す如く、所定の
時間幅ｔｃより僅か長い時間幅ｔｌＩの間を０レベルに
するようにしている。

又電源がオンになっている時に、マイクロプロセッサ５
を始動させる時は、跳ね返りスイッチであるリセットス
イッチ２のスイッチを指等で接点ａ側に接触させ跳ね返
えらせると、セットリセットラッチ回路３°のリセット
端子Ｒ側のレベルは第７図（Ｂ）の（Ｃ）のイに示す如
く、スイッチが接点ａに接触している間は０レベルとな
り、一方セット端子Ｓ側のレベルは（ｄ）に示す如く、
スイッチが接点ａに接触している間はルベルとなる。

このことにより、セットリセットラッチ回路３”の出力
は（ｅ）に示す如く、スイッチが接点ａに接触している
間は０レベルでその後はルベルとなる信号となり、アン
ド回路４を介してマイクロプロセッサ５に入力して始動
するようにしている。

〔発明が解決しようとする問題点〕

しかしながら、リセットスイッチ２の動作は指等で行う
為、スイッチを接点ａに接触させる時間が、所定の時間
幅ｔ、より短くなることがあり、この場合はマイクロプ
ロセッサの始動が確実に行われないことがある問題点が
あり、又マイクロコンピュータが暴走した時これを停め
る対策が施されていない問題点もある。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図に示す如く、本発明では、通常の場合周期的にデ
ータを出力するデータ出力手段６を備え、該手段６にて
周期的に出力するデータを入力させ、このデータが周期
的に入力しな（なった時マイクロコンピュータ暴走と判
定しマイクロプロセッサ５の動作を停めるホルト回路７
を設け、又リセットスイッチ２の動作によりリセットセ
ット信号を出力するセットリセットラッチ回路３と、ア
ンド回路４との間に、該セットリセットラッチ回路３の
出力のパルス幅を制御するパルス幅制御回路８を設け、 該アンド回路４の出力にて該マイクロプロセッサ５の動
作を開始させ又該ホルト回路７のホルト動作の解除を行
うようにしている。

〔作用〕

本発明によれば、マイクロプロセッサ５を始動するセッ
トリセットラッチ回路３よりの信号の０レベル期間が短
くなっても、パルス幅制御回路８により、所定の時間幅
ｔｃより僅か長い時間幅になるように市ＩＪ　’＜卸さ
れるので、マイクロプロセッサ５は確実に始動される。

又データ出力手段６にて、マイクロプロセッサ５より何
期的にデータをホルト回路７に出力させ、このデータが
周期的に入力しなくなった時は暴走と判定し、該ホルト
回路７にてマイクロプロセッサ５の動作を停める信号を
発生させ、これをマイクロプロセッサ５に人力し動作を
停める。　従って、マイクロコンピュータ暴走時マイク
ロプロセッサ５の動作を停めることが出来る。

面このホルト回路７の解除はリセットスイッチ２を動作
させ、セットリセットラッチ回路３．パルス幅制御回路
８を介し、アンド回路４の出力にて行う。

〔実施例〕

以下本発明の１実施例に付き図に従って説明する。

第２図は本発明の実施例のマイクロコンピュータの要部
のブロック図、第３図は第２図の各部の波形のタイムチ
ャートで、（Ａ）は電源がオンしてマイクロプロセッサ
が動作する迄の時間を示している。第４図はＲＯＭ内の
データ出力プログラム内蔵状況を示す図、第５図は第２
図のマイクロプロセッサのアドレス出力とフリップフロ
ップの出力との関係を示す図である。

まずマイクロプロセッサの動作を開始させる場合につき
説明する。

この回路にて第６図の場合と異なる点は、パルス幅制御
回路としてモノマルチ（単安定マルチバイブレーク）８
′を設けた点である。

にて、先に説明した所定の時間幅１ｃより僅か長い時間
幅のＯレベルのパルスを発するものである。

従って、リセットスイッチ２のスイッチを接点ａに接触
させる時間が、短くとも、モノマルチ８゛の出力の０レ
ベルの幅は所定の時間幅１ｃより必ず長いので、マイク
ロプロセッサ５は確実に始動する。

次に暴走対策に付いて説明する。

ＲＯＭ１５には、第４図に示す如く、周期的に０１を出
力出来るよう、マイクロプロセッサ５が特定のアドレス
例えば０００１を示した時データ０１を書き込ませるプ
ログラムａと、マイクロプロセッサ５が特定のアドレス
０００１を示した時データ００を書き込ませるプログラ
ムｂとを交互に記憶させておく。

これは周期的にデータを処理するプログラムがあれば、
そのある１個所にす、ａを記憶するようにすれば簡単で
ある。

そこで、マイクロプロセッサ５より特定のアドレス００
０１をカウンタ等を用いＲＯＭ１５のプログラム記憶位
置に眩光するよう第５図（Ａ）に示す如く周期的に出力
させると、このプログラムにより、マイクロプロセッサ
５より、第５図（Ｃ）に示す如くデータ１．０がライン
トライバ１３を介して交互に出力され、フリップフロッ
プ１０のデータ端子に入力する。

一方、特定のアドレスｏｏｏｔを周期的に出力させた時
、アドレスセレクタ１４よりは第５図（Ｂ）に示す如き
、フリンブフロ・ンプｌＯに上記のデータを読み込む為
のクロックとしてのパルスが出力される。

このことにより、フリップフロップ１０の出力は第５図
（Ｄ）、第３図（Ｂ）に示す如く、一定周期時間幅ｔ　
ｗｃ毎にＯレベルとなるパルスとなり、モノマルチ１１
に入力する。

モノマルチ１１はこのパルスの立ち下がりにて、一定周
期時間幅を−より長い時間幅ｔ□のパルスを出力するよ
うにしであるので、この出力は第３図（Ｃ，）に示す如
くＨレベル連続となる。

この■］レベル連続信号が、ランチ回路１２に入力する
と、この出力は第３図（Ｃ）に示す如くＨレベル連続と
なり、マイクロプロセッサ５に入力し、マイクロプロセ
ッサ５は動作を続ける。

マイクロコンピュータが暴走すると、マイクロプロセッ
サ５は特定のアドレスｏｏｏｔを出力しなくなる。

従って、第３図（Ｄ）に示す如くＯレベルパルスが出力
されなくなる。０レベルパルスが時間幅ｔ　’ＭＱ以上
出力されないと、モノマルチ１１の出力は第３図（Ｅ）
に示す如くＬレベルとなる。

こうなると、ラッチ回路１２の出力も第３図（Ｅ）に示
す如くＬレベルとなり、マイクロプロセッサ５の動作は
停止する。

この停止動作を解除するのは、跳ね返りスインチのリセ
ット・スイッチ２を動作させ、アンド回路４よりの、所
定の時間幅ｔＣより僅か長い時間幅のＯレベルを持つパ
ルスをラッチ回路１２のブリ、セット端子及びマイクロ
プロセッサ５に入力すると、ラッチ回路１２の出力はＨ
レベルとなり停止動作が解除され再動作をするようにな
る。

このようにすれば、リセットスイッチ２によるマイクロ
プロセッサ５の始動は確実となり、又マイクロコンピュ
ータが暴走した時ホルト回路７にてマイクロプロセッサ
５の動作を停止することが出来る。

〔発明の効果〕

以上詳細に説明せる如（本発明によれば、リセットスイ
ッチによるマイクロプロセッサの始動を確実とすること
が出来、又マイクロコンピュータが暴走した時マイクロ
プロセッサの動作を停止することが出来る効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のマイクロコンピュータの要部
のブロック図、 第３図は第２図の各部の波形のタイムチャート、第４図
はＲＯＭ内のデータ出力プログラム内蔵状況を示す図、 第５図は、第２図のマイクロプロセッサのアドレス出力
とフリップフロップの出力との関係を示す図、 第６図は従来例のマイクロコンピュータの要部のブロッ
ク図、 第７図は第６図の各部の波形のタイムチャートである。 図において、 １はパワーオンリセット回路、 ２はリセットスイッチ、 ３．３゛　はセットリセットラッチ回路、４はアンド回
路、 ５はマイクロプロセッサ、 ６はデータ出力手段、 ７はホルト回路、 ８はパルス幅制御回路、 １０はフリップフロップ、 １１．８’　　はモノマルチ、 １２はラッチ回路を示す。

Claims (1)

1. 【特許請求の範囲】 パワーオンリセット回路（１）の出力と、 リセットスイッチ（２）の動作によりリセット、セット
   信号を出力するセットリセットラッチ回路（３）の出力
   とをアンド回路（４）に入力し、該アンド回路（４）の
   出力にてマイクロプロセッサ（５）の動作を開始させる
   マイクロコンピュータにおいて、 通常の場合周期的にデータを出力するデータ出力手段（
   ６）を備え、該手段（６）にて周期的に出力するデータ
   を入力させ、このデータが周期的に入力しなくなった時
   マイクロコンピュータ暴走と判定しマイクロプロセッサ
   （５）の動作を停めるホルト回路（７）を設け、 又該セットリセットラッチ回路（３）と該アンド回路（
   ４）との間に、該セットリセットラッチ回路（３）の出
   力のパルス幅を制御するパルス幅制御回路（８）を設け
   、 該アンド回路（４）の出力にて該マイクロプロセッサ（
   ５）の動作を開始させ又該ホルト回路（７）の解除を行
   うようにしたことを特徴とするマイクロコンピュータの
   ホルト・リセット回路。