JPH02101540A - Ｃｐｕの暴走検知方式 - Google Patents
Ｃｐｕの暴走検知方式Info
- Publication number
- JPH02101540A JPH02101540A JP63255570A JP25557088A JPH02101540A JP H02101540 A JPH02101540 A JP H02101540A JP 63255570 A JP63255570 A JP 63255570A JP 25557088 A JP25557088 A JP 25557088A JP H02101540 A JPH02101540 A JP H02101540A
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- Japan
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- cpu
- power
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- circuit
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- Pending
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- 238000001514 detection method Methods 0.000 claims abstract description 31
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009118 appropriate response Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、ＣＰＵの暴走検知方式に関する。
（従来技術とその問題点）
第３図はＣＰＵと、そのＣＰＵの暴走検知を行う従来例
方式の回路と、その他の回路とを含む全体の回路図であ
る。第３図において、２はＣＰＵ。
方式の回路と、その他の回路とを含む全体の回路図であ
る。第３図において、２はＣＰＵ。
４はウォッチドッグタイマ回路、６はＲＡＭ、８はＲＯ
Ｍ、１０は入力回路、１２は出力回路である。これらは
マイクロコンピュータ技術では周知の構成であるから特
に関係する構成を除いてはその詳細な説明を省略する。
Ｍ、１０は入力回路、１２は出力回路である。これらは
マイクロコンピュータ技術では周知の構成であるから特
に関係する構成を除いてはその詳細な説明を省略する。
ここで、ウォッチドッグタイマ回路４はＣＰＵ２からの
トグル信号Ｓ１に応答してタイマー動作をリセットさせ
られ、ＣＰＵ２が暴走してトグル信号８１が所定時間内
に入力されなくなってタイマー動作後からタイムアツプ
時間の到来時にまでタイマー動作をしたときにタイムア
ツプ信号Ｓ２をリセット信号としてＣＰＵ２のリセット
端子に出力するように構成されている。
トグル信号Ｓ１に応答してタイマー動作をリセットさせ
られ、ＣＰＵ２が暴走してトグル信号８１が所定時間内
に入力されなくなってタイマー動作後からタイムアツプ
時間の到来時にまでタイマー動作をしたときにタイムア
ツプ信号Ｓ２をリセット信号としてＣＰＵ２のリセット
端子に出力するように構成されている。
上記構成を有する回路にあっては、まず、ＣＰＵ２が正
常動作中のときは、そのＣＰＵ２からウォッチドッグタ
イマ回路４に対して当該ウォッチドッグタイマ回路４の
タイムアツプ時間よりも短い周期のトグル信号Ｓｔが出
力されることで、そのウォッチドッグタイマ回路４はタ
イムアツプすることがないので、そのウォッチドッグタ
イマ回路４からはタイムアツプ信号Ｓ２が出力されない
。
常動作中のときは、そのＣＰＵ２からウォッチドッグタ
イマ回路４に対して当該ウォッチドッグタイマ回路４の
タイムアツプ時間よりも短い周期のトグル信号Ｓｔが出
力されることで、そのウォッチドッグタイマ回路４はタ
イムアツプすることがないので、そのウォッチドッグタ
イマ回路４からはタイムアツプ信号Ｓ２が出力されない
。
これに対して、ＣＰＵ２が暴走してウォッチドッグタイ
マ回路４にトグル信号Ｓｔが人力されなくなると、ウォ
ッチドッグタイマ回路４がタイムアツプしてそのウォッ
チドッグタイマ回路４からはＣＰＵ２のリセット端子に
タイムアツプ信号Ｓ２がリセット信号として入力される
ので、ＣＰＵ２はそのリセット信号に応答してプログラ
ムの実行動作を初期状態にリセットされてその実行動作
をスタートする（リセットスタート）。
マ回路４にトグル信号Ｓｔが人力されなくなると、ウォ
ッチドッグタイマ回路４がタイムアツプしてそのウォッ
チドッグタイマ回路４からはＣＰＵ２のリセット端子に
タイムアツプ信号Ｓ２がリセット信号として入力される
ので、ＣＰＵ２はそのリセット信号に応答してプログラ
ムの実行動作を初期状態にリセットされてその実行動作
をスタートする（リセットスタート）。
したがって、上記構成では、ＣＰＵ２のリセット端子に
はウォッチドッグタイマ回路４からのタイムアツプ信号
Ｓ２がリセット信号として入力されてＣＰＵ２のプログ
ラム実行動作がリセットスタートさせられることになる
のであるが、ＣＰＵ２は電源オン時にもそのプログラム
実行動作をリセットスタートさせられるので、ＣＰｔＪ
２としてはそのリセットスタートが電源オンによるのか
、暴走によるのかを判断することができないこととなる
。そのため、ＣＰＵ２としてはプログラム暴走時におい
ての適切な対応ができなかった。
はウォッチドッグタイマ回路４からのタイムアツプ信号
Ｓ２がリセット信号として入力されてＣＰＵ２のプログ
ラム実行動作がリセットスタートさせられることになる
のであるが、ＣＰＵ２は電源オン時にもそのプログラム
実行動作をリセットスタートさせられるので、ＣＰｔＪ
２としてはそのリセットスタートが電源オンによるのか
、暴走によるのかを判断することができないこととなる
。そのため、ＣＰＵ２としてはプログラム暴走時におい
ての適切な対応ができなかった。
（発明の目的）
本発明は、このような事情に鑑みてなされたものであっ
て、プログラムのリセットスタートが電源オンによるの
か、あるいは暴走によるのかをＣＰＵが正確に判断でき
るように１２で、プログラム暴走時に適切な対応が可能
なようにすることを目的としている。
て、プログラムのリセットスタートが電源オンによるの
か、あるいは暴走によるのかをＣＰＵが正確に判断でき
るように１２で、プログラム暴走時に適切な対応が可能
なようにすることを目的としている。
（発明の構成と効果）
このような目的を達成するために、本発明においては、
ＣＰＵにより電源オンの状態では第１の出力状態に、電
断の状態では第２の出力状態にそれぞれセットされると
ともに、その出力状態が当該ＣＰｔＪにより読み出し可
能に構成された電断検出回路と、ＣＰＵからのトグル信
号に応答してタイマー動作をリセットさせられ、タイマ
ー動作後からタイムアツプ時間の到来時に、までタイマ
ー動作をしたときにタイムアツプ信号をリセット信号と
して前記ＣＰＵのリセット端子に出力するウォッチドッ
グタイマ回路とを備え、前記ＣＰＵは、電源オンの状態
では前記電断検出回路を第１の出力状態にセットし、電
断の状態では前記電断検出回路を第２の出力状態にセッ
トするように構成され、前記電断検出回路の出力状態の
読み出し内容に基づいてプログラムのリセットスタート
が前記ウォッチドッグタイマ回路からのリセット信号に
よるのか、電源オンによるのかを判断可能にされたこと
を特徴を有している。
ＣＰＵにより電源オンの状態では第１の出力状態に、電
断の状態では第２の出力状態にそれぞれセットされると
ともに、その出力状態が当該ＣＰｔＪにより読み出し可
能に構成された電断検出回路と、ＣＰＵからのトグル信
号に応答してタイマー動作をリセットさせられ、タイマ
ー動作後からタイムアツプ時間の到来時に、までタイマ
ー動作をしたときにタイムアツプ信号をリセット信号と
して前記ＣＰＵのリセット端子に出力するウォッチドッ
グタイマ回路とを備え、前記ＣＰＵは、電源オンの状態
では前記電断検出回路を第１の出力状態にセットし、電
断の状態では前記電断検出回路を第２の出力状態にセッ
トするように構成され、前記電断検出回路の出力状態の
読み出し内容に基づいてプログラムのリセットスタート
が前記ウォッチドッグタイマ回路からのリセット信号に
よるのか、電源オンによるのかを判断可能にされたこと
を特徴を有している。
上記の構成によれば、電断検出回路は、ＣＰＵにより電
源オンの状態では第１の出力状態に、電断の状態では第
２の出力状態にそれぞれセットされているとともに、そ
の出力状態が当該ＣＰＵにより読み出し可能にされてい
る。ウォッチドッグタイマ回路は、ＣＰｔＪからのトグ
ル信号に応答してタイマー動作をリセットさせられ、タ
イマー動作後からタイムアツプ時間の到来時にまでタイ
マー動作をしたときにタイムアツプ信号をリセット信号
として前記ＣＰＵのリセット端子に出力する。
源オンの状態では第１の出力状態に、電断の状態では第
２の出力状態にそれぞれセットされているとともに、そ
の出力状態が当該ＣＰＵにより読み出し可能にされてい
る。ウォッチドッグタイマ回路は、ＣＰｔＪからのトグ
ル信号に応答してタイマー動作をリセットさせられ、タ
イマー動作後からタイムアツプ時間の到来時にまでタイ
マー動作をしたときにタイムアツプ信号をリセット信号
として前記ＣＰＵのリセット端子に出力する。
ＣＰＵは、電源オンの状態では前記電断検出回路を第１
の出力状態にセットし、電断の状態では前記電断検出回
路を第２の出力状態にセットしている。したがって、電
断状態から電源オンの状態になってプログラムがリセッ
トスタートしたときは、それまでの電断検出回路の出力
状態は第２の出力状態であるから、ＣＰ Ｕはその電断
検出回路の出力状態の読み出し内容から、そのリセット
スタートが暴走ではなく電源オンによるものであると判
断することができる。また、電源オンの状態になってい
るときにプログ５２、が！１セットスタートしたときは
、それまでの電断検出回路の出力状態は第１の出力状態
であるから、ＣＰＵはその電断検出回路の出力状態の読
み出し内容からそのリセットスタートが暴走によるもの
であると判断することができる。
の出力状態にセットし、電断の状態では前記電断検出回
路を第２の出力状態にセットしている。したがって、電
断状態から電源オンの状態になってプログラムがリセッ
トスタートしたときは、それまでの電断検出回路の出力
状態は第２の出力状態であるから、ＣＰ Ｕはその電断
検出回路の出力状態の読み出し内容から、そのリセット
スタートが暴走ではなく電源オンによるものであると判
断することができる。また、電源オンの状態になってい
るときにプログ５２、が！１セットスタートしたときは
、それまでの電断検出回路の出力状態は第１の出力状態
であるから、ＣＰＵはその電断検出回路の出力状態の読
み出し内容からそのリセットスタートが暴走によるもの
であると判断することができる。
したがって、本発明ではプログラムのリセットスタート
が電源オンによるものであるか、暴走によるものである
かを正確に判断することができるので、暴走に対応した
適切な処理を行うことができる。
が電源オンによるものであるか、暴走によるものである
かを正確に判断することができるので、暴走に対応した
適切な処理を行うことができる。
（実施例の説明）
以下、本発明の実施例を図面を参照して詳細に説明する
。第１図は本発明の実施例に係るＣＰＵの暴走検知方式
に係る回路図であって、従来例に係る第３図に示した符
号と同一の符号は、本実施例においても、その符号が示
す部品、部分と同様のものを詣す。また、特記しない限
り、接続関係等についても本実施例と従来例とは同様の
構成を有している。
。第１図は本発明の実施例に係るＣＰＵの暴走検知方式
に係る回路図であって、従来例に係る第３図に示した符
号と同一の符号は、本実施例においても、その符号が示
す部品、部分と同様のものを詣す。また、特記しない限
り、接続関係等についても本実施例と従来例とは同様の
構成を有している。
本実施例において、従来例と異なっている構成は、次の
通りである。
通りである。
すなわち、本実施例ではＣＰＵ２により電源オンの状態
では第１の出力状態ｒｌＪに、電断の状態では第２の出
力状態「０」にそれぞれセットされるとともに、その出
力状態ｒｌＪまたは「０」がＣ’ＰＵ２により読み出し
可能に構成された電断検出回路１４を備えたことに特徴
を有している。
では第１の出力状態ｒｌＪに、電断の状態では第２の出
力状態「０」にそれぞれセットされるとともに、その出
力状態ｒｌＪまたは「０」がＣ’ＰＵ２により読み出し
可能に構成された電断検出回路１４を備えたことに特徴
を有している。
そして、本実施例におけるＣＰＵ２は、電源オンの状態
では電断検出回路１４を第１の出力状態「１」にセット
し、電断の状態では同じく電断検出回路１４を第２の出
力状態「０」にセットするように構成され、電断検出回
路１４の出力状態の読み出し内容に基づいてプログラム
のリセットスタートがウォッチドッグタイマ回路４から
のリセット信号によるのか、電源オンによるのかを判断
可能にされている。
では電断検出回路１４を第１の出力状態「１」にセット
し、電断の状態では同じく電断検出回路１４を第２の出
力状態「０」にセットするように構成され、電断検出回
路１４の出力状態の読み出し内容に基づいてプログラム
のリセットスタートがウォッチドッグタイマ回路４から
のリセット信号によるのか、電源オンによるのかを判断
可能にされている。
その他の構成は従来例と同様であるので、説明を省略す
る。
る。
つぎに、この実施例の動作を第２図のフローチャートに
従って説明する。
従って説明する。
まず、電源がオンするとＣＰＵ２によりプログラムがリ
セットスタートするととともに、そのＣＰＵ２は電断検
出回路１４の出力状態が第２の出力状態「０」であると
判断して、電断検出回路１４の出力状態を第１の出力状
態「１」にセットする。そして、ＣＰＵ２が正常に動作
しているときは、そのＣＰＵ２からのトグル信号Ｓｌに
より常にリセットされるウォッチドッグタイマ回路４か
らはタイムアツプ（許号Ｓ２は出力されないので、ＣＰ
Ｕ２はプログラム動作をリセットされることなく通常の
動作を行っている。
セットスタートするととともに、そのＣＰＵ２は電断検
出回路１４の出力状態が第２の出力状態「０」であると
判断して、電断検出回路１４の出力状態を第１の出力状
態「１」にセットする。そして、ＣＰＵ２が正常に動作
しているときは、そのＣＰＵ２からのトグル信号Ｓｌに
より常にリセットされるウォッチドッグタイマ回路４か
らはタイムアツプ（許号Ｓ２は出力されないので、ＣＰ
Ｕ２はプログラム動作をリセットされることなく通常の
動作を行っている。
つぎに、ＣＰＵ２が暴走してウォッチドッグタイマ回路
４からのタイムアツプ信号Ｓ２がＣＰＵ２のリセット端
子に入力されてプログラムがリセットスタートするので
あるが、この場合、ＣＰＵ２は電断検出回路１４の出力
状態が第２の出力状態「０」でないと判断して暴走に対
応した処理を行う。
４からのタイムアツプ信号Ｓ２がＣＰＵ２のリセット端
子に入力されてプログラムがリセットスタートするので
あるが、この場合、ＣＰＵ２は電断検出回路１４の出力
状態が第２の出力状態「０」でないと判断して暴走に対
応した処理を行う。
一方、ＣＰＵ２が通常の動作を行っていて電断になると
、ＣＰ Ｕ ２は電断検出回路１４の出力状態を第２の
出力状態「０」にセットし、ついで、電断から電源オン
になってプログラムがリセットスタートすると、ＣＰＵ
２は電断検出回路１４の出力状態を読み出すのであるが
、この場合は、その電断検出回路１４の出力状態は第２
の出力状態「０」であるから、ＣＰｔＪ２は電断である
と判断して通常の動作処理を行う。
、ＣＰ Ｕ ２は電断検出回路１４の出力状態を第２の
出力状態「０」にセットし、ついで、電断から電源オン
になってプログラムがリセットスタートすると、ＣＰＵ
２は電断検出回路１４の出力状態を読み出すのであるが
、この場合は、その電断検出回路１４の出力状態は第２
の出力状態「０」であるから、ＣＰｔＪ２は電断である
と判断して通常の動作処理を行う。
したがって、本実施例ではＣＰＵ２によるプログラム処
理のリセットスタートが電源オンによるのか、あるいは
暴走によるのかを正確に判断することができる。
理のリセットスタートが電源オンによるのか、あるいは
暴走によるのかを正確に判断することができる。
第１図は本発明の実施例に係るＣＰＵの暴走検知方式に
係る回路図、第２図は同実施例の動作説明に供するフロ
ーチャートである。 第３図は従来例に係るＣＰＵの暴走検知方式に係る回路
図である。 ２・・・ＣＰＵ。 ４・・・ウォッチドッグタイマ回路、 １４・・電断検出回路、 Ｓ ■・・・トグル信号、 ２・・・タイムアツプ信号。
係る回路図、第２図は同実施例の動作説明に供するフロ
ーチャートである。 第３図は従来例に係るＣＰＵの暴走検知方式に係る回路
図である。 ２・・・ＣＰＵ。 ４・・・ウォッチドッグタイマ回路、 １４・・電断検出回路、 Ｓ ■・・・トグル信号、 ２・・・タイムアツプ信号。
Claims (1)
- （１）ＣＰＵにより電源オンの状態では第１の出力状態
に、電断の状態では第２の出力状態にそれぞれセットさ
れるとともに、その出力状態が当該ＣＰＵにより読み出
し可能に構成された電断検出回路と、 ＣＰＵからのトグル信号に応答してタイマー動作をリセ
ットさせられ、タイマー動作後からタイムアップ時間の
到来時にまでタイマー動作をしたときにタイムアップ信
号をリセット信号として前記ＣＰＵのリセット端子に出
力するウォッチドッグタイマ回路とを備え、前記ＣＰＵ
は、電源オンの状態では前記電断検出回路を第１の出力
状態にセットし、電断の状態では前記電断検出回路を第
２の出力状態にセットするように構成され、前記電断検
出回路の出力状態の読み出し内容に基づいてプログラム
のリセットスタートが前記ウォッチドッグタイマ回路か
らのリセット信号によるのか、電源オンによるのかを判
断可能にされたことを特徴とするＣＰＵの暴走検知方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255570A JPH02101540A (ja) | 1988-10-11 | 1988-10-11 | Ｃｐｕの暴走検知方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63255570A JPH02101540A (ja) | 1988-10-11 | 1988-10-11 | Ｃｐｕの暴走検知方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101540A true JPH02101540A (ja) | 1990-04-13 |
Family
ID=17280552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63255570A Pending JPH02101540A (ja) | 1988-10-11 | 1988-10-11 | Ｃｐｕの暴走検知方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016038620A (ja) * | 2014-08-05 | 2016-03-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191245A (ja) * | 1987-02-03 | 1988-08-08 | Fujitsu Ltd | 暴走装置の復帰制御方式 |
-
1988
- 1988-10-11 JP JP63255570A patent/JPH02101540A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191245A (ja) * | 1987-02-03 | 1988-08-08 | Fujitsu Ltd | 暴走装置の復帰制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016038620A (ja) * | 2014-08-05 | 2016-03-22 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
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