JP2648029B2 - インサーキット・エミュレータ - Google Patents
インサーキット・エミュレータInfo
- Publication number
- JP2648029B2 JP2648029B2 JP3011826A JP1182691A JP2648029B2 JP 2648029 B2 JP2648029 B2 JP 2648029B2 JP 3011826 A JP3011826 A JP 3011826A JP 1182691 A JP1182691 A JP 1182691A JP 2648029 B2 JP2648029 B2 JP 2648029B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock
- emulator
- initialization
- Prior art date
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Description
【０００１】
【産業上の利用分野】本発明はインサーキット・エミュ
レータに関し、特に、疑似マイクロコンピュータ（以
下、エミュレータＣＰＵと云う）を備え、開発対象の外
部装置（以下、ターゲットと云う）における、回路およ
びプログラム等の開発支援用として利用されるインサー
キット・エミュレータに関する。
レータに関し、特に、疑似マイクロコンピュータ（以
下、エミュレータＣＰＵと云う）を備え、開発対象の外
部装置（以下、ターゲットと云う）における、回路およ
びプログラム等の開発支援用として利用されるインサー
キット・エミュレータに関する。
【０００２】
【従来の技術】従来のインサーキット・エミュレータ
は、その標準的構成例が図３に示されるように、クロッ
ク入力端子５４、初期化端子５５および信号群端子５６
に対応して、クロック異常検出回路１１、初期化回路１
２、制御部１３、エミュレータＣＰＵ１４および信号制
御回路１５を備えて構成されている。
は、その標準的構成例が図３に示されるように、クロッ
ク入力端子５４、初期化端子５５および信号群端子５６
に対応して、クロック異常検出回路１１、初期化回路１
２、制御部１３、エミュレータＣＰＵ１４および信号制
御回路１５を備えて構成されている。
【０００３】信号群端子５６から入力される信号群は、
信号制御回路１５を介してエミュレータＣＰＵ１４にお
いて対応する信号群に接続されており、制御部１３は、
制御信号群１１２と、実行中断状態信号１１３を信号制
御回路１５に送出することにより、実行中断および実行
再開の制御作用を含む制御機能を有している。この部分
の動作については、一般的のインサーキット・エミュレ
ータの機能であり、詳細な説明は省略する。
信号制御回路１５を介してエミュレータＣＰＵ１４にお
いて対応する信号群に接続されており、制御部１３は、
制御信号群１１２と、実行中断状態信号１１３を信号制
御回路１５に送出することにより、実行中断および実行
再開の制御作用を含む制御機能を有している。この部分
の動作については、一般的のインサーキット・エミュレ
ータの機能であり、詳細な説明は省略する。
【０００４】クロック入力端子５４からはクロック信号
１０８がクロック異常検出回路１１に入力されており、
クロック信号１０８に異常が生じた場合には、クロック
異常検出回路１１よりクロック異常信号１１０が出力さ
れ、制御部１３に入力される。また、初期化回路１２に
おいては、接続器（以下、プローブと云う）の初期化端
子５５から入力される初期化信号１０９と、制御部１３
から送られてくる内部初期化信号１１１の入力に対応し
て、その何れかの初期化信号が初期化要求状態になる
と、ＣＰＵ初期化信号１１４が出力されてエミュレータ
ＣＰＵ１４に送出される。なお、プログラムの実行中断
中にプローブからの初期化信号１０９が、不用意に入力
されるような事態においては、制御部１３より出力され
る実行中断状態信号１１３を介して、ＣＰＵ初期化信号
１１４が、エミュレータＣＰＵ１４に送られないように
制御される。
１０８がクロック異常検出回路１１に入力されており、
クロック信号１０８に異常が生じた場合には、クロック
異常検出回路１１よりクロック異常信号１１０が出力さ
れ、制御部１３に入力される。また、初期化回路１２に
おいては、接続器（以下、プローブと云う）の初期化端
子５５から入力される初期化信号１０９と、制御部１３
から送られてくる内部初期化信号１１１の入力に対応し
て、その何れかの初期化信号が初期化要求状態になる
と、ＣＰＵ初期化信号１１４が出力されてエミュレータ
ＣＰＵ１４に送出される。なお、プログラムの実行中断
中にプローブからの初期化信号１０９が、不用意に入力
されるような事態においては、制御部１３より出力され
る実行中断状態信号１１３を介して、ＣＰＵ初期化信号
１１４が、エミュレータＣＰＵ１４に送られないように
制御される。
【０００５】即ち、従来のインサーキット・エミュレー
タにおいては、図３に示される構成により、制御部１３
においてクロック異常信号１１０が検出され異常状態と
なった場合には、通常の制御作用は行わずに、操作者に
通知する等の簡易処理により、クロック異常に対処して
いるのが実情である。
タにおいては、図３に示される構成により、制御部１３
においてクロック異常信号１１０が検出され異常状態と
なった場合には、通常の制御作用は行わずに、操作者に
通知する等の簡易処理により、クロック異常に対処して
いるのが実情である。
【０００６】
【発明が解決しようとする課題】上述した従来のインサ
ーキット・エミュレータにおいては、プログラムの実行
中においては、クロック異常が発生しても、そのこと自
体はターゲットの回路における異常状態であり、その異
常状態を、そのままエミュレーションすることは本来の
機能であるため問題外である。しかしながら、プログラ
ムの実行中断中にクロック異常が発生すると、エミュレ
ータＣＰＵは、プログラム実行中の場合と同様に暴走状
態となる。このプログラムの実行中断中においては、エ
ミュレータＣＰＵにおいて、正確な実行を要する、実行
中断中の内部処理的プログラムを実行している状態にあ
るため、上記の暴走状態発生により、インサーキット・
エミュレータ自体に対する制御が全く不能になるという
欠点がある。
ーキット・エミュレータにおいては、プログラムの実行
中においては、クロック異常が発生しても、そのこと自
体はターゲットの回路における異常状態であり、その異
常状態を、そのままエミュレーションすることは本来の
機能であるため問題外である。しかしながら、プログラ
ムの実行中断中にクロック異常が発生すると、エミュレ
ータＣＰＵは、プログラム実行中の場合と同様に暴走状
態となる。このプログラムの実行中断中においては、エ
ミュレータＣＰＵにおいて、正確な実行を要する、実行
中断中の内部処理的プログラムを実行している状態にあ
るため、上記の暴走状態発生により、インサーキット・
エミュレータ自体に対する制御が全く不能になるという
欠点がある。
【０００７】
【課題を解決するための手段】本発明のインサーキット
・エミュレータは、内部に、対象とするマイクロコンピ
ュータＬＳＩの疑似的実行を行う疑似マイクロコンピュ
ータを備え、プログラムの実行中断および実行再開の機
能を有するとともに、前記マイクロコンピュータＬＳＩ
の端子形状と同一の形状の接続器を開発対象の外部装置
に挿入することにより、前記外部装置の回路およびプロ
グラムの開発を支援する形式のインサーキット・エミュ
レータにおいて、前記マイクロコンピュータＬＳＩのク
ロック入力端子に相当する前記接続器の端子におけるク
ロック信号の異常を検出して、異常信号を出力するクロ
ック異常検出回路と、前記クロック異常検出回路から出
力される異常信号、ならびにプログラムの実行中断中を
示す信号が、共に有効な時点において、前記疑似マイク
ロコンピュータの初期化を強制する初期化回路と、を備
えて構成される。
・エミュレータは、内部に、対象とするマイクロコンピ
ュータＬＳＩの疑似的実行を行う疑似マイクロコンピュ
ータを備え、プログラムの実行中断および実行再開の機
能を有するとともに、前記マイクロコンピュータＬＳＩ
の端子形状と同一の形状の接続器を開発対象の外部装置
に挿入することにより、前記外部装置の回路およびプロ
グラムの開発を支援する形式のインサーキット・エミュ
レータにおいて、前記マイクロコンピュータＬＳＩのク
ロック入力端子に相当する前記接続器の端子におけるク
ロック信号の異常を検出して、異常信号を出力するクロ
ック異常検出回路と、前記クロック異常検出回路から出
力される異常信号、ならびにプログラムの実行中断中を
示す信号が、共に有効な時点において、前記疑似マイク
ロコンピュータの初期化を強制する初期化回路と、を備
えて構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図１に示されるように、本実施例は、ク
ロック入力端子５１、初期化端子５２および信号群端子
５３に対応して、クロック異常検出回路１と、初期化回
路２と、制御部３と、エミュレータＣＰＵ４と、信号制
御回路５とを備えて構成される。また、図２に示される
のは、初期化回路２の内部構成を示す論理回路図であ
る。
ック図である。図１に示されるように、本実施例は、ク
ロック入力端子５１、初期化端子５２および信号群端子
５３に対応して、クロック異常検出回路１と、初期化回
路２と、制御部３と、エミュレータＣＰＵ４と、信号制
御回路５とを備えて構成される。また、図２に示される
のは、初期化回路２の内部構成を示す論理回路図であ
る。
【００１０】図１により明らかなように、本実施例にお
いては、前述の従来例の場合と異なり、クロック異常検
出回路１から出力されるクロック異常信号１０３が、初
期化回路２にも入力されている。本発明の特徴とすると
ころは、この点にあり、このことにかかわる以外の動作
については、大要において従来例の場合と同様である。
いては、前述の従来例の場合と異なり、クロック異常検
出回路１から出力されるクロック異常信号１０３が、初
期化回路２にも入力されている。本発明の特徴とすると
ころは、この点にあり、このことにかかわる以外の動作
については、大要において従来例の場合と同様である。
【００１１】図１において、プログラム実行中の動作に
ついては、従来例の場合と同様である。また、プログラ
ムの実行中断中においても、クロック入力端子５１から
入力されるクロック信号１０１が正常な状態において
は、従来例の場合と同様な動作をする。しかしながら、
プログラムの実行中断中において、クロック入力端子５
１から入力されるクロック信号１０１に異常が発生した
場合には、クロック異常検出回路１よりクロック異常信
号１０３が出力されて、制御部３および初期化回路２に
入力される。初期化回路２においては、制御部３より実
行中断状態信号１０６が入力されている限り、クロック
異常信号１０３が入力された場合には、ＣＰＵ初期化信
号１０７をエミュレータＣＰＵ４に供給する。このこと
により、クロック入力端子５１から入力されるクロック
信号１０１に異常状態が生じた場合には、初期化回路２
を介して、エミュレータＣＰＵ４を強制的に初期化させ
ることにより、インサーキット・エミュレータの暴走を
防止することができる。
ついては、従来例の場合と同様である。また、プログラ
ムの実行中断中においても、クロック入力端子５１から
入力されるクロック信号１０１が正常な状態において
は、従来例の場合と同様な動作をする。しかしながら、
プログラムの実行中断中において、クロック入力端子５
１から入力されるクロック信号１０１に異常が発生した
場合には、クロック異常検出回路１よりクロック異常信
号１０３が出力されて、制御部３および初期化回路２に
入力される。初期化回路２においては、制御部３より実
行中断状態信号１０６が入力されている限り、クロック
異常信号１０３が入力された場合には、ＣＰＵ初期化信
号１０７をエミュレータＣＰＵ４に供給する。このこと
により、クロック入力端子５１から入力されるクロック
信号１０１に異常状態が生じた場合には、初期化回路２
を介して、エミュレータＣＰＵ４を強制的に初期化させ
ることにより、インサーキット・エミュレータの暴走を
防止することができる。
【００１２】図２は、前述のように、初期化回路２の内
部構成を示す論理回路図であるが、ＡＮＤ回路６は、実
行中断状態信号１０６を介して、プログラムの実行中断
中においてのみクロック異常信号１０３を有効にするた
めのゲート機能を有しており、その出力信号は遅延回路
７に入力される。この遅延回路７は、クロック異常信号
１０３が正常に戻った後に、エミュレータＣＰＵ４を初
期化するために必要な時間を確保するための回路であ
る。反転回路８とＡＮＤ回路９は、プローブよりの初期
化端子５２から入力される初期化信号１０２を、インサ
ーキット・エミュレータがプログラムの実行中において
のみ有効にさせるための論理構成回路である。ＯＲ回路
１０は、遅延回路７から出力される初期化要求信号と、
ＡＮＤ回路９から出力される初期化要求信号との論理和
をとり、ＣＰＵ初期化信号１０７を生成して出力する。
このＣＰＵ初期化信号１０７がエミュレータＣＰＵ４に
入力されて、クロック異常時において、エミュレータＣ
ＰＵ４の暴走を防止することは既に説明したとうりであ
る。
部構成を示す論理回路図であるが、ＡＮＤ回路６は、実
行中断状態信号１０６を介して、プログラムの実行中断
中においてのみクロック異常信号１０３を有効にするた
めのゲート機能を有しており、その出力信号は遅延回路
７に入力される。この遅延回路７は、クロック異常信号
１０３が正常に戻った後に、エミュレータＣＰＵ４を初
期化するために必要な時間を確保するための回路であ
る。反転回路８とＡＮＤ回路９は、プローブよりの初期
化端子５２から入力される初期化信号１０２を、インサ
ーキット・エミュレータがプログラムの実行中において
のみ有効にさせるための論理構成回路である。ＯＲ回路
１０は、遅延回路７から出力される初期化要求信号と、
ＡＮＤ回路９から出力される初期化要求信号との論理和
をとり、ＣＰＵ初期化信号１０７を生成して出力する。
このＣＰＵ初期化信号１０７がエミュレータＣＰＵ４に
入力されて、クロック異常時において、エミュレータＣ
ＰＵ４の暴走を防止することは既に説明したとうりであ
る。
【００１３】
【発明の効果】以上説明したように、本発明は、インサ
ーキット・エミュレータにおいて、プログラムの実行中
断中にターゲットにクロック異常が発生した場合、当該
クロック異常を検出してエミュレータＣＰＵを強制的に
初期化させることにより、エミュレータＣＰＵの暴走を
未然に防止することができるという効果がある。
ーキット・エミュレータにおいて、プログラムの実行中
断中にターゲットにクロック異常が発生した場合、当該
クロック異常を検出してエミュレータＣＰＵを強制的に
初期化させることにより、エミュレータＣＰＵの暴走を
未然に防止することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本実施例における初期化回路の構成を示す論理
回路図である。
回路図である。
【図３】従来例の構成を示すブロック図である。
１，１１ クロック異常検出回路 ２，１２ 初期化回路 ３，１３ 制御部 ４，１４ エミュレータＣＰＵ ５，１５ 信号制御回路 ６，９ ＡＮＤ回路 ７ 遅延回路 ８ 反転回路 １０ ＯＲ回路
Claims (1)
- 【請求項１】 内部に、対象とするマイクロコンピュー
タＬＳＩの疑似的実行を行う疑似マイクロコンピュータ
を備え、プログラムの実行中断および実行再開の機能を
有するとともに、前記マイクロコンピュータＬＳＩの端
子形状と同一の形状の接続器を開発対象の外部装置に挿
入することにより、前記外部装置の回路およびプログラ
ムの開発を支援する形式のインサーキット・エミュレー
タにおいて、前記マイクロコンピュータＬＳＩのクロッ
ク入力端子に相当する前記接続器の端子におけるクロッ
ク信号の異常を検出して、異常信号を出力するクロック
異常検出回路と、前記クロック異常検出回路から出力さ
れる異常信号、ならびにプログラムの実行中断中の信号
が、共に有効な時点において、前記疑似マイクロコンピ
ュータの初期化を強制する初期化回路と、を備えること
を特徴とするインサーキット・エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011826A JP2648029B2 (ja) | 1991-02-01 | 1991-02-01 | インサーキット・エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011826A JP2648029B2 (ja) | 1991-02-01 | 1991-02-01 | インサーキット・エミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04246737A JPH04246737A (ja) | 1992-09-02 |
| JP2648029B2 true JP2648029B2 (ja) | 1997-08-27 |
Family
ID=11788573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011826A Expired - Fee Related JP2648029B2 (ja) | 1991-02-01 | 1991-02-01 | インサーキット・エミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648029B2 (ja) |
-
1991
- 1991-02-01 JP JP3011826A patent/JP2648029B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04246737A (ja) | 1992-09-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970401 |
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