JPH07182203A - マイクロコンピュータ開発支援装置 - Google Patents
マイクロコンピュータ開発支援装置Info
- Publication number
- JPH07182203A JPH07182203A JP5323035A JP32303593A JPH07182203A JP H07182203 A JPH07182203 A JP H07182203A JP 5323035 A JP5323035 A JP 5323035A JP 32303593 A JP32303593 A JP 32303593A JP H07182203 A JPH07182203 A JP H07182203A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- break
- terminal
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 マイコンの入出力端子とＩＣの出力端子が接
続されるシステムに於いて、双方が同時に出力端子とい
う状態の検出可能なマイコン開発支援装置を提供するこ
と。 【構成】 マイコン（ターゲットＣＰＵ１３）の入出力
端子Ｉ／Ｏo〜Ｉ／Ｏiが入力と出力の何れに設定されて
いるかの情報を持つ入出力方向データレジスタ３と、上
記入出力方向データに基づいてブレーク信号を発生させ
る手段（ブレーク設定レジスタ８、比較回路９、実行
（ブレーク）制御回路１０）を持つ。
続されるシステムに於いて、双方が同時に出力端子とい
う状態の検出可能なマイコン開発支援装置を提供するこ
と。 【構成】 マイコン（ターゲットＣＰＵ１３）の入出力
端子Ｉ／Ｏo〜Ｉ／Ｏiが入力と出力の何れに設定されて
いるかの情報を持つ入出力方向データレジスタ３と、上
記入出力方向データに基づいてブレーク信号を発生させ
る手段（ブレーク設定レジスタ８、比較回路９、実行
（ブレーク）制御回路１０）を持つ。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ開
発支援装置に係わり、特に、マイクロコンピュータ（以
下「マイコン」）の入出力端子と他のＩＣの出力端子と
を接続するシステム、マイコンの入出力端子と他のマイ
コンの入出力端子とを接続するシステム、及びマイコン
の入出力端子と他のＩＣの入力端子とを接続するシステ
ムにおいて、双方が同時に出力端子または入力端子とい
う状態の検出ができる機能を有するものに関する。
発支援装置に係わり、特に、マイクロコンピュータ（以
下「マイコン」）の入出力端子と他のＩＣの出力端子と
を接続するシステム、マイコンの入出力端子と他のマイ
コンの入出力端子とを接続するシステム、及びマイコン
の入出力端子と他のＩＣの入力端子とを接続するシステ
ムにおいて、双方が同時に出力端子または入力端子とい
う状態の検出ができる機能を有するものに関する。
【０００２】
【従来の技術】従来、マイコンの入力端子と他のＩＣの
出力端子とを接続するシステム、マイコンの入出力端子
と他のマイコンの入出力端子とを接続するシステム、及
びマイコンの入出力端子と他のＩＣの入力端子とを接続
するシステムにおける、双方が同時に出力端子または入
力端子という状態になった場合のシステム誤動作及び動
作不良の防止は、プログラム作成時に双方が同時に出力
端子または入力端子にならないようにして行っていた。
この方法では、プログラムの確認及び入出力切り替えの
タイミングを正確に把握するという煩わしさがあったた
め、例えば、入出力ポートの入力または出力データとブ
レークポートデータとを比較することにより、デバッグ
対象プログラムを停止する方式（特開昭６２ー１７７６
３９）を活用して、双方が同時に出力端子または入力端
子にならないようにしていた。
出力端子とを接続するシステム、マイコンの入出力端子
と他のマイコンの入出力端子とを接続するシステム、及
びマイコンの入出力端子と他のＩＣの入力端子とを接続
するシステムにおける、双方が同時に出力端子または入
力端子という状態になった場合のシステム誤動作及び動
作不良の防止は、プログラム作成時に双方が同時に出力
端子または入力端子にならないようにして行っていた。
この方法では、プログラムの確認及び入出力切り替えの
タイミングを正確に把握するという煩わしさがあったた
め、例えば、入出力ポートの入力または出力データとブ
レークポートデータとを比較することにより、デバッグ
対象プログラムを停止する方式（特開昭６２ー１７７６
３９）を活用して、双方が同時に出力端子または入力端
子にならないようにしていた。
【０００３】
【発明が解決しようとする課題】本発明は、マイコン開
発中にはシステムが正常に動作していたものが実製品に
なってから動作しなくなるという危険性をなくし、プロ
グラムの確認及び入出力切り替えのタイミングを正確に
把握するという煩わしさを除くため、マイコンの入出力
端子と他のＩＣの出力端子とを接続するシステム、マイ
コンの入出力端子と他のマイコンの入出力端子とを接続
するシステム、及びマイコンの入出力端子と他のＩＣの
入力端子とを接続するシステムにおいて、双方が同時に
出力端子または入力端子という状態の検出を可能とする
ものである。
発中にはシステムが正常に動作していたものが実製品に
なってから動作しなくなるという危険性をなくし、プロ
グラムの確認及び入出力切り替えのタイミングを正確に
把握するという煩わしさを除くため、マイコンの入出力
端子と他のＩＣの出力端子とを接続するシステム、マイ
コンの入出力端子と他のマイコンの入出力端子とを接続
するシステム、及びマイコンの入出力端子と他のＩＣの
入力端子とを接続するシステムにおいて、双方が同時に
出力端子または入力端子という状態の検出を可能とする
ものである。
【０００４】
【課題を解決するための手段】本発明は、上記の課題に
鑑みてなされたものであり、マイコン開発支援装置にお
いて、マイコンの入出力端子が入力と出力のいずれに設
定されているのかの情報を持つ入出力方向データレジス
タと、上記入出力方向データに基づいてブレーク信号を
発生させる手段を持つことによって、マイコンの入出力
端子と他のＩＣの出力端子とを接続するシステム、マイ
コンの入出力端子と他のマイコンの入出力端子とを接続
するシステム、及びマイコンの入出力端子と他のＩＣの
入力端子とを接続するシステムにおいて、双方が同時に
出力端子または入力端子という状態の検出を行うことが
できるようにしたものである。
鑑みてなされたものであり、マイコン開発支援装置にお
いて、マイコンの入出力端子が入力と出力のいずれに設
定されているのかの情報を持つ入出力方向データレジス
タと、上記入出力方向データに基づいてブレーク信号を
発生させる手段を持つことによって、マイコンの入出力
端子と他のＩＣの出力端子とを接続するシステム、マイ
コンの入出力端子と他のマイコンの入出力端子とを接続
するシステム、及びマイコンの入出力端子と他のＩＣの
入力端子とを接続するシステムにおいて、双方が同時に
出力端子または入力端子という状態の検出を行うことが
できるようにしたものである。
【０００５】
【作用】本発明によれば、上記の手段により、マイコン
の入出力端子と他のＩＣの出力端子とを接続するシステ
ム、マイコンの入出力端子と他のマイコンの入出力端子
とを接続するシステム、及びマイコンの入出力端子と他
のＩＣの入力端子とを接続するシステムにおいて、双方
が同時に出力端子または入力端子という状態の検出をブ
レーク信号を発生させることにより行うことができる。
の入出力端子と他のＩＣの出力端子とを接続するシステ
ム、マイコンの入出力端子と他のマイコンの入出力端子
とを接続するシステム、及びマイコンの入出力端子と他
のＩＣの入力端子とを接続するシステムにおいて、双方
が同時に出力端子または入力端子という状態の検出をブ
レーク信号を発生させることにより行うことができる。
【０００６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【０００７】図１はマイコン１１の入出力端子と他のＩ
Ｃ１２の出力端子を接続したシステムであり、図２は双
方が同時に出力端子という状態のタイミングチャートで
ある。
Ｃ１２の出力端子を接続したシステムであり、図２は双
方が同時に出力端子という状態のタイミングチャートで
ある。
【０００８】図３は、図１の実施例である。ターゲット
ＣＰＵ１３（マイコン１１に対応）には入出力方向デー
タレジスタ３があり、このレジスタ３からは入出力端子
Ｉ／Ｏo〜Ｉ／Ｏiが入力と出力のいずれに設定されてい
るのかの信号が出力される。なお、１はＣＰＵ、２はＲ
ＡＭ、４は入出力レジスタである。
ＣＰＵ１３（マイコン１１に対応）には入出力方向デー
タレジスタ３があり、このレジスタ３からは入出力端子
Ｉ／Ｏo〜Ｉ／Ｏiが入力と出力のいずれに設定されてい
るのかの信号が出力される。なお、１はＣＰＵ、２はＲ
ＡＭ、４は入出力レジスタである。
【０００９】エミュレータ１４には、ブレーク設定レジ
スタ８、比較回路９及び実行（ブレーク）制御回路１０
があり、ブレーク設定レジスタ８は比較回路９と接続さ
れ、比較回路９は実行（ブレーク）制御回路１０及びタ
ーゲットＣＰＵ１３の入出力方向データレジスタ３に接
続されている。Ｉ／Ｏo〜Ｉ／Ｏiはマイコンの入出力信
号、Ｉ／Ｏ−Ｄo〜Ｉ／Ｏ−ＤiはＩ／Ｏo〜Ｉ／Ｏiの入
出力状態を表す信号、Ｉ／Ｏ−Ｂo〜Ｉ／Ｏ−ＢiはＩ／
Ｏo〜Ｉ／Ｏiのどの端子をターゲットとするかを選択す
る信号で、それぞれ０〜ｉが対応している。なお、５は
ＣＰＵ、６はモニタメモリ、７はユーザメモリである。
スタ８、比較回路９及び実行（ブレーク）制御回路１０
があり、ブレーク設定レジスタ８は比較回路９と接続さ
れ、比較回路９は実行（ブレーク）制御回路１０及びタ
ーゲットＣＰＵ１３の入出力方向データレジスタ３に接
続されている。Ｉ／Ｏo〜Ｉ／Ｏiはマイコンの入出力信
号、Ｉ／Ｏ−Ｄo〜Ｉ／Ｏ−ＤiはＩ／Ｏo〜Ｉ／Ｏiの入
出力状態を表す信号、Ｉ／Ｏ−Ｂo〜Ｉ／Ｏ−ＢiはＩ／
Ｏo〜Ｉ／Ｏiのどの端子をターゲットとするかを選択す
る信号で、それぞれ０〜ｉが対応している。なお、５は
ＣＰＵ、６はモニタメモリ、７はユーザメモリである。
【００１０】上記の構成で、ブレーク設定レジスタ８に
ターゲットとなる入出力端子を出力に設定すると、比較
回路９は設定された入出力端子に対応する入出力方向デ
ータレジスタ３のデータが出力状態となっていた場合
に、実行（ブレーク）制御回路１０に対してブレーク要
求信号を出力し、実行（ブレーク）制御回路１０がブレ
ーク要求信号を受け、ターゲット、ＣＰＵ１３にブレー
ク信号を出力し、ユーザメモリ７の実行を停止すること
により、入出力端子とその端子に接続された他のＩＣの
出力端子が双方同時に出力端子になったことが検出でき
る。
ターゲットとなる入出力端子を出力に設定すると、比較
回路９は設定された入出力端子に対応する入出力方向デ
ータレジスタ３のデータが出力状態となっていた場合
に、実行（ブレーク）制御回路１０に対してブレーク要
求信号を出力し、実行（ブレーク）制御回路１０がブレ
ーク要求信号を受け、ターゲット、ＣＰＵ１３にブレー
ク信号を出力し、ユーザメモリ７の実行を停止すること
により、入出力端子とその端子に接続された他のＩＣの
出力端子が双方同時に出力端子になったことが検出でき
る。
【００１１】たとえば、入出力端子Ｉ／Ｏoの出力状態
をターゲットとする場合は、ブレーク設定レジスタ８で
Ｉ／Ｏ−Ｂoを出力に選択する。比較回路９は、入出力
方向データレジスタ３のＩ／Ｏ−ＤoとＩ／Ｏ−Ｂoを比
較し、Ｉ／Ｏ−Ｄoが出力状態となっていた場合に実行
（ブレーク）制御回路１０に対してブレーク要求信号を
出力する。Ｉ／Ｏ−Ｄoが入力状態となっていた場合、
比較回路９はブレーク要求信号を出力せずに比較を継続
する。実行（ブレーク）制御回路１０は、比較回路９か
らのブレーク要求信号を受けると、ターゲットＣＰＵ１
３に対してブレーク信号を出力する。ブレーク信号を受
けたターゲットＣＰＵ１３はユーザメモリ７の実行を停
止する。
をターゲットとする場合は、ブレーク設定レジスタ８で
Ｉ／Ｏ−Ｂoを出力に選択する。比較回路９は、入出力
方向データレジスタ３のＩ／Ｏ−ＤoとＩ／Ｏ−Ｂoを比
較し、Ｉ／Ｏ−Ｄoが出力状態となっていた場合に実行
（ブレーク）制御回路１０に対してブレーク要求信号を
出力する。Ｉ／Ｏ−Ｄoが入力状態となっていた場合、
比較回路９はブレーク要求信号を出力せずに比較を継続
する。実行（ブレーク）制御回路１０は、比較回路９か
らのブレーク要求信号を受けると、ターゲットＣＰＵ１
３に対してブレーク信号を出力する。ブレーク信号を受
けたターゲットＣＰＵ１３はユーザメモリ７の実行を停
止する。
【００１２】図４はマイコン１１の入出力端子と他のＩ
Ｃ１２の入力端子を接続したシステムであり、図５は双
方が同時に入力端子という状態のタイミングチャートで
ある。
Ｃ１２の入力端子を接続したシステムであり、図５は双
方が同時に入力端子という状態のタイミングチャートで
ある。
【００１３】ブレーク設定レジスタ８にターゲットとな
る入出力端子を入力に設定すると、比較回路９は設定さ
れた入出力端子に対応する入出力方向データレジスタ３
のデータが入力状態となっていた場合に、実行（ブレー
ク）制御回路１０に対してブレーク要求信号を出力し、
実行（ブレーク）制御回路１０がブレーク要求信号を受
け、ターゲットＣＰＵ１３にブレーク信号を出力し、ユ
ーザメモリ７の実行を停止することにより、入出力端子
とその端子に接続された他のＩＣの入力端子が双方同時
に入力端子になったことが検出できる。
る入出力端子を入力に設定すると、比較回路９は設定さ
れた入出力端子に対応する入出力方向データレジスタ３
のデータが入力状態となっていた場合に、実行（ブレー
ク）制御回路１０に対してブレーク要求信号を出力し、
実行（ブレーク）制御回路１０がブレーク要求信号を受
け、ターゲットＣＰＵ１３にブレーク信号を出力し、ユ
ーザメモリ７の実行を停止することにより、入出力端子
とその端子に接続された他のＩＣの入力端子が双方同時
に入力端子になったことが検出できる。
【００１４】図６は、マイコン１１Ａの入出力端子とマ
イコン１１Ｂの入出力端子を接続したシステムであり、
図７は双方が同時に出力端子というタイミングチャート
である。
イコン１１Ｂの入出力端子を接続したシステムであり、
図７は双方が同時に出力端子というタイミングチャート
である。
【００１５】図８は、図６の実施例であり、マイコン１
１Ａに対応するターゲットＣＰＵ１３Ａと、そのエミュ
レータ１４Ａを示している。図３と異なるのは、比較回
路９からのブレーク要求信号１が実行（ブレーク）制御
回路１０とエミュレータ外部に出力されていることと、
エミュレータ外部からブレーク要求信号２が実行（ブレ
ーク）制御回路１０に入力されていること、及び、実行
（ブレーク）制御回路１０が、上記両ブレーク要求信号
１，２を受けたときに、ブレーク信号を出力する構成と
なっていることである。エミュレータ外部に出力されて
いるブレーク要求信号１は、図８と同じ構成を有する他
のエミュレータ、すなわち、上記マイコン１１Ｂに対応
するターゲットＣＰＵのエミュレータに入力され、ま
た、上記ブレーク要求信号２は該他のエミュレータから
出力されるブレーク要求信号である。該他のエミュレー
タの実行（ブレーク）制御回路も同様に、両ブレーク要
求信号１，２を受けたときにブレーク信号を、マイコン
１１Ｂに対応するターゲットＣＰＵに出力する。
１Ａに対応するターゲットＣＰＵ１３Ａと、そのエミュ
レータ１４Ａを示している。図３と異なるのは、比較回
路９からのブレーク要求信号１が実行（ブレーク）制御
回路１０とエミュレータ外部に出力されていることと、
エミュレータ外部からブレーク要求信号２が実行（ブレ
ーク）制御回路１０に入力されていること、及び、実行
（ブレーク）制御回路１０が、上記両ブレーク要求信号
１，２を受けたときに、ブレーク信号を出力する構成と
なっていることである。エミュレータ外部に出力されて
いるブレーク要求信号１は、図８と同じ構成を有する他
のエミュレータ、すなわち、上記マイコン１１Ｂに対応
するターゲットＣＰＵのエミュレータに入力され、ま
た、上記ブレーク要求信号２は該他のエミュレータから
出力されるブレーク要求信号である。該他のエミュレー
タの実行（ブレーク）制御回路も同様に、両ブレーク要
求信号１，２を受けたときにブレーク信号を、マイコン
１１Ｂに対応するターゲットＣＰＵに出力する。
【００１６】上記の構成で、ブレーク設定レジスタ８に
ターゲットとなる入出力端子を出力に設定すると、比較
回路９は設定された入出力端子に対応する入出力方向デ
ータレジスタ３のデータが出力状態となっていた場合
に、実行（ブレーク）制御回路１０に対してブレーク要
求信号１を出力する。また、同様に他のエミュレータの
ブレーク設定レジスタにターゲットとなる入出力端子を
出力に設定すると、比較回路は設定された入出力端子に
対応する入出力方向データレジスタのデータが出力状態
となっていた場合に、実行（ブレーク）制御回路に対し
てブレーク要求信号２を出力する。実行（ブレーク）制
御回路１０はブレーク要求信号１、ブレーク要求信号２
の両信号を受けた場合にターゲットＣＰＵ１３Ａにブレ
ーク信号を出力し、ユーザメモリ７の実行を停止するこ
とにより、入出力端子とその端子に接続された他のマイ
コンの入出力端子が双方同時に出力端子になったことが
検出できる。
ターゲットとなる入出力端子を出力に設定すると、比較
回路９は設定された入出力端子に対応する入出力方向デ
ータレジスタ３のデータが出力状態となっていた場合
に、実行（ブレーク）制御回路１０に対してブレーク要
求信号１を出力する。また、同様に他のエミュレータの
ブレーク設定レジスタにターゲットとなる入出力端子を
出力に設定すると、比較回路は設定された入出力端子に
対応する入出力方向データレジスタのデータが出力状態
となっていた場合に、実行（ブレーク）制御回路に対し
てブレーク要求信号２を出力する。実行（ブレーク）制
御回路１０はブレーク要求信号１、ブレーク要求信号２
の両信号を受けた場合にターゲットＣＰＵ１３Ａにブレ
ーク信号を出力し、ユーザメモリ７の実行を停止するこ
とにより、入出力端子とその端子に接続された他のマイ
コンの入出力端子が双方同時に出力端子になったことが
検出できる。
【００１７】図９は、マイコン１１Ａの入出力端子とマ
イコン１１Ｂの入出力端子を接続したシステムであり、
図１０は双方が同時に入力端子という状態のタイミング
チャートである。
イコン１１Ｂの入出力端子を接続したシステムであり、
図１０は双方が同時に入力端子という状態のタイミング
チャートである。
【００１８】ブレーク設定レジスタ８にターゲットとな
る入出力端子を入力に設定すると、比較回路９は設定さ
れた入出力端子に対応する入出力方向データレジスタ３
のデータが入力状態となっていた場合に、実行（ブレー
ク）制御回路１０に対してブレーク要求信号１を出力す
る。また、同様に他のエミュレータのブレーク設定レジ
スタにターゲットとなる入出力端子を入力に設定する
と、比較回路は設定された入出力端子に対応する入出力
方向データレジスタのデータが入力状態となっていた場
合に、実行（ブレーク）制御回路に対してブレーク要求
信号２を出力する。実行（ブレーク）制御回路１０はブ
レーク要求信号１、ブレーク要求信号２の両信号を受け
た場合にターゲットＣＰＵ１３Ａにブレーク信号を出力
し、ユーザメモリ７の実行を停止することにより、入出
力端子とその端子に接続された他のマイコンの入出力端
子が双方同時に入力端子になったことが検出できる。
る入出力端子を入力に設定すると、比較回路９は設定さ
れた入出力端子に対応する入出力方向データレジスタ３
のデータが入力状態となっていた場合に、実行（ブレー
ク）制御回路１０に対してブレーク要求信号１を出力す
る。また、同様に他のエミュレータのブレーク設定レジ
スタにターゲットとなる入出力端子を入力に設定する
と、比較回路は設定された入出力端子に対応する入出力
方向データレジスタのデータが入力状態となっていた場
合に、実行（ブレーク）制御回路に対してブレーク要求
信号２を出力する。実行（ブレーク）制御回路１０はブ
レーク要求信号１、ブレーク要求信号２の両信号を受け
た場合にターゲットＣＰＵ１３Ａにブレーク信号を出力
し、ユーザメモリ７の実行を停止することにより、入出
力端子とその端子に接続された他のマイコンの入出力端
子が双方同時に入力端子になったことが検出できる。
【００１９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、マイコンの入出力端子と他のＩＣの出力端子とを
接続するシステム、マイコンの入出力端子と他のマイコ
ンの入出力端子とを接続するシステム、及びマイコンの
入出力端子と他のＩＣの入力端子とを接続するシステム
において、双方が同時に出力端子または入力端子という
状態を検出することが可能であり、双方が同時に出力端
子または入力端子という状態により、マイコン開発中に
はシステムが正常に動作していたものが実製品になって
から動作しなくなるという危険性をなくし、プログラム
の確認及び入出力切り替えのタイミングを正確に把握す
るという煩わしさを除くという効果がある。
れば、マイコンの入出力端子と他のＩＣの出力端子とを
接続するシステム、マイコンの入出力端子と他のマイコ
ンの入出力端子とを接続するシステム、及びマイコンの
入出力端子と他のＩＣの入力端子とを接続するシステム
において、双方が同時に出力端子または入力端子という
状態を検出することが可能であり、双方が同時に出力端
子または入力端子という状態により、マイコン開発中に
はシステムが正常に動作していたものが実製品になって
から動作しなくなるという危険性をなくし、プログラム
の確認及び入出力切り替えのタイミングを正確に把握す
るという煩わしさを除くという効果がある。
【図１】マイコンの入出力端子と他のＩＣの出力端子を
接続したシステムの構成図である。
接続したシステムの構成図である。
【図２】双方が同時に出力端子という状態のタイミング
チャートである。
チャートである。
【図３】図１の実施例の構成図である。
【図４】マイコンの入出力端子と他のＩＣの入力端子を
接続したシステムの構成図である。
接続したシステムの構成図である。
【図５】双方が同時に入力端子という状態のタイミング
チャートである。
チャートである。
【図６】マイコンの入出力端子とマイコンの入出力端子
を接続したシステムの構成図である。
を接続したシステムの構成図である。
【図７】双方が同時に出力端子という状態のタイミング
チャートである。
チャートである。
【図８】図６の実施例の構成図である。
【図９】マイコンの入出力端子とマイコンの入出力端子
を接続したシステムの構成図である。
を接続したシステムの構成図である。
【図１０】双方が同時に入力端子という状態のタイミン
グチャートである。
グチャートである。
１ ＣＰＵ ２ ＲＡＭ ３ 入出力方向データレジスタ ４ 入出力レジスタ ５ ＣＰＵ ６ モニタメモリ ７ ユーザメモリ ８ ブレーク設定レジスタ ９ 比較回路 １０ 実行（ブレーク）制御回路 １１，１１Ａ，１１Ｂ マイコン １２ ＩＣ １３，１３Ａ ターゲットＣＰＵ １４，１４Ａ エミュレータ Ｉ／Ｏo〜Ｉ／Ｏi マイコンの入出力信号 Ｉ／Ｏ−Ｄo〜Ｉ／Ｏ−Ｄi Ｉ／Ｏo〜Ｉ／Ｏiの入出力
状態を表す信号 Ｉ／Ｏ−Ｂo〜Ｉ／Ｏ−Ｂi Ｉ／Ｏo〜Ｉ／Ｏiのどの端
子をターゲットとするかを選択する信号
状態を表す信号 Ｉ／Ｏ−Ｂo〜Ｉ／Ｏ−Ｂi Ｉ／Ｏo〜Ｉ／Ｏiのどの端
子をターゲットとするかを選択する信号
Claims (4)
- 【請求項１】 マイクロコンピュータの入出力端子と他
のＩＣの出力端子とを接続するシステムにおいて、双方
が同時に出力端子という状態の検出手段を設けたことを
特徴とするマイクロコンピュータ開発支援装置。 - 【請求項２】 マイクロコンピュータの入出力端子と他
のマイクロコンピュータの入出力端子とを接続するシス
テムにおいて、双方が同時に出力端子という状態の検出
手段を設けたことを特徴とするマイクロコンピュータ開
発支援装置。 - 【請求項３】 マイクロコンピュータの入出力端子と他
のＩＣの入力端子とを接続するシステムにおいて、双方
が同時に入力端子という状態の検出手段を設けたことを
特徴とするマイクロコンピュータ開発支援装置。 - 【請求項４】 マイクロコンピュータの入出力端子と他
のマイクロコンピュータ入出力端子とを接続するシステ
ムにおいて、双方が同時に入力端子という状態の検出手
段を設けたことを特徴とするマイクロコンピュータ開発
支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323035A JPH07182203A (ja) | 1993-12-22 | 1993-12-22 | マイクロコンピュータ開発支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323035A JPH07182203A (ja) | 1993-12-22 | 1993-12-22 | マイクロコンピュータ開発支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182203A true JPH07182203A (ja) | 1995-07-21 |
Family
ID=18150389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323035A Pending JPH07182203A (ja) | 1993-12-22 | 1993-12-22 | マイクロコンピュータ開発支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182203A (ja) |
-
1993
- 1993-12-22 JP JP5323035A patent/JPH07182203A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10171677A (ja) | マイクロプロセッサおよびその検査方法 | |
| JPH07182203A (ja) | マイクロコンピュータ開発支援装置 | |
| JPH06324721A (ja) | 接続ユニット脱落検知方法 | |
| JP2004164113A (ja) | マルチｃｐｕのリセット回路およびリセット方法 | |
| JPS60134942A (ja) | 異常状態におけるバツクアツプシステム | |
| JPH07152598A (ja) | インサーキット・エミュレータ | |
| JPH01136251A (ja) | 自己診断方式 | |
| JP2599795B2 (ja) | マイクロプロセッサ搭載回路の試験方法 | |
| JP3098437B2 (ja) | Ｉｐｌプログラムの実行情報の収集方式 | |
| JP3062124B2 (ja) | マイクロプロセッサ開発支援装置 | |
| JP2734382B2 (ja) | インサーキットエミュレータおよびそのデバッグ方法 | |
| JPH04267438A (ja) | 二重例外検出装置 | |
| JP2648029B2 (ja) | インサーキット・エミュレータ | |
| JPH0363830A (ja) | インサーキットエミュレータ | |
| JPS648381B2 (ja) | ||
| JPS62241041A (ja) | 情報処理装置 | |
| JPH0675812A (ja) | マイクロプロセッサの故障検出装置 | |
| JPH07210416A (ja) | Ｒｏｍエミュレータ | |
| JPS62151943A (ja) | マイクロコンピユ−タのテスト方式 | |
| JPH04192040A (ja) | デバッグ装置 | |
| JPH1021157A (ja) | バスブリッジモデル検証装置及び方法 | |
| JPH0816490A (ja) | 計算機装置 | |
| JPH10105442A (ja) | 情報処理装置 | |
| JPH01293444A (ja) | 模擬入力装置 | |
| JPS5843053A (ja) | マイクロプロセツサ |