JPH0363830A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
- Publication number
- JPH0363830A JPH0363830A JP1201661A JP20166189A JPH0363830A JP H0363830 A JPH0363830 A JP H0363830A JP 1201661 A JP1201661 A JP 1201661A JP 20166189 A JP20166189 A JP 20166189A JP H0363830 A JPH0363830 A JP H0363830A
- Authority
- JP
- Japan
- Prior art keywords
- mpu
- signal
- mode
- level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000000872 buffer Substances 0.000 claims abstract description 37
- 238000012544 monitoring process Methods 0.000 claims abstract description 21
- 230000008014 freezing Effects 0.000 abstract 1
- 238000007710 freezing Methods 0.000 abstract 1
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インサーキットエミュレータに関し、特に通
常動作モードと監視モードの両方の機能を有スるマイク
ロプロセッサ（以下ＭＰＵという）に対応するための制
御回路を有するインサーキットエミュレータに関する。
常動作モードと監視モードの両方の機能を有スるマイク
ロプロセッサ（以下ＭＰＵという）に対応するための制
御回路を有するインサーキットエミュレータに関する。
従来のインサーキットエミュレータの構成を第２図に示
す、以下、デバッグ用ＭＰＵＩがターゲットボード１８
上のメモリの内容を読む場合を例にとって、インサーキ
ットエミュレータ１７の動作を説明する。
す、以下、デバッグ用ＭＰＵＩがターゲットボード１８
上のメモリの内容を読む場合を例にとって、インサーキ
ットエミュレータ１７の動作を説明する。
まず、デバッグ用ＭＰＵＩからメモリ読み込みに関する
ステータスが出力され、ステータス出力バス５を通りバ
ッファ制御回路７に伝えられる。
ステータスが出力され、ステータス出力バス５を通りバ
ッファ制御回路７に伝えられる。
すると、アドレスイネーブル信号１２、データイネーブ
ル信号１３、ステータス出力イネーブル信号１６および
データ方向制御信号１４はすべてＨレベルになる。この
うち前３つの信号は、それぞれアドレスバッファ８、デ
ータバッファ９、ステータス出力バッファ１１０Ｇ端子
（ゲート端子）に接続されている。これらの端子がＨレ
ベルのとき、バッファは信号を通すようになっているの
で、バッファ８，９．１１は信号を通すようになる。そ
の方向は、アドレスバッファ８およびステータス出力バ
ッファ１１は一方向バッファなので、両者ともデバッグ
用ＭＰＵＩにとって出力方向に決まる。そして、データ
バッファ９は、ＤＩＲ端子（ディレクション端子）に接
続されている信号がＨレベルでデバッグ用ＭＰＵＩにと
って、入力方向に、Ｌレベルで出力方向に信号の向きを
かえる。ここでは、バッファ制御回路から出されている
データ方向制御信号１４が接続されており、この例では
Ｈレベルなので、データバッファ９は入力方向の信号を
通す、続いて、アドレスおよびステータスがアドレスバ
ス２およびステータス出力バス５を通して、ターゲット
ボード上のメモリに伝えられ、データが読み出され、デ
ータバス３を通して、デバッグ用ＭＰＵＩがデータを受
け取る。
ル信号１３、ステータス出力イネーブル信号１６および
データ方向制御信号１４はすべてＨレベルになる。この
うち前３つの信号は、それぞれアドレスバッファ８、デ
ータバッファ９、ステータス出力バッファ１１０Ｇ端子
（ゲート端子）に接続されている。これらの端子がＨレ
ベルのとき、バッファは信号を通すようになっているの
で、バッファ８，９．１１は信号を通すようになる。そ
の方向は、アドレスバッファ８およびステータス出力バ
ッファ１１は一方向バッファなので、両者ともデバッグ
用ＭＰＵＩにとって出力方向に決まる。そして、データ
バッファ９は、ＤＩＲ端子（ディレクション端子）に接
続されている信号がＨレベルでデバッグ用ＭＰＵＩにと
って、入力方向に、Ｌレベルで出力方向に信号の向きを
かえる。ここでは、バッファ制御回路から出されている
データ方向制御信号１４が接続されており、この例では
Ｈレベルなので、データバッファ９は入力方向の信号を
通す、続いて、アドレスおよびステータスがアドレスバ
ス２およびステータス出力バス５を通して、ターゲット
ボード上のメモリに伝えられ、データが読み出され、デ
ータバス３を通して、デバッグ用ＭＰＵＩがデータを受
け取る。
以上が、デバッグ用ＭＰＵＩがターゲットボード１８上
のメモリの内容を読む場合の動作の簡単な説明であるが
、この他の場合でもデバッグ用ＭＰＵＩから出されるス
テータスに応じてバッファ制御回路７で各バッファの開
閉および方向が制御される。しかし、ＭＰＵ制御信号は
いつ入って来るかわからず、ＭＰＵ制御信号バッファ１
０は常に開いておく必要がある。そのため、ＭＰＵ制御
信号イネーブル信号は常にＨレベルに保たれている。ま
た、アドレスバス２、データバス３、ＭＰＵ制御信号バ
ス４、ステータス出力バス５は、いずれもトレースメモ
リ６に接続されており、デバッグ用ＭＰＵＩの実行結果
を蓄えておくことができる。
のメモリの内容を読む場合の動作の簡単な説明であるが
、この他の場合でもデバッグ用ＭＰＵＩから出されるス
テータスに応じてバッファ制御回路７で各バッファの開
閉および方向が制御される。しかし、ＭＰＵ制御信号は
いつ入って来るかわからず、ＭＰＵ制御信号バッファ１
０は常に開いておく必要がある。そのため、ＭＰＵ制御
信号イネーブル信号は常にＨレベルに保たれている。ま
た、アドレスバス２、データバス３、ＭＰＵ制御信号バ
ス４、ステータス出力バス５は、いずれもトレースメモ
リ６に接続されており、デバッグ用ＭＰＵＩの実行結果
を蓄えておくことができる。
通常動作モードと監視モードの両方を有するＭＰＵを使
用した高信頼化システムの例を第３図に示す。この例で
は通常動作モードＭＰＵ３２を２つの監視モードＭＰＵ
３３．３４で監視している。
用した高信頼化システムの例を第３図に示す。この例で
は通常動作モードＭＰＵ３２を２つの監視モードＭＰＵ
３３．３４で監視している。
なお、ここで用いられるＭＰＵのように通常動作モード
と監視モードの両方を有する機能を以下ではＦＲＭ （
Ｆｕｎｃｔｉｏｎａｌ Ｒｅｄｕｎｄａｎｃｙ Ｍｏｎ
１ｔｏｒ）機能と呼ぶこととする。
と監視モードの両方を有する機能を以下ではＦＲＭ （
Ｆｕｎｃｔｉｏｎａｌ Ｒｅｄｕｎｄａｎｃｙ Ｍｏｎ
１ｔｏｒ）機能と呼ぶこととする。
このシステムでは各ＭＰＵのモードを制御するために、
ＦＲＭ制御回路３５を用意している。ＦＲＭ制御回路は
モード信号４４．４５をＨレベルにしたＭＰＵ３３．３
４を監視モードに、モード信号４３をＬレベルにしてＭ
ＰＵ３２を通常動作モードに設定している。このとき、
監視モードＭＰＵ３３，３４は通常動作モードＭＰＵ３
２と同一の処理を内部で行い、通常動作モードＭＰＵ３
２から出されるアドレス、データ、ステータス信号を取
り込み、これと自分自身の処理結果との比較を行ってい
る。そして、両者が一致しなければ、一致信号４１．４
２をＬレベルにする。一致信号４１．４２が両方ともＬ
レベルであれば多数決原理により、通常動作モードＭＰ
Ｕ３２は誤っていることになるので、ＦＲＭ制御回路は
フリーズ信号４０をＨレベルにして、通常動作モードＭ
ＰＵ３２の動作を停止させる。その後、２つの監視モー
ドＭＰＵ３３，３４のうちどちらかを通常動作モードに
戻して、システム全体としての動作な継続させる。
ＦＲＭ制御回路３５を用意している。ＦＲＭ制御回路は
モード信号４４．４５をＨレベルにしたＭＰＵ３３．３
４を監視モードに、モード信号４３をＬレベルにしてＭ
ＰＵ３２を通常動作モードに設定している。このとき、
監視モードＭＰＵ３３，３４は通常動作モードＭＰＵ３
２と同一の処理を内部で行い、通常動作モードＭＰＵ３
２から出されるアドレス、データ、ステータス信号を取
り込み、これと自分自身の処理結果との比較を行ってい
る。そして、両者が一致しなければ、一致信号４１．４
２をＬレベルにする。一致信号４１．４２が両方ともＬ
レベルであれば多数決原理により、通常動作モードＭＰ
Ｕ３２は誤っていることになるので、ＦＲＭ制御回路は
フリーズ信号４０をＨレベルにして、通常動作モードＭ
ＰＵ３２の動作を停止させる。その後、２つの監視モー
ドＭＰＵ３３，３４のうちどちらかを通常動作モードに
戻して、システム全体としての動作な継続させる。
このようなシステムで用いられている監視モードＭＰＵ
をデバッグする場合、従来のインサーキットエミュレー
タをそのまま用いたのでは、アドレスおよび出力のみの
ステータスをインサーキットエミュレータ内に取り込め
ないため、デバッグ用ＭＰＵを監視モードにしていても
、通常動作モードＭＰＵとの比較は不可能で、一致信号
はアクティブにならず、通常動作モードＭＰＵの動作を
停止させてしまう。
をデバッグする場合、従来のインサーキットエミュレー
タをそのまま用いたのでは、アドレスおよび出力のみの
ステータスをインサーキットエミュレータ内に取り込め
ないため、デバッグ用ＭＰＵを監視モードにしていても
、通常動作モードＭＰＵとの比較は不可能で、一致信号
はアクティブにならず、通常動作モードＭＰＵの動作を
停止させてしまう。
そこで、監視モードＭＰＵに何もつながないで、一致信
号をアクティブに固定する方法も考えられるが、ただそ
れだけでは正確な情報が監視モードＭＰＵに伝えられて
いるかどうか判断できない。
号をアクティブに固定する方法も考えられるが、ただそ
れだけでは正確な情報が監視モードＭＰＵに伝えられて
いるかどうか判断できない。
そのため、本発明のインサーキットエミュレータは、デ
バッグ中のＭＰＵを監視モードにする信号を検出する回
路、そして検出回路が監視モードであると判断した場合
、通常動作モードＭＰＵに対して、その動作が監視モー
ドＭＰＵと一致したことを知らせる一致信号を出力する
回路、および外部からの信号を受け入れるためのバッフ
ァ制御回路を有することにより、通常動作モードＭＰＵ
を動作させ、監視モードＭＰＵに伝えられる情報を取り
込んでその内容をトレースする機能を取り付けることに
より、この問題点を解決した。
バッグ中のＭＰＵを監視モードにする信号を検出する回
路、そして検出回路が監視モードであると判断した場合
、通常動作モードＭＰＵに対して、その動作が監視モー
ドＭＰＵと一致したことを知らせる一致信号を出力する
回路、および外部からの信号を受け入れるためのバッフ
ァ制御回路を有することにより、通常動作モードＭＰＵ
を動作させ、監視モードＭＰＵに伝えられる情報を取り
込んでその内容をトレースする機能を取り付けることに
より、この問題点を解決した。
本発明のインサーキットエミュレータは、デバッグ対象
のＭＰＵが監視モードＭＰＵである場合、そのＭＰＵが
監視モードであることを検出する回路、さらに監視モー
ドである場合、一致信号を出力する回路、および外部か
らの信号を受け入れるためのバッファ制御回路を有して
いる。
のＭＰＵが監視モードＭＰＵである場合、そのＭＰＵが
監視モードであることを検出する回路、さらに監視モー
ドである場合、一致信号を出力する回路、および外部か
らの信号を受け入れるためのバッファ制御回路を有して
いる。
本発明の一実施例を第１図に示す、従来のインサーキッ
トエミュレータとの相違点は、監視モードＭＰＵに対応
するための制御回路と入力用のバッファを追加し、バッ
ファ制御回路にＬレベルの信号が加えられると出力信号
がすべてＬレベルになるＣＬＲ端子を取り付けた点であ
る。以下、ターゲットが監視モードＭＰＵである時の動
作な説明する。
トエミュレータとの相違点は、監視モードＭＰＵに対応
するための制御回路と入力用のバッファを追加し、バッ
ファ制御回路にＬレベルの信号が加えられると出力信号
がすべてＬレベルになるＣＬＲ端子を取り付けた点であ
る。以下、ターゲットが監視モードＭＰＵである時の動
作な説明する。
デバッグ対象のＭＰＵが監視モードである場合、ターゲ
ットボード３１内のＦＲＭ制御回路によりモード信号２
３がＨレベルとなり、この信号を受けてモード制御回路
２５では一致信号２４をＨレベルにして、ターゲットボ
ード３１内の通常動作モードＭＰＵが支障なく動作する
ようにしておく。
ットボード３１内のＦＲＭ制御回路によりモード信号２
３がＨレベルとなり、この信号を受けてモード制御回路
２５では一致信号２４をＨレベルにして、ターゲットボ
ード３１内の通常動作モードＭＰＵが支障なく動作する
ようにしておく。
また、このときフリーズ信号２６をＨレベルとして、デ
バッグ用ＭＰＵＩの動作を停止させる。さらに、モード
制御回路２５は禁止信号２１をＬレベルにし、バッファ
制御回路４６から出力されている制御信号１２〜１６を
すべてＬレベルにする。
バッグ用ＭＰＵＩの動作を停止させる。さらに、モード
制御回路２５は禁止信号２１をＬレベルにし、バッファ
制御回路４６から出力されている制御信号１２〜１６を
すべてＬレベルにする。
これと同時にモード制御回路２５は入力イネーブル信号
２２をＨレベルにする。
２２をＨレベルにする。
これらのバッファ制御のための信号１２〜１６がすべて
Ｌレベルで、入力イネーブル信号２２がＨレベルである
とき、第３図中のバッファ８゜９．１０，１１，１９，
２０は次のような動作をする。
Ｌレベルで、入力イネーブル信号２２がＨレベルである
とき、第３図中のバッファ８゜９．１０，１１，１９，
２０は次のような動作をする。
まず、アドレスバッファ８はＧ端子Ｌレベルのアドレス
イネーブル信号１２が入力されているので、信号は通さ
ない。
イネーブル信号１２が入力されているので、信号は通さ
ない。
アドレス人カハッファ１９はＧ端子にＨレベルの入力イ
ネーブル信号２２が入力されているので、デバッグ用Ｍ
ＰＵＩに対して入力方向の信号を通す。
ネーブル信号２２が入力されているので、デバッグ用Ｍ
ＰＵＩに対して入力方向の信号を通す。
データバッファ９はＧ端子に入力イネーブル信号２２と
データイネーブル信号１３のＯＲをとった信号が入って
おり、ここでは入力イネーブル信号２２がＨレベルであ
るので信号を通す。その方向はＤＩＲ端子に入る信号が
Ｈレベルであれば入力、Ｌレベルであれば出力方向とな
っている。この場合は入力イネーブル信号２２とデータ
方向制御信号１４のＯＲをとった信号が入力されており
、ここでは入力イネーブル信号２２かＨレベルであるた
め、デバッグ用ＭＰＵＩに対して入力方向の信号を通す
。
データイネーブル信号１３のＯＲをとった信号が入って
おり、ここでは入力イネーブル信号２２がＨレベルであ
るので信号を通す。その方向はＤＩＲ端子に入る信号が
Ｈレベルであれば入力、Ｌレベルであれば出力方向とな
っている。この場合は入力イネーブル信号２２とデータ
方向制御信号１４のＯＲをとった信号が入力されており
、ここでは入力イネーブル信号２２かＨレベルであるた
め、デバッグ用ＭＰＵＩに対して入力方向の信号を通す
。
ＭＰＵ制御信号バ、ファ１０にはＧ端子に入力イネーブ
ル信号２２とＭＰＵ制御信号イネーブル信号１５のＯＲ
をとった信号が入力されており、この場合人力イネーブ
ル信号２２がＨレベルなので、デバッグ用ＭＰＵＩに対
して入力方向の信号を通す。
ル信号２２とＭＰＵ制御信号イネーブル信号１５のＯＲ
をとった信号が入力されており、この場合人力イネーブ
ル信号２２がＨレベルなので、デバッグ用ＭＰＵＩに対
して入力方向の信号を通す。
ステータス出力バッファ１１はＧ端子にステータス出力
イネーブル信号１６が入力されているが、ここではＬレ
ベルなので信号を通さない。
イネーブル信号１６が入力されているが、ここではＬレ
ベルなので信号を通さない。
ステータス人力バッファ２０はＧ端子にＨレベルの入力
イネーブル信号２２が入力されているので、デバッグ用
ＭＰＵＩに対して入力方向の信号を通す。
イネーブル信号２２が入力されているので、デバッグ用
ＭＰＵＩに対して入力方向の信号を通す。
以上のように、本発明のインサーキットエミュレータ３
０はモード信号２３をＨレベルにすることにより、ター
ゲットボード３１とデバッグ用ＭＰＵＩ間で受渡しされ
ている信号をすべて取り入れることが可能となる、さら
にインサーキットエミュレータ３０が取り込んだ信号は
バス２〜５を通ってトレースメモリ６に送られ、その内
容が蓄えられる。
０はモード信号２３をＨレベルにすることにより、ター
ゲットボード３１とデバッグ用ＭＰＵＩ間で受渡しされ
ている信号をすべて取り入れることが可能となる、さら
にインサーキットエミュレータ３０が取り込んだ信号は
バス２〜５を通ってトレースメモリ６に送られ、その内
容が蓄えられる。
本発明のインサーキットエミュレータは、デバッグ対象
のＭＰＵが監視モードＭＰＵである場合、そのＭＰＵが
監視モードであることを検出する回路、さらに監視モー
ドである場合、一致信号を出力する回路、および外部か
らの信号を受け入れるためのバッファ制御回路を有する
。それゆえ、通常動作モードＭＰＵの動作を妨げないと
ともに、外部からの信号を受け入れることができる効果
がある。
のＭＰＵが監視モードＭＰＵである場合、そのＭＰＵが
監視モードであることを検出する回路、さらに監視モー
ドである場合、一致信号を出力する回路、および外部か
らの信号を受け入れるためのバッファ制御回路を有する
。それゆえ、通常動作モードＭＰＵの動作を妨げないと
ともに、外部からの信号を受け入れることができる効果
がある。
第１図は本発明の一実施例のブロック図、第２図は従来
のインサーキットエミュレータの一例のブロック図、第
３図は高信頼化システムのブロック図である。 ■・・・・・・デバッグ用マイクロプロセッサ、２，３
６・・・・・・アドレスバス、３，３７・・・・・・テ
ータバス、４゜３８・・・・・・ＭＰＵ制御バス、５．
３９・・・・・・ステータス出力バス、６・・・・・・
トレースメモリ、７，４６・・・・・・バッファ制御回
路、８・・・・・・アドレスバッファ、９・・・・・・
データバッファ、１０・・・・・・ＭＰＵ制御信号バッ
ファ、１１・・・・・・ステータス出力バッファ、１２
・・・・・・アドレスイネーブル信号、１３・・・・・
・データイネーブル信号、１４・・・・・・データ方向
制御信号、１５・・・・・・ＭＰＵ制御信号イネーブル
信号、１６・・・・・・ステータス出力イネーブル信号
、１７．３０・・・・・・インサーキットエミュレータ
、１８．３１・・・・・・ターゲットボード、１９・・
・・・・アドレス人力バッファ、２０・・・・・・ステ
ータス人力バッファ、２１・・・・・・禁止信号、２２
・・・・・・入力イネーブル信号、２３，４３゜４４．
４５・・・・・・モード信号、２４，４１，４２・・・
・・・一致信号、”２５・・・・・・モード制御回路、
２６，４０・・・・・・フリーズ信号、２７，２８．２
９・・・・・・ＯＲゲート、３２・・・・・・通常動作
モードＭＰＵ、３３．３４・・・・・・監視モードＭＰ
Ｕ、３５・・・・・・ＦＲＭ制御回路。
のインサーキットエミュレータの一例のブロック図、第
３図は高信頼化システムのブロック図である。 ■・・・・・・デバッグ用マイクロプロセッサ、２，３
６・・・・・・アドレスバス、３，３７・・・・・・テ
ータバス、４゜３８・・・・・・ＭＰＵ制御バス、５．
３９・・・・・・ステータス出力バス、６・・・・・・
トレースメモリ、７，４６・・・・・・バッファ制御回
路、８・・・・・・アドレスバッファ、９・・・・・・
データバッファ、１０・・・・・・ＭＰＵ制御信号バッ
ファ、１１・・・・・・ステータス出力バッファ、１２
・・・・・・アドレスイネーブル信号、１３・・・・・
・データイネーブル信号、１４・・・・・・データ方向
制御信号、１５・・・・・・ＭＰＵ制御信号イネーブル
信号、１６・・・・・・ステータス出力イネーブル信号
、１７．３０・・・・・・インサーキットエミュレータ
、１８．３１・・・・・・ターゲットボード、１９・・
・・・・アドレス人力バッファ、２０・・・・・・ステ
ータス人力バッファ、２１・・・・・・禁止信号、２２
・・・・・・入力イネーブル信号、２３，４３゜４４．
４５・・・・・・モード信号、２４，４１，４２・・・
・・・一致信号、”２５・・・・・・モード制御回路、
２６，４０・・・・・・フリーズ信号、２７，２８．２
９・・・・・・ＯＲゲート、３２・・・・・・通常動作
モードＭＰＵ、３３．３４・・・・・・監視モードＭＰ
Ｕ、３５・・・・・・ＦＲＭ制御回路。
Claims (1)
- 通常動作モードと監視モードの両方を有するマイクロプ
ロセッサ用のインサーキットエミュレータにおいて、デ
バッグ中の前記マイクロプロセッサを監視モードにする
信号を検出する回路と、前記検出回路が監視モードであ
ると判断した場合に通常動作モードＭＰＵに対してその
動作が監視モードＭＰＵと一致したことを知らせる一致
信号を出力する回路と外部からの信号を受け入れるため
のバッファ制御回路とを有することを特徴とするインサ
ーキットエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201661A JPH0363830A (ja) | 1989-08-02 | 1989-08-02 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201661A JPH0363830A (ja) | 1989-08-02 | 1989-08-02 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0363830A true JPH0363830A (ja) | 1991-03-19 |
Family
ID=16444802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201661A Pending JPH0363830A (ja) | 1989-08-02 | 1989-08-02 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0363830A (ja) |
-
1989
- 1989-08-02 JP JP1201661A patent/JPH0363830A/ja active Pending
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