JP2771688B2 - 情報処理装置の内蔵制御情報改修方式 - Google Patents
情報処理装置の内蔵制御情報改修方式Info
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- JP2771688B2 JP2771688B2 JP2259746A JP25974690A JP2771688B2 JP 2771688 B2 JP2771688 B2 JP 2771688B2 JP 2259746 A JP2259746 A JP 2259746A JP 25974690 A JP25974690 A JP 25974690A JP 2771688 B2 JP2771688 B2 JP 2771688B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、制御マイクロコード等の制御情報を記憶
した制御情報メモリを内蔵し、そのアドレス信号及びデ
ータ信号を外部から制御や観測ができる構成を有した情
報処理装置において制御情報メモリに不具合があった場
合に内蔵の制御情報を改修する内蔵制御情報改修方式に
関するものである。
した制御情報メモリを内蔵し、そのアドレス信号及びデ
ータ信号を外部から制御や観測ができる構成を有した情
報処理装置において制御情報メモリに不具合があった場
合に内蔵の制御情報を改修する内蔵制御情報改修方式に
関するものである。
第３図は例えば1986年９月26日付けの電子通信学会技
術研究報告（信学技術UD1,86,No.170）,CPSY−26で記載
されたハードウェアソータの構成に基づく従来の情報処
理装置の構成を示すブロック図である。第３図におい
て、1CはTTL構成のSSI（小規模集積回路）またはMSI
（中規模集積回路）で構成され基板１枚に実装された例
えばソートプロセッサなどの情報処理装置を示す。情報
処理装置1Cにおいて、３は制御情報を記憶した制御情報
メモリとしての制御ROM、４は制御ROM3からROMデータバ
ス８を介してマイクロ命令（マイクロデータをデコード
として生成された命令）をフェッチするマイクロ命令フ
ェッチレジスタ、７はマイクロ命令フェッチレジスタ４
に格納されたマイクロ命令（制御ROM3に記憶された制御
情報）に従って所定の処理を行うロジック部、２はロジ
ック部７からのアドレス信号に従って制御ROM3のアドレ
スを制御するマイクロアドレスシーケンサ、９はマイク
ロアドレスシーケンサ２が制御ROM3のアドレスを制御す
るためのROMアドレスバス、71はロジック部７からの出
力線（出力端子ピン）、72はロジック部７への入力線
（入力端子ピン）である。
術研究報告（信学技術UD1,86,No.170）,CPSY−26で記載
されたハードウェアソータの構成に基づく従来の情報処
理装置の構成を示すブロック図である。第３図におい
て、1CはTTL構成のSSI（小規模集積回路）またはMSI
（中規模集積回路）で構成され基板１枚に実装された例
えばソートプロセッサなどの情報処理装置を示す。情報
処理装置1Cにおいて、３は制御情報を記憶した制御情報
メモリとしての制御ROM、４は制御ROM3からROMデータバ
ス８を介してマイクロ命令（マイクロデータをデコード
として生成された命令）をフェッチするマイクロ命令フ
ェッチレジスタ、７はマイクロ命令フェッチレジスタ４
に格納されたマイクロ命令（制御ROM3に記憶された制御
情報）に従って所定の処理を行うロジック部、２はロジ
ック部７からのアドレス信号に従って制御ROM3のアドレ
スを制御するマイクロアドレスシーケンサ、９はマイク
ロアドレスシーケンサ２が制御ROM3のアドレスを制御す
るためのROMアドレスバス、71はロジック部７からの出
力線（出力端子ピン）、72はロジック部７への入力線
（入力端子ピン）である。
次に動作について説明する。入力線72よりロジック部
７へ入力されたデータ信号は、ロジック部７内の図示し
ない各種レジスタ、カウンタ、コンパレータ等において
制御ROM3より出力されたROMデータ信号に基づくマイク
ロ命令の解読に従った処理が施され、意味あるデータに
加工、形成され、出力線71より出力される。ロジック部
７では、制御命令のシーケンスをマイクロアドレスシー
ケンサ２にゆだね、マイクロアドレスシーケンサ２を通
して制御マイクロコードを持つROMアドレス信号を生成
し制御ROM3へ送り出し、制御ROM3において該アドレス信
号に対応するデータ信号が参照されて読み出され、マイ
クロ命令フェッチレジスタ４を介してロジック部７へ入
力される。そしてロジック部７で処理されたデータ信号
が出力線71から外部へ出力される。
７へ入力されたデータ信号は、ロジック部７内の図示し
ない各種レジスタ、カウンタ、コンパレータ等において
制御ROM3より出力されたROMデータ信号に基づくマイク
ロ命令の解読に従った処理が施され、意味あるデータに
加工、形成され、出力線71より出力される。ロジック部
７では、制御命令のシーケンスをマイクロアドレスシー
ケンサ２にゆだね、マイクロアドレスシーケンサ２を通
して制御マイクロコードを持つROMアドレス信号を生成
し制御ROM3へ送り出し、制御ROM3において該アドレス信
号に対応するデータ信号が参照されて読み出され、マイ
クロ命令フェッチレジスタ４を介してロジック部７へ入
力される。そしてロジック部７で処理されたデータ信号
が出力線71から外部へ出力される。
従来の情報処理装置はMSIまたはSSIで構成されていた
ので、LSI（大規模集積回路）化に際して内部に取り込
まれる制御情報の状態を制御、観測可能とするには、ア
ドレス信号及びデータ信号を制御モード毎に必要とする
ため、現状の構成では入出力の端子ピン数が不足し、ま
た、内蔵制御情報メモリに不具合が発見された場合はLS
I全体を再製作せねばならないという問題点があった。
ので、LSI（大規模集積回路）化に際して内部に取り込
まれる制御情報の状態を制御、観測可能とするには、ア
ドレス信号及びデータ信号を制御モード毎に必要とする
ため、現状の構成では入出力の端子ピン数が不足し、ま
た、内蔵制御情報メモリに不具合が発見された場合はLS
I全体を再製作せねばならないという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、LSI化しても少ない入出力端子ピンを用い
て内蔵の制御情報の状態を制御、観測可能とし、内蔵制
御情報メモリのバグの検出時及び機能改良時に該メモリ
を外付けの制御情報メモリで代替できる情報処理装置の
内蔵制御情報改修方式を提供することを目的とする。
れたもので、LSI化しても少ない入出力端子ピンを用い
て内蔵の制御情報の状態を制御、観測可能とし、内蔵制
御情報メモリのバグの検出時及び機能改良時に該メモリ
を外付けの制御情報メモリで代替できる情報処理装置の
内蔵制御情報改修方式を提供することを目的とする。
この発明に係る情報処理装置の内蔵制御情報改修方式
は、ロジック部７からのアドレス信号を制御情報メモリ
（制御ROM3）あるいは外部へ送るアドレス双方向バッフ
ァ回路６と、このアドレス双方向バッファ回路６から外
部へアドレス信号を送るためのアドレス線11と、上記制
御情報メモリからのデータ信号をロジック部７あるいは
外部へ送るデータ双方向バッファ回路５と、このデータ
双方向バッファ回路５から外部へデータ信号を送るため
のデータ線10と、アドレス双方向バッファ回路６の切換
え動作を制御するアドレス方向制御線13と、データ双方
向バッファ回路５の切換え動作を制御するデータ方向制
御線12とを情報処理装置1Aに備え、内蔵制御情報の制
御、観測時において上記制御情報メモリに対するロジッ
ク部７からのアドレス信号をアドレス方向制御線13から
のアドレス方向制御信号により制御されたアドレス双方
向バッファ回路６からアドレス線11を介して外部へ読み
出し、かつ該アドレス信号により読み出された上記制御
情報メモリからのデータ信号をデータ方向制御線12から
のデータ方向制御信号により制御されたデータ双方向バ
ッファ回路５からデータ線10を介して外部へ読み出し、
該アドレス信号に対応するデータ信号が予め判明してい
る不正データ信号と一致するときは処理を一時停止さ
せ、所期のアドレス信号に対応するデータ信号に変更し
て、内蔵のレジスタ４に該変更したデータ信号を格納
し、該レジスタ４の内容により処理を再開させるもので
ある。
は、ロジック部７からのアドレス信号を制御情報メモリ
（制御ROM3）あるいは外部へ送るアドレス双方向バッフ
ァ回路６と、このアドレス双方向バッファ回路６から外
部へアドレス信号を送るためのアドレス線11と、上記制
御情報メモリからのデータ信号をロジック部７あるいは
外部へ送るデータ双方向バッファ回路５と、このデータ
双方向バッファ回路５から外部へデータ信号を送るため
のデータ線10と、アドレス双方向バッファ回路６の切換
え動作を制御するアドレス方向制御線13と、データ双方
向バッファ回路５の切換え動作を制御するデータ方向制
御線12とを情報処理装置1Aに備え、内蔵制御情報の制
御、観測時において上記制御情報メモリに対するロジッ
ク部７からのアドレス信号をアドレス方向制御線13から
のアドレス方向制御信号により制御されたアドレス双方
向バッファ回路６からアドレス線11を介して外部へ読み
出し、かつ該アドレス信号により読み出された上記制御
情報メモリからのデータ信号をデータ方向制御線12から
のデータ方向制御信号により制御されたデータ双方向バ
ッファ回路５からデータ線10を介して外部へ読み出し、
該アドレス信号に対応するデータ信号が予め判明してい
る不正データ信号と一致するときは処理を一時停止さ
せ、所期のアドレス信号に対応するデータ信号に変更し
て、内蔵のレジスタ４に該変更したデータ信号を格納
し、該レジスタ４の内容により処理を再開させるもので
ある。
制御情報メモリ（制御ROM3）に記憶さた制御情報の制
御や観測を行う場合、上記制御情報メモリに対するロジ
ック部７からのアドレス信号は、アドレス方向制御線13
からのアドレス方向制御信号により制御されたアドレス
双方向バッファ回路６からアドレス線11を介して外部へ
読み出される。該アドレス信号により読み出された上記
制御情報メモリからのデータ信号は、データ方向制御線
12からのデータ方向制御信号により制御されたデータ双
方向バッファ回路５からデータ線10を介して外部へ読み
出される。そして、該アドレス信号に対応するデータ信
号が予め判明している不正データ信号と一致する時は、
処理が一時停止される。その不正データ信号と一致する
データ信号あるいは当該アドレス信号は変更され、内蔵
のレジスタ４に格納され、その後、該レジスタ４の内容
に従って処理が再開される。
御や観測を行う場合、上記制御情報メモリに対するロジ
ック部７からのアドレス信号は、アドレス方向制御線13
からのアドレス方向制御信号により制御されたアドレス
双方向バッファ回路６からアドレス線11を介して外部へ
読み出される。該アドレス信号により読み出された上記
制御情報メモリからのデータ信号は、データ方向制御線
12からのデータ方向制御信号により制御されたデータ双
方向バッファ回路５からデータ線10を介して外部へ読み
出される。そして、該アドレス信号に対応するデータ信
号が予め判明している不正データ信号と一致する時は、
処理が一時停止される。その不正データ信号と一致する
データ信号あるいは当該アドレス信号は変更され、内蔵
のレジスタ４に格納され、その後、該レジスタ４の内容
に従って処理が再開される。
第１図はこの発明の一実施例に係る内蔵制御情報改修
方式を採用した情報処理装置の構成を示すブロック図で
ある。第１図において、第３図に示す構成要素に対応す
るものには同一の符号を付し、その説明を省略する。第
１図において、1AはLSIで構成された情報処理装置であ
る。この情報処理装置1Aにおいて、10は下記データ双方
向バッファ回路と外部を接続するためのROMデータ線、1
1は下記アドレス双方向バッファ回路と外部を接続する
ためのROMアドレス線である。５は制御ROM3からのデー
タ信号を（ROMデータ信号）ロジック部７あるいは外部
へ送るデータ双方向バッファ回路で、ドライバ51とレシ
ーバ52から成る。６はロジック部７からのアドレス信号
（ROMアドレス信号）を制御ROM3あるいは外部へ送るア
ドレス双方向バッファ回路で、ドライバ61とレシーバ62
から成る。12はデータ双方向バッファ回路５においてRO
Mデータ信号の方向を制御するためのデータ方向制御
線、13はアドレス双方向バッファ回路６においてROMア
ドレス信号の方向を制御するためのアドレス方向制御線
である。このアドレス方向制御線13に与えられるアドレ
ス方向制御信号はROMアドレス信号を制御するROMテスト
信号となる。また、情報処理装置1A外において、14は制
御ROM3内の既知の不正データ信号を指示するアドレス信
号を格納するレジスタ、15は情報処理装置1Aから読み出
したROMアドレス信号とレジスタ14に格納されたアドレ
ス信号とを比較する比較器である。上記比較が一致した
場合、情報処理装置1Aの動作を一時停止させるHALT信号
17を外部から与えるとともに、補正データ格納レジスタ
16よりROMデータ線10を通して補正データをマイクロ命
令フェッチレジスタ４にだけ格納し、その後、HALTを解
除して情報処理装置1Aの処理を再開させるように構成さ
れている。
方式を採用した情報処理装置の構成を示すブロック図で
ある。第１図において、第３図に示す構成要素に対応す
るものには同一の符号を付し、その説明を省略する。第
１図において、1AはLSIで構成された情報処理装置であ
る。この情報処理装置1Aにおいて、10は下記データ双方
向バッファ回路と外部を接続するためのROMデータ線、1
1は下記アドレス双方向バッファ回路と外部を接続する
ためのROMアドレス線である。５は制御ROM3からのデー
タ信号を（ROMデータ信号）ロジック部７あるいは外部
へ送るデータ双方向バッファ回路で、ドライバ51とレシ
ーバ52から成る。６はロジック部７からのアドレス信号
（ROMアドレス信号）を制御ROM3あるいは外部へ送るア
ドレス双方向バッファ回路で、ドライバ61とレシーバ62
から成る。12はデータ双方向バッファ回路５においてRO
Mデータ信号の方向を制御するためのデータ方向制御
線、13はアドレス双方向バッファ回路６においてROMア
ドレス信号の方向を制御するためのアドレス方向制御線
である。このアドレス方向制御線13に与えられるアドレ
ス方向制御信号はROMアドレス信号を制御するROMテスト
信号となる。また、情報処理装置1A外において、14は制
御ROM3内の既知の不正データ信号を指示するアドレス信
号を格納するレジスタ、15は情報処理装置1Aから読み出
したROMアドレス信号とレジスタ14に格納されたアドレ
ス信号とを比較する比較器である。上記比較が一致した
場合、情報処理装置1Aの動作を一時停止させるHALT信号
17を外部から与えるとともに、補正データ格納レジスタ
16よりROMデータ線10を通して補正データをマイクロ命
令フェッチレジスタ４にだけ格納し、その後、HALTを解
除して情報処理装置1Aの処理を再開させるように構成さ
れている。
次に動作について説明する。データ方向制御線12のデ
ータ方向制御信号「Ｌ」（ローレベル）、アドレス方向
制御線13のアドレス方向制御信号を「Ｌ」に設定する
と、ROMアドレス信号はドライバ61、ROMアドレス線11、
レシーバ62、制御ROM3と流れ、ROMデータ信号はドライ
バ51、ROMデータ線10、レシーバ52、マイクロ命令フェ
ッチレジスタ４と流れ、通常動作時の内蔵制御ROM3のRO
Mアドレス信号とROMデータ信号を各々のROMアドレス線1
1とROMデータ線10で常時モニタすることができる。デー
タ方向制御線12のデータ方向制御信号を「Ｈ」（ハイレ
ベル）、アドレス方向制御線13のアドレス方向制御信号
を「Ｌ」に設定すると、ROMアドレス信号はドライバ6
1、ROMアドレス線11、図示しない外付けROMと流れ、ROM
データは外付けROM、ROMデータ線10、レシーバ52、マイ
クロ命令フェッチレジスタ４へと流れ、内蔵制御ROM3に
バグが検出された場合等の機能改良時に外付けROMにて
代替可能にすることができる。
ータ方向制御信号「Ｌ」（ローレベル）、アドレス方向
制御線13のアドレス方向制御信号を「Ｌ」に設定する
と、ROMアドレス信号はドライバ61、ROMアドレス線11、
レシーバ62、制御ROM3と流れ、ROMデータ信号はドライ
バ51、ROMデータ線10、レシーバ52、マイクロ命令フェ
ッチレジスタ４と流れ、通常動作時の内蔵制御ROM3のRO
Mアドレス信号とROMデータ信号を各々のROMアドレス線1
1とROMデータ線10で常時モニタすることができる。デー
タ方向制御線12のデータ方向制御信号を「Ｈ」（ハイレ
ベル）、アドレス方向制御線13のアドレス方向制御信号
を「Ｌ」に設定すると、ROMアドレス信号はドライバ6
1、ROMアドレス線11、図示しない外付けROMと流れ、ROM
データは外付けROM、ROMデータ線10、レシーバ52、マイ
クロ命令フェッチレジスタ４へと流れ、内蔵制御ROM3に
バグが検出された場合等の機能改良時に外付けROMにて
代替可能にすることができる。
制御ROM3に記憶された制御情報の制御や観測を行う場
合、ロジック部７からのアドレス信号は、アドレス方向
制御線13のアドレス方向制御信号が「Ｌ」のときROMア
ドレス線11に読み出され、制御ROM3からのROMデータ
は、データ方向制御線12のデータ方向制御信号が「Ｌ」
の時ROMデータ線10に読み出され、各々LSIテスタ等によ
りチェックされる。そして、該ROMアドレス信号に対応
するROMデータ信号が予め判明している不正データ信号
と一致する時は、情報処理装置1Aの処理が一時停止され
る。その不正データ信号と一致するデータ信号あるいは
当該アドレス信号は変更され、マイクロ命令フェッチレ
ジスタ４に格納され、その後、該レジスタ４の内容に従
って処理が再開される。即ち、情報処理装置1Aから読み
出したROMアドレス信号とレジスタ14に格納されたアド
レス信号（制御ROM3内の既知の不正データ信号を指示す
るアドレス信号）とを比較器15で比較し、これらの比較
が一致した場合、情報処理装置1Aの動作を一時停止させ
るHALT信号17を外部回路等から与えるとともに、補正デ
ータ格納レジスタ16よりROMデータ線10を通して補正デ
ータをマイクロ命令フェッチレジスタ４にだけ格納し、
その後、HALTを解除して情報処理装置1Aの処理を再開さ
せる。これにより、情報処理装置1Aは正常動作を継続す
ることができる。
合、ロジック部７からのアドレス信号は、アドレス方向
制御線13のアドレス方向制御信号が「Ｌ」のときROMア
ドレス線11に読み出され、制御ROM3からのROMデータ
は、データ方向制御線12のデータ方向制御信号が「Ｌ」
の時ROMデータ線10に読み出され、各々LSIテスタ等によ
りチェックされる。そして、該ROMアドレス信号に対応
するROMデータ信号が予め判明している不正データ信号
と一致する時は、情報処理装置1Aの処理が一時停止され
る。その不正データ信号と一致するデータ信号あるいは
当該アドレス信号は変更され、マイクロ命令フェッチレ
ジスタ４に格納され、その後、該レジスタ４の内容に従
って処理が再開される。即ち、情報処理装置1Aから読み
出したROMアドレス信号とレジスタ14に格納されたアド
レス信号（制御ROM3内の既知の不正データ信号を指示す
るアドレス信号）とを比較器15で比較し、これらの比較
が一致した場合、情報処理装置1Aの動作を一時停止させ
るHALT信号17を外部回路等から与えるとともに、補正デ
ータ格納レジスタ16よりROMデータ線10を通して補正デ
ータをマイクロ命令フェッチレジスタ４にだけ格納し、
その後、HALTを解除して情報処理装置1Aの処理を再開さ
せる。これにより、情報処理装置1Aは正常動作を継続す
ることができる。
なお、上記実施例ではアドレス双方向バッファ回路６
のドライバ61とデータ双方向バッファ回路５のドライバ
51を制御することで、上記のような動作を達成するが、
第２図に示す他の実施例の情報処理装置1Bのようにアド
レス双方向バッファ回路６のレシーバ64とデータ双方向
バッファ回路５のレシーバ54を制御することでも同様な
動作を達成することができる。
のドライバ61とデータ双方向バッファ回路５のドライバ
51を制御することで、上記のような動作を達成するが、
第２図に示す他の実施例の情報処理装置1Bのようにアド
レス双方向バッファ回路６のレシーバ64とデータ双方向
バッファ回路５のレシーバ54を制御することでも同様な
動作を達成することができる。
また、上記各実施例では内蔵制御情報メモリとして内
蔵制御ROMの場合について説明したが、内蔵制御RAMであ
ってもよく、この場合も上記各実施例と同様の効果を奏
する。
蔵制御ROMの場合について説明したが、内蔵制御RAMであ
ってもよく、この場合も上記各実施例と同様の効果を奏
する。
以上のように本発明によれば、内蔵制御情報の制御、
或いは観測時において、制御情報メモリに対するロジッ
ク部からのアドレス信号をアドレス方向制御線からのア
ドレス方向制御信号により制御されたアドレス双方向バ
ッファ回路から外部へ読み出し、かつ該アドレス信号に
より読み出された制御情報メモリからのデータ信号をデ
ータ方向制御線からのデータ方向制御信号により制御さ
れたデータ双方向バッファ回路を介して外部へ読み出
し、該アドレス信号に対応するデータ信号が予め判明し
ている不正データ信号と一致する時は処理を一時停止さ
せ、所期のアドレス信号あるいはデータ信号に変更し
て、内蔵のレジスタに該変更したアドレス信号あるいは
データ信号を格納し、該レジスタの内容により処理を再
開させるようにしたので、LSI化しても少ない入出力端
子ピンを用いて内蔵の制御情報の状態を制御、観測が可
能となり、内蔵制御情報メモリのバグの検出時及び機能
改良時に該メモリを外付けの制御情報メモリで代替で
き、したがって内蔵制御情報メモリに不具合が発見され
た場合でもLSI全体を再製作せねばならないということ
がなくなり、製作効率が向上するという効果が得られ
る。
或いは観測時において、制御情報メモリに対するロジッ
ク部からのアドレス信号をアドレス方向制御線からのア
ドレス方向制御信号により制御されたアドレス双方向バ
ッファ回路から外部へ読み出し、かつ該アドレス信号に
より読み出された制御情報メモリからのデータ信号をデ
ータ方向制御線からのデータ方向制御信号により制御さ
れたデータ双方向バッファ回路を介して外部へ読み出
し、該アドレス信号に対応するデータ信号が予め判明し
ている不正データ信号と一致する時は処理を一時停止さ
せ、所期のアドレス信号あるいはデータ信号に変更し
て、内蔵のレジスタに該変更したアドレス信号あるいは
データ信号を格納し、該レジスタの内容により処理を再
開させるようにしたので、LSI化しても少ない入出力端
子ピンを用いて内蔵の制御情報の状態を制御、観測が可
能となり、内蔵制御情報メモリのバグの検出時及び機能
改良時に該メモリを外付けの制御情報メモリで代替で
き、したがって内蔵制御情報メモリに不具合が発見され
た場合でもLSI全体を再製作せねばならないということ
がなくなり、製作効率が向上するという効果が得られ
る。
第１図はこの発明の一実施例に係る内蔵制御情報改修方
式を採用したLSI化された情報処理装置の構成を含むブ
ロック図、第２図は他の実施例の情報処理装置の構成を
示すブロック図、第３図は従来のMSI化又はSSI化された
情報処理装置の構成を示すブロック図である。 1A,1B……情報処理装置、３……制御ROM（制御情報メモ
リ）、４……マイクロ命令フェッチレジスタ（内蔵のレ
ジスタ）、５……データ双方向バッファ回路、６……ア
ドレス双方向バッファ回路、７……ロジック部、10……
ROMデータ線、11……ROMアドレス線、12……データ方向
制御線、13……アドレス方向制御線、14……既知の不正
アドレス格納レジスタ、15……比較器、16……補正デー
タ格納レジスタ。
式を採用したLSI化された情報処理装置の構成を含むブ
ロック図、第２図は他の実施例の情報処理装置の構成を
示すブロック図、第３図は従来のMSI化又はSSI化された
情報処理装置の構成を示すブロック図である。 1A,1B……情報処理装置、３……制御ROM（制御情報メモ
リ）、４……マイクロ命令フェッチレジスタ（内蔵のレ
ジスタ）、５……データ双方向バッファ回路、６……ア
ドレス双方向バッファ回路、７……ロジック部、10……
ROMデータ線、11……ROMアドレス線、12……データ方向
制御線、13……アドレス方向制御線、14……既知の不正
アドレス格納レジスタ、15……比較器、16……補正デー
タ格納レジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/22 G06F 11/00 - 11/22
Claims (1)
- 【請求項１】制御情報を記憶した制御情報メモリと、こ
の制御情報メモリに記憶された制御情報に従って所定の
処理を行うロジック部とを内蔵し、上記制御情報メモリ
の制御情報としてのアドレス信号及びデータ信号を外部
から制御や観測ができる構成を有した情報処理装置にお
いて、上記ロジック部からのアドレス信号を上記制御情
報メモリあるいは外部へ送るアドレス双方向バッファ回
路と、このアドレス双方向バッファ回路から外部へアド
レス信号を送るためのアドレス線と、上記制御情報メモ
リからのデータ信号を上記ロジック部あるいは外部へ送
るデータ双方向バッファ回路と、このデータ双方向バッ
ファ回路から外部へデータ信号を送るためのデータ線
と、上記アドレス双方向バッファ回路の切換え動作を制
御するアドレス方向制御線と、上記データ双方向バッフ
ァ回路の切換え動作を制御するデータ方向制御線とを設
け、内蔵制御情報の制御、観測時において上記制御情報
メモリに対するロジック部からのアドレス信号を上記ア
ドレス方向制御線からのアドレス方向制御信号により制
御されたアドレス双方向バッファ回路からアドレス線を
介して外部へ読み出し、かつ該アドレス信号により読み
出された上記制御情報メモリからのデータ信号を上記デ
ータ方向制御線からのデータ方向制御信号により制御さ
れたデータ双方向バッファ回路からデータ線を介して外
部へ読み出し、該アドレス信号に対応するデータ信号
が、予め判明している不正データ信号と一致する時は処
理を一時停止させ、所期のアドレス信号あるいはデータ
信号に変更して、内蔵のレジスタに該変更したアドレス
信号あるいはデータ信号を格納し、該レジスタの内容に
より処理を再開させることを特徴とする情報処理装置の
内蔵制御情報改修方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259746A JP2771688B2 (ja) | 1990-09-28 | 1990-09-28 | 情報処理装置の内蔵制御情報改修方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259746A JP2771688B2 (ja) | 1990-09-28 | 1990-09-28 | 情報処理装置の内蔵制御情報改修方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137143A JPH04137143A (ja) | 1992-05-12 |
| JP2771688B2 true JP2771688B2 (ja) | 1998-07-02 |
Family
ID=17338376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259746A Expired - Lifetime JP2771688B2 (ja) | 1990-09-28 | 1990-09-28 | 情報処理装置の内蔵制御情報改修方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771688B2 (ja) |
-
1990
- 1990-09-28 JP JP2259746A patent/JP2771688B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04137143A (ja) | 1992-05-12 |
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