JPH02127731A - 演算レジスタのバイパスチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算レジスタのバイパスチェック方式に関し、
特に演算レジスタを更新する命令に続いて同じ演算レジ
スタをアクセスする命令が実行される場合に先行する命
令の演算結果データを後続する命令のオペランドデータ
として演算レジスタをバイパスして直接供給することに
より処理の高速化を図った情報処理装置における演算レ
ジスタのバイパスチェック方式に関する。

〔従来の技術〕

従来、この種の情報処理装置は、例えば第２図に示すよ
うに、命令制御装置１１０と、主記憶装置１２０と、演
算レジスタ１３０と、アドレスレジスタ１３１　と、バ
イパス制御回路１４０と、レジスタ１４１゜１４２およ
び１４３と、セレクタ１４７と、演算処理装置１５０と
から構成されている。

演算処理装置１５０は、データレジスタ１５１゜１５２
　、１５３および１５４と、加減算処理装置１５５と、
乗除算処理装置１５６と、データレジスタ１５７および
１５８と、セレクタ１５９とから構成されている。

演算レジスタ１３０は、アドレスを持った複数語のレジ
スタ群からなり、そのリード／ライトアドレスはアドレ
スレジスタ１３１によって示される。

このような従来の情報処理装置では、命令の実行時に、
命令制御装置１１０は、命令を解読し、オペランドとな
る演算レジスタ１３０のレジスタアドレスを７ドレスレ
ジスタ１３１にセットする。これにより、演算レジスタ
１３０から目的とするオペランドデータが読み出されて
セレクタ１４７を介して演算処理装置１５０に供給され
る。また、命令制御袋２１１０は、レジスタ１４１にオ
ペランドとなる演算レジスタ１３０のレジスタアドレス
を出力する。

レジスタ１４１に出力されたレジスタアドレスは、レジ
スタ１４１　、１４２および１４３を介して演算の各ス
テージで持ち回られる。

演算処理装置１５０は、セレクタ１４７を介して供給さ
れたオペランドデータをデータレジスタ１５１および１
５３に、主記憶装置１２０から供給されたオペランドデ
ータをデータレジスタ１５２および１５４にそれぞれ格
納し、加減算命令を加減算処理装置１５５で実行し、乗
除算命令を乗除算処理装置１５６で実行する。演算結果
データは、データレジスタ１５７および１５８にそれぞ
れ格納される。セレクタ１５９は、命令制御装置１１０
からの指示に基づいて加減算命令の場合にはデータレジ
スタ１５７の演算結果データを選択し、乗除算命令の場
合にはデータレジスタ１５８の演算結果データを選択す
る０選択された演算結果データは、演算処理装置１５０
から演算レジスタ１３０および主記憶装置１２０に送ら
れて目的のアドレスに格納される。

一方、バイパス制御回路１４０は、演算の各ステージで
持ち回られながらレジスタ１４１　、１４２および１４
３に保持されているレジスタアドレスに基づいて先行す
る命令のオペランドとなる演算レジスタ１３０のレジス
タアドレスと、後続する命令のオペランドとなる演算レ
ジスタ１３０のレジスタアドレスとを比較し、同一のレ
ジスタアドレスが存在した場合には、先行する命令の演
算結果データを後続する命令のオペランドデータとして
演算処理装置１５０のデータレジスタ１５１および１５
３に直接送るようにセレクタ１４７を制御するとともに
、命令制御装置１１０が正しく命令を実行できるように
その旨を示す信号を送出する。

このようにして、先行する命令が更新する演算レジスタ
１３０のレジスタアドレスと後続する命令のオペランド
となる演算レジスタ１３０のレジスタアドレスとが一致
している場合に、先行する命令による演算結果データの
演算レジスタ１３０への書込みを待つことなく後続する
命令のオペランドデータを得ることができる。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置では、バイパス制御回路１
４０の誤動作によりセレクタ１４７が不正データを後続
する命令のオペランドデータとしてバイパスした場合に
データの正当性をチエツクする手段が存在しなかったの
で、バイパス動作の誤りを検出することができないとい
う欠点がある。

本発明の目的は、上述の点に鑑み、レジスタおよびデー
タパス上のデータに対してそれぞれ命令ＩＤ（識別子）
を付加し、演算レジスタをバイパスした場合に命令の実
行結果データを演算レジスタに書き込むときに演算レジ
スタの命令ＩＤと命令の実行結果データに付加されて持
ち回られている命令！Ｄとを比較して、バイパス動作の
誤り検出を行うことができるようにした演算レジスタの
バイパスチェック方式を提供することにある。

〔課題を解決するための手段〕

本発明の演算レジスタのバイパスチェック方式は、複数
語のレジスタ群からなる演算レジスタと、先行する第１
の演算命令が演算結果データを格納する前記演算レジス
タのレジスタアドレスと後続する第２の演算命令がアク
セスする前記演算レジスタのレジスタアドレスとが一致
したときに第１の演算命令の最終的な演算結果として確
定したデータを第２の演算命令のオペランドデータとし
て前記演算レジスタをバイパスして供給するためのデー
タパスとを有する情報処理装置において、前記演算レジ
スタからのデータの読出し時に命令毎の命令ＩＤを生成
して出力する命令制御装置と、この命令制御装置から出
力された命令ＩＤおよび前記データパスを介してデータ
がバイパスされたときにバイパスされたデータであるこ
とを示すバイパス情報をバイパスされたデータとともに
持ち回る持回り手段と、前記演算レジスタへのデータの
書込み時に前記演算レジスタのレジスタ対応に最後に書
き込んだデータとともに持ち回られている命令ＩＤを記
憶する命令ＩＤ記憶手段と、前記演算レジスタへのデー
タの書込み時に書込みデータとともに持ち回られている
前記バイパス情報により書込みデータがバイパスされた
データであることが示された場合に前記演算レジスタの
レジスタ対応に保持されている最後に書き込まれた命令
ＩＤと書込みデータとともに持ち回られている命令■Ｄ
とを比較して異なっているときにバイパス動作のエラー
を検出する比較手段とを有する。

〔作用〕

本発明の演算レジスタのバイパスチェック方式では、命
令制御装置が演算レジスタからのデータの読出し時に命
令毎の命令ＩＤを生成して出力し、持回り手段が命令制
御装置から出力された命令■Ｄおよびデータパスを介し
てデータがバイパスされたときにバイパスされたデータ
であることを示すバイパス情報をバイパスされたデータ
とともに持ち回り、命令１０記憶手段が演算レジスタへ
のデータの書込み時に演算レジスタのレジスタ対応に最
後に書き込んだデータとともに持ち回られている命令ｒ
Ｄを記憶し、比較手段が演算レジスタへのデータの書込
み時に書込みデータとともに持ち回られているバイパス
情報により書込みデータがバイパスされたデータである
ことが示された場合に演算レジスタのレジスタ対応に保
持されている最後に書き込まれた命令ＩＤと書込みデー
タとともに持ち回られている命令ＩＤとを比較して異な
っているときにバイパス動作のエラーを検出する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例の演算レジスタのバイパス
チェック方式が適用された情報処理装置の構成を示す回
路ブロック図である。この情報処理装置は、命令制御装
置ｌＯと、主記憶装置２０と、演算レジスタ３０と、ア
ドレスレジスタ３１と、バイパス制御回路４０と、レジ
スタ４１．４２．４３．４４．４５および４６と、セレ
クタ４７と、演算処理装置５０と、比較回路６０と、レ
ジスタ６１および６２とから構成されている。

命令制御装置１０は、命令を解読してオペランドのレジ
スタアドレスをアドレスレジスタ３１にセントするとと
もに、レジスタアドレスをレジスタ４１にセットする。

また、命令制御装置１０は、命令ＩＤを生成してレジス
タ４４にセットする。命令ＩＤの生成方法としては、例
えば、命令制御装置１０内に命令の実行毎にカウントア
ツプするカウンタを置いてそのカウント値を命令ＩＤと
するなどの様々な方法が考えられる。

演算レジスタ３０は、アドレスを持った複数語のレジス
タ群からなり、そのリード／ライトアドレスは、アドレ
スレジスタ３１にセットされたレジスタアドレスよって
示される。また、演算レジスタ３０は、演算レジスタ３
０にデータが書き込まれるときに、各レジスタ（アドレ
ス）対応に最後に書き込まれたデータとともに持ち回ら
れている命令ＩＤを記憶する命令ＩＤ記憶部３０ａを持
っている。

レジスタ４１．４２および４３は、演算の各ステージで
保持されているオペランドデータの演算レジスタ３０に
おけるレジスタアドレスを持ち回る。

レジスタ４５．４６および６２は、データがバイパスさ
れたデータであることを示す情報を保持するフラグ（以
下、バイパスフラグという）を持ち、命令ＩＤとともに
持ち回る。

バイパス制御回路４０は、レジスタ４１．４２および４
３に保持されたレジスタアドレスに基づいて先行して実
行される命令のオペランドとなる演算レジスタ３０のレ
ジスタアドレスと、後続して実行される命令のオペラン
ドとなる演算レジスタ３０のレジスタアドレスとを比較
し、同一のレジスタアドレスが存在した場合には、先行
する命令の演算結果を演算処理装置５０のデータレジス
タ５１および５３に直接送るようにセレクタ４７を制御
するとともに、命令制御装置１０が正しく命令を実行で
きるように命令制御装置１０にその旨を示す信号を送出
する。

演算処理装置５０は、データレジスタ５１．５２．５３
および５４と、加減算処理装置５５と、乗除算処理装置
５６と、データレジスタ５７および５８と、セレクタ５
９とから構成され、第２図に示した従来の演算処理装置
１５０と同様に動作する。

比較回路６０は、演算レジスタ３０へのデータの書込み
時にバイパスフラグにより書込みデータがバイパスされ
たデータであることが示された場合に、そのときのレジ
スタアドレスが示す演算レジスタ３０のレジスタに対応
して保持されている最後に書き込まれた命令１０と書込
みデータとともに持ち回られている命令ＩＤとを比較し
、異なっている場合には信号線６３にエラー信号を出力
する。

次に、このように構成された本実施例の演算レジスタの
バイパスチェック方式の動作について説明する。

命令制御装置ｌＯは、命令を解読し、オペランドとなる
演算レジスタ３０のレジスタアドレスを７ドレスレジス
タ３１にセットする。これにより、演算レジスタ３０か
ら目的とするオペランドデータが読み出゛されてセレク
タ４７を介して演算処理装置５０に供給される。また、
命令制御装置１０は、レジスタ４１にオペランドとなる
演算レジスタ３０のレジスタアドレスを出力する。レジ
スタ４１に出力されたレジスタアドレスは、レジスタ４
１．４２および４３を介して演算の各ステージで持ち回
られる。さらに、命令制御装置１０は、実行される命令
毎に命令ＩＤを作成し、レジスタ４４に出力する。レジ
スタ４４に出力された命令ＩＤは、演算の各ステージで
セレクタ４７を介してレジスタ４５．４６および６２に
順次持ち回られる。

一方、バイパス制御回路４０は、演算の各ステージで持
ち回られながらレジスタ４１．４２および４３に保持さ
れているレジスタアドレスに基づいて先行する命令のオ
ペランドとなる演算レジスタ３０のレジスタアドレスと
、後続する命令のオペランドとなる演算レジスタ３０の
レジスタアドレスとを比較し、同一のレジスタアドレス
が存在した場合には、先行する命令の演算結果データを
後続する命令のオペランドデータとして演算処理装置５
０のデータレジスタ５１および５３に直接送るようにセ
レクタ４７を制御するとともに、命令制御装置１０が正
しく命令を実行できるようにその旨を示す信号を送出す
る。

先行する命令の演算結果データを後続する命令のオペラ
ンドデータとして演算処理装置５０のデータレジスタ５
１および５３に直接送るように制御されたセレクタ４７
は、演算処理装置５０からのデータパスを通じて供給さ
れた先行する命令の演算結果データを選択するとともに
、レジスタ４４．４５および４６を持ち回られた命令１
０も選択する。また、これと同時に、セレクタ４７は、
レジスタ４５のバイパスフラグを“１”にセントする。

セットされたバイパスフラグ１”は、命令ＩＤとともに
演算の各ステージでレジスタ４５．４６および６２を持
ち回られる。

比較回路６０は、演算レジスタ３０へのデータの書込み
時に命令ＩＤとともに持ち回られているバイパスフラグ
がｌ”のときには、レジスタ６１の命令ＩＤとレジスタ
６２の、命令ＩＤとを比較する。レジズタ６１には、演
算レジスタ３０へのデータの書込み時にそのときのレジ
スタアドレスを持つレジス夕に対応して保持されていた
命令ＩＤが演算レジスタ３０の命令ＩＤ記憶部３０ａか
ら読み出されて保持されている。

比較回路６０によりレジスタ６１の命令ＩＤとレジスタ
６２の命令！Ｄとが異なっていることが検出された場合
には、バイパス制御回路４０によるバイパス動作に異常
があったものとみなされ、信号線６３にエラー信号が出
力される。

例えば、第３図に示す命令列を実行する場合、命令ｌの
ＡＤＤ命令が実行されると、命令ＩＤとして“１″が命
令制御装置１０から出力されてレジスタ４４．４５．４
６および６２と持ち回られる。演算処理装置５０の出力
であるＡＤＤ命令の演算結果データは、演算レジスタ３
０のレジスタアドレスＲ１に命令ＩＤ“１゛とともに書
き込まれると同時に、バイパス制？１１回路４０により
セレクタ４７でバイパスデータとして選択され、命令２
のＭＬＴ命令のオペランドデータとして演算処理装置５
０に供給される。このとき、セレクタ４７は、レジスタ
４５のバイパスフラグに“１″をセットし、命令ＩＤと
してＭＬＴ命令の命令ＩＤである２”ではなく、ＡＤＤ
命令の命令ＩＤである“１″をセットする。

レジスタ４５にセントされた命令ＩＤ“１”およびバイ
パスフラグ１”は、ＭＬＴ命令の実行に伴ってレジスタ
４５．４６および６２と持ち回られ、演算の最終結果デ
ータが書込みデータとして演算レジスタ３０に書き込ま
れるときに、レジスタ６２にセットされる。一方、これ
と同時に、アドレスレジスタ３１はレジスタアドレスＲ
１を示し、レジスタ６１にはレジスタアドレスＲ１が示
すレジスタに対応した命令ＩＤがセットされるが、この
場合、ＡＤＤ命令の実行により演算レジスタ３０のレジ
スタアドレスＲ１が示すレジスタに対応して命令ＩＤ″
１″が入ワている。

比較回路６０は、レジスタ６１の命令ＩＤ“１”とレジ
スタ６２の命令ＩＤ“１”とを比較し、バイパス動作の
正常時には同じ命令ＩＤであるので、信号線６３にエラ
ー信号を出力しない、もし、バイパス動作に異常があり
、ＡＤＤ命令以外の命令の演算結果がバイパスされた場
合には、命令ＩＤも異なったものとなるので、比較回路
６０は信号線６３にエラー信号を出力する。

〔発明の効果〕

以上説明したように本発明は、演算レジスタおよびデー
タパス上のデータに対してそれぞれ命令ＩＤを付加して
演算レジスタをバイパスした場合に命令の実行結果デー
タを演算レジスタに書き込むときに演算レジスタの命令
ＩＤと命令の実行結果データに付加されて持ち回られた
命令ＩＤとを比較することにより、バイパス動作の有効
な誤り検出を行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の演算レジスタのバイパスチ
ェック方式が適用された情報処理装置の構成を示す回路
ブロック図、 第２図は従来の情報処理装置の一例を示す回路ブロック
図、 第３図は第１図に示した情報処理装置で実行される命令
シーケンスの一例を示す図である。 図において、 １０・・・命令制御装置、 ２０・・・主記憶装置、 ３０・・・演算レジスタ、 ３０ａ・・命令ＩＤ記憶部、 ３１・・・アドレスレジスタ、 ４０・・・バイパス制御回路、 ４１〜４６・レジスタ、 ４７・・・セレクタ、 ５０・・・演算処理装置、 ５１〜５４・データレジスタ、 ５５・・・・加減算処理装置、 ５６・・・乗除算処理装置、 ５７、５８・データレジスタ、 ５９・・・セレクタ、 ６０・・・比較回路、 ６１、６２・レジスタ、 ６３・・・信号線である。

Claims (1)

1. 【特許請求の範囲】 複数語のレジスタ群からなる演算レジスタと、先行する
   第１の演算命令が演算結果データを格納する前記演算レ
   ジスタのレジスタアドレスと後続する第２の演算命令が
   アクセスする前記演算レジスタのレジスタアドレスとが
   一致したときに第１の演算命令の最終的な演算結果とし
   て確定したデータを第２の演算命令のオペランドデータ
   として前記演算レジスタをバイパスして供給するための
   データパスとを有する情報処理装置において、前記演算
   レジスタからのデータの読出し時に命令毎の命令ＩＤを
   生成して出力する命令制御装置と、 この命令制御装置から出力された命令ＩＤおよび前記デ
   ータパスを介してデータがバイパスされたときにバイパ
   スされたデータであることを示すバイパス情報をバイパ
   スされたデータとともに持ち回る持回り手段と、 前記演算レジスタへのデータの書込み時に前記演算レジ
   スタのレジスタ対応に最後に書き込んだデータとともに
   持ち回られている命令ＩＤを記憶する命令ＩＤ記憶手段
   と、 前記演算レジスタへのデータの書込み時に書込みデータ
   とともに持ち回られている前記バイパス情報により書込
   みデータがバイパスされたデータであることが示された
   場合に前記演算レジスタのレジスタ対応に保持されてい
   る最後に書き込まれた命令ＩＤと書込みデータとともに
   持ち回られている命令ＩＤとを比較して異なっていると
   きにバイパス動作のエラーを検出する比較手段と を有することを特徴とする演算レジスタのバイパスチェ
   ック方式。