JPS61267835A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置、特にパイプライン処理方式の
データ処理装置の改良に関する。

〔従来の技術〕

情報処理分野などで広く使用されているデータ処理装置
は小型・高密度化と同時に著しく高速化されている。こ
のような高速処理を実現する方法の一つとしてパイプラ
イン処理方式がある。パイプライン処理ではクロックサ
イクルごとに演算処理を順次実行していく際に、直前の
演算処理結果を直ちに参照することが必要となるときが
ある。

このようなときに演算処理の待合せを生じないようにバ
イパスラインを設けて直前の演算処理結果を高速に取込
む方法などが工夫されている。

しかしながらこのようなパイプライン処理方式のデータ
処理装置において上記のバイパスラインやその制御回路
に障害が発生したときには一般にその検出が非常に困難
であシ、したがってそのような場合の演算処理結果はデ
ータ化けとなって正常な演算処理の中に埋没してしまう
という欠点がある。すなわち上記のような障害は最終的
な演算処理結果を丹念にチェックすることによって初め
て発見される場合が多く、通常は正しい演算処理結果と
して取扱かわれてしまうという危険がある。

〔発明が解決しようとする問題点〕

本発明が解決しようとする問題点、換言すれば本発明の
目的はバイパスラインを経由して取込んだデータと本来
取込んで演算処理すべきデータとを比較する手段を設け
ることによって上記の欠点を回避したデータ処理装置を
提供することにある。

〔問題点を解決するための手段〕

本発明のデータ処理装置は、アドレスデータを順次に転
送していく転送レジスタ群と、前記アドレスデータに指
定される汎用レジスタ群と、前記アドレスデータが指示
する汎用レジスタの内容を演算処理する演算部とを有し
、同一の汎用レジスタへの書込み動作と読出し動作が競
合するようなときバイパスラインを経由してデータを送
ること　゛によって前記の競合による待合せを無くする
パイプライン処理方式のデータ処理装置において、前記
バイパスラインを経由した前記データを保持するレジス
タと、前記の競合を発生した汎用レジスタから読出した
データと前記レジスタから読出したデータとを比較する
比較回路とを有し、前記パイプライン処理方式の検証を
行なうようにして構成される。

〔実施例〕

以下、本発明によるデータ処理装置について図面を参照
しながら説明する。

第１図は本発明の一実施例を示すブロック図である。同
図においてデータ処理装置は各命令語のオペランドに相
当するアドレス信号１００をクロックアイクルに同期し
て順次転送していく転送レジスタ群１〜９と、上記アド
レス信号１００の前後関係における一致を検出する比較
回路１０〜１３と、演算処理すべきデータを一時的に蓄
積するＧレジスタ群１５と、演算処理を実行する演算部
２０と、上記の比較回路１０〜１３が送出する信号Ｃ１
１゜Ｃ１２，Ｃ２１およびＣ２２に従って演算処理すべ
きデータを選択する選択信号１０１および１０２を送出
する制御部１４と、上記の選択信号１０１および１０２
に従ってデータをそれぞれ選択する選択回路１６および
１７と、演算部２０における演算処理結果を保持するＲ
レジスタ２２と、バイパスフィン１０７および１０８を
経由するデータを一将医持するＰルジスタ１８．Ｐ２レ
ジスタ１９゜Ｐ３レジスタ２１およびＰ４レジスタ２３
と、バイパスライン１０７および１０８を経由したデー
タとＧレジスタ１５に保持されでいる本来処理すべきデ
ータとを比較する比較回路２４および２５とを有・して
構成されている。

アドレス信号１’００はＧレジスタ群１５のアドレスを
示す３個のアドレスデータからなり、転送レジスタ１に
書込みアドレス、転送レジスタ３に第一の読出しアドレ
ス、転送レジスタ２に第二の読出しアドレスをそれぞ几
同時に入力する。これらの転送レジスタ１〜３が送出す
るアドレス信号をそれぞれＷｌ、Ｗ２１およびＲ１１と
すれば、これらのアドレス信号は次のクロックサイクル
でそれぞれ転送レジスタ４〜６に同時に転送される。

同様にして転送レジスタ４〜６がそれぞれ送出するアド
レス信号Ｗ２．Ｒ２２およびＲ１２は上記と同じクロッ
クサイクルでそれぞれ転送レジスタ７〜９に同時に転送
される。さらに転送レジスタ７〜９けそれぞれアドレス
信号Ｗ３．Ｒ２３およびＲ１３を上記と同じクロックサ
イクルで送出する。

各転送レジスタ１〜９はそれぞれのアドレスデータの有
効性を示すチェックピッ）（Ｖビット）を保有している
。

比較回路１０はアドレス信号Ｒ２１およびＷ２を比較し
て一致信号Ｃ２１を送出し、比較回路１１はアドレス信
号Ｒ２１およびＷ３を比較して一致信号Ｃ２２を送出し
、比較回路１２はアドレス信号Ｒ１１およびＷ２を比較
して一致信号Ｃ１１を送出し、さらに比較回路１３はア
ドレス信号Ｒ１１およびＷ３を比較して一致信号Ｃ１２
を送出する。

制御部１４は上記の一致信号Ｃ２１，Ｃ２２，ＣＩｌお
よびＣ１２を入力して上記のｖビットを参照しながら、
演算処理すべきデータを選択する選択信号１０１および
１０２を送出する。

Ｇレジスタ１５は複数個のレジスタからなる汎用レジス
タ群であシ、それぞれアドレスを付されていて独立に使
用できるレジスタ群である。通常演算処理すべきデータ
の入力および演算処理結果の出力はＧレジスタ１５の一
つを経由して実行される。

第一選択回路１６は上記の選択信号１０１に従ってバイ
パスライン１０７を経由するデータとバイパスライン１
０８を経由するデータとＧレジスタ１５から読出すデー
タＤ１のいずれかを選択データ１０３として送出する。

同様にして第二選択回路１７は上記の選択信号１０２に
従ってバイパスライン１０７を経由するデータとバイパ
スライン１０８を経由するデータとＧレジスタ１５から
読出すデータＤ２のいずれか一つを選択データ１０４と
して送出する。

Ｐルジスタ１８は上記の選択データ１０３を入力し、信
号線１０５を経由してそれを演算部２０に送出すると同
時にＰ３レジスタ２１に送出して保持させる。同様にし
てＰ２レジスタ１９は上記の選択データ１０４を入力し
、信号線１０６を経由してそれを演算部２０に送出する
と同時にＰ４レジスタ２３に送出して保持させる。

演算部２０は上記のＰルジスタ１８およびＰ２レジスタ
１９が送出するデータを入力し、演算処理してＲレジス
タ２２へ送出すると同時にバイパスライン１０７を経由
して第一選択回路１６および第二選択回路１７へ送出す
る。

Ｒレジスタ２２は上記の演算部２０が送出する演算処理
結果を入力し、それをパスパスライン１０８を経由して
第一選択回路１６および第二選択回路１７へ送出すると
同時にＧレジスタ１５・＼送出する。

比較回路２４はＰ３レジスタ２１が信号線１０９を経由
して送出するデータ（ＰＩレジスタ１８から演算部２０
へ送出されたデータと同一のデータ）とＧレジスタ１５
が送出するデータＤ３（本来演算処理する筈であったデ
ータ）とを入力し、両者を比較して一致信号Ｃ１ｔ−送
出する。同様にして比較回路２５はＰ４レジスタ２３が
信号線１１０を経由して送出するデータ（Ｐ２レジスタ
１９から演算部２０へ送出されたデータと同一のデータ
）とＧレジスタ１５が送出するデータＤ４（本来演算処
理する筈であったデータ）とを入力し、両者を比較して
一致信号Ｃ２を送出する。

各々の比較は、転送レジスタ８及び９に有効なアドレス
データがちるときに実施される。

第２図は第１図のデータ処理装置において第一選択回路
１６および第二選択回路１７の動作条件を示す図である
。

第２図（ａ）は第一選択回路１６の選択条件を示す。

同図において３１＝１．すなわち一致信号Ｃ１１＝１（
アドレス信号Ｒ１１およびＷ２が一致しているとき）と
な９同時にアドレス信号Ｒ１１およびＷ２の各チェック
ビット■１１および■２がそれぞれのアドレス信号Ｒ１
１およびＷ２の有効性を示しているときには、第一選択
回路１６が選択する選択データ１０３はバイパスライン
１０７を経由した演算部２０の出力となる（ケース（７
り。同様にして５２＝１、すなわち一致信号Ｃｌ２＝１
（アドレス信号Ｒ１１およびＷ３が一致しているとき）
となシ同時にアドレス信号Ｒ１１およびＷ３の各チェッ
クビット■１１および■３がそれぞれのアドレス信号１
１およびＷ３のＭ幼性を示すと共に上記の８１＝００と
きには、上記の選択データ１０３はバイパスライン１０
８を経由したＲレジスタ２２の出力となる（ケース（Ｂ
））。さらに上記の８１＝０　。

５２＝０のときＫは、上記の選択データ１０３はＧレジ
スタ１５が送出するデータＤ１となる（ケース（Ｃ））
。

第２図（ｂ）は第二選択回路１７の選択条件を示す。

同図において５３＝１．すなわち一致信号Ｃ２１＝１（
アドレス信号Ｒ２１およびＷ２が一致しているとき）と
なシ同時にアドレス信号Ｒ２１およびＷ２の各チェック
ビット■２１および■２がそれぞれのアドレス信号Ｒ２
１およびＷ２の有効性を示しているときには、第二選択
回路１７が選択する選択データ１０４けバイパスライン
１０７を経由した演算部２０の出力となる（ケース（Ａ
））。同様にし、て５４＝１．すなわちＣ２２＝１　（
アドレス信号Ｒ２１およびＷ３が一致しているとき）と
なシ同時にアドレス信号Ｒ２］およびＷ３の各チェック
ビットｖ２１およびｖ３がそれぞれのアドレス信号Ｒ２
１およびｖ３の有効性を示すと共に上記の８３＝０のと
きには、上記の選択データ１０４はバイパスライン１０
８を経由したＲレジスタ２２の出力となる（ケース（Ｂ
））。さらに上記の８３＝０゜８４＝Ｏのとき（は、上
記の選択データ１０４はＧレジスタ１５が送出するデー
タＤ２となる（ケース（Ｃ１）。

上記のように第２図（ａ）および（ｈ）においてケース
（Ａ）は演算部２０の演算処理結果を直ちに次の演算処
理に取込む場合であシ、ケース（Ｂ）は演算部２゜の演
算処理結果を一度Ｒレジスタに保持した後にそれを演算
処理に取込む場合である。さらにケース（Ｑはバイパス
ライン１０７および１０８に関ゎ９なくＧレジスタ１５
から演算処理すべきデータを取込まなければならない場
合である。

再び第１図において上記のようにしてバイパスライン１
０７または１０８を経由して演算部２０に取込んだデー
タはそれぞれＰ３レジスタ２１またはＰ４レジスタ２３
に保持しているので、これらを比較回路２４または２５
においてそれぞれ本来演算部２０に取込むべき筈のデー
タＤ３またはＤ４と比較することによって演算部２０の
演算処理結果の有効性を検証することができる。

〔発明の効果〕

以上、詳細に説明したように本発明のデータ処理装置に
よればバイパスラインを経由して高速に演算処理を行な
うデータを演算部に取込むと共に一時保持し、それを本
来演算処理する筈であったデータと常時比較しているの
で、バイパスラインやその制御回路に障害が発生しても
直ちにそれを検出することができるという効果がある。

したがって従来のように原因不明のデータ化けなどが潜
入する危険を回避することができるので、演算処理結果
の信頼性、すなわちデータ処理装置（システム）の信頼
性を向上させるとい、う効果がある。

【図面の簡単な説明】

第１図は本発明によるデータ処理装鯰の一実施例を示す
ブロック図、第２図は第１図の実施例における選択回路
の動作条件を説明する図である。 １〜９・・・・・・転送レジスタ、１０〜１３．２４．
２５・・・・・・比較回路、１５・・・・・・Ｇレジス
タＬ　１６．１７・・・・・・選択回路、２０・・・・
・・演算部。 代理人　弁理士　　西　原　　　晋 阜　１１Ｘｌ！Ｊ ｔｏＪ〜ｔｏｂ　、　ｔａｑ、　ｔｔｏ　−−−４ｓ’
ｕ＊／６．１’？−−−−壇キＣ玲　　７゜７．１１）
８−）１．イ２、オウイ。

Claims (1)

1. 【特許請求の範囲】 アドレスデータを順次に転送していく転送レジスタ群と
   、前記アドレスデータに指定される汎用レジスタ群と、
   前記アドレスデータが指示する汎用レジスタの内容を演
   算処理する演算部とを有し、同一の汎用レジスタへの書
   込み動作と読出し動作が競合するようなときバイパスラ
   インを経由してデータを送ることによって前記の競合に
   よる待合せを無くするパイプライン処理方式のデータ処
   理装置において、 前記バイパスラインを経由した前記データを保持するレ
   ジスタと、前記の競合を発生した汎用レジスタから読出
   したデータと前記レジスタから読出したデータとを比較
   する比較回路とを有し、前記パイプライン処理方式の検
   証を行なうようにできることを特徴とするデータ処理装
   置。