JPH06274360A - エラーチェック回路 - Google Patents
エラーチェック回路Info
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- JPH06274360A JPH06274360A JP5058108A JP5810893A JPH06274360A JP H06274360 A JPH06274360 A JP H06274360A JP 5058108 A JP5058108 A JP 5058108A JP 5810893 A JP5810893 A JP 5810893A JP H06274360 A JPH06274360 A JP H06274360A
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Abstract
(57)【要約】
【目的】ＬＳＩの外部ピンを増数することなく内部論理
回路のエラー検出率を向上させる。 【構成】多重化されたＬＳＩのエラーチェック回路で、
ＬＳＩ１０の内部制御を行う第１論理回路１１と、ＬＳ
Ｉ１０の外部制御を行う第２論理回路１４と、第１論理
回路１１の出力に関する情報保持レジスタ１３と、第１
論理回路１１の出力とレジスタ１３の出力との排他的論
理和を生成する回路１２と、レジスタ１３の出力と第２
論理回路１４の出力を選択する回路１６と、多重化され
たＬＳＩのうちの１つを識別する手段とを各々のＬＳＩ
１０，２０に有し、識別手段によって識別されたＬＳＩ
の選択回路の出力と識別されなかったＬＳＩの選択回路
の出力とを比較する回路１７を設けたことを特徴とす
る。
回路のエラー検出率を向上させる。 【構成】多重化されたＬＳＩのエラーチェック回路で、
ＬＳＩ１０の内部制御を行う第１論理回路１１と、ＬＳ
Ｉ１０の外部制御を行う第２論理回路１４と、第１論理
回路１１の出力に関する情報保持レジスタ１３と、第１
論理回路１１の出力とレジスタ１３の出力との排他的論
理和を生成する回路１２と、レジスタ１３の出力と第２
論理回路１４の出力を選択する回路１６と、多重化され
たＬＳＩのうちの１つを識別する手段とを各々のＬＳＩ
１０，２０に有し、識別手段によって識別されたＬＳＩ
の選択回路の出力と識別されなかったＬＳＩの選択回路
の出力とを比較する回路１７を設けたことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明はエラーチェック回路、特
にＬＳＩ間で多重化された回路のエラーチェック回路に
関する。
にＬＳＩ間で多重化された回路のエラーチェック回路に
関する。
【０００２】
【従来の技術】情報処理装置では、装置の高速化や信頼
性向上のためにあるＬＳＩ内にある論理回路と同一の論
理回路を別のＬＳＩ内に設けることがある。このような
回路をＬＳＩ間で多重化された回路と呼ぶ。ＬＳＩ間で
多重化された回路は、同期して全く同一の動作を行うこ
とが期待されるが、故障、ノイズ等により異なった動作
を行うことがあり、このような場合装置の動作は保証さ
れなくなる。このためＬＳＩ間で多重化された回路の動
作の一致の確認が必要になるが、それには回路の内部状
態を示す信号の一致をチェックすることになる。
性向上のためにあるＬＳＩ内にある論理回路と同一の論
理回路を別のＬＳＩ内に設けることがある。このような
回路をＬＳＩ間で多重化された回路と呼ぶ。ＬＳＩ間で
多重化された回路は、同期して全く同一の動作を行うこ
とが期待されるが、故障、ノイズ等により異なった動作
を行うことがあり、このような場合装置の動作は保証さ
れなくなる。このためＬＳＩ間で多重化された回路の動
作の一致の確認が必要になるが、それには回路の内部状
態を示す信号の一致をチェックすることになる。
【０００３】従来のこの種のエラーチェック回路の第１
の例は、図３に示すように、２つの全く同一のＬＳＩで
あるＬＳＩ１０とＬＳＩ２０内のそれぞれ２つの比較回
路１７，１８と比較回路２７，２８で構成される。ＬＳ
Ｉ１０は、エラーチェックの対象となる第１論理回路１
１と第２論理回路１４を含み、またＬＳＩ２０は同じく
第１論理回路２１と第２論理回路２４を含む。
の例は、図３に示すように、２つの全く同一のＬＳＩで
あるＬＳＩ１０とＬＳＩ２０内のそれぞれ２つの比較回
路１７，１８と比較回路２７，２８で構成される。ＬＳ
Ｉ１０は、エラーチェックの対象となる第１論理回路１
１と第２論理回路１４を含み、またＬＳＩ２０は同じく
第１論理回路２１と第２論理回路２４を含む。
【０００４】ＬＳＩ１０とＬＳＩ２０は全く同じ構造で
あり、ＬＳＩ識別信号１０９，１２９を除いては同一の
論理信号１００を入力として全く同じ動作を行う。ＬＳ
Ｉ識別信号１０９を論理“１”として、ＬＳＩ識別信号
１２０を論理“０”とすることによって、比較回路２８
により第２論理回路１４と第２論理回路２４の出力を、
比較回路２７により第１論理回路１１と第１論理回路２
１の出力を比較し動作の一致をそれぞれチェックしてい
る。ＬＳＩ１０の第１論理回路１１とＬＳＩ２０の第１
論理回路２１は、同一の論理信号を入力としてそれぞれ
のＬＳＩ内部の制御を行う論理回路である。第１論理回
路１１と第２論理回路２１の出力を比較し動作の一致を
チェックするために、本来はＬＳＩ外に出力する必要の
ない第１論理回路１１の出力をＬＳＩ１０からＬＳＩ２
０に送らなければならないことになる。
あり、ＬＳＩ識別信号１０９，１２９を除いては同一の
論理信号１００を入力として全く同じ動作を行う。ＬＳ
Ｉ識別信号１０９を論理“１”として、ＬＳＩ識別信号
１２０を論理“０”とすることによって、比較回路２８
により第２論理回路１４と第２論理回路２４の出力を、
比較回路２７により第１論理回路１１と第１論理回路２
１の出力を比較し動作の一致をそれぞれチェックしてい
る。ＬＳＩ１０の第１論理回路１１とＬＳＩ２０の第１
論理回路２１は、同一の論理信号を入力としてそれぞれ
のＬＳＩ内部の制御を行う論理回路である。第１論理回
路１１と第２論理回路２１の出力を比較し動作の一致を
チェックするために、本来はＬＳＩ外に出力する必要の
ない第１論理回路１１の出力をＬＳＩ１０からＬＳＩ２
０に送らなければならないことになる。
【０００５】従来のエラーチェック回路の第２の例を示
す図４を参照すると、本例では２つの全く同一の第１論
理回路である論理回路１１と論理回路２１をそれぞれＬ
ＳＩ１０とＬＳＩ２０に設けている。ＬＳＩ１０は第１
論理回路１１、第３論理回路１５を有する。ＬＳＩ２０
は第１論理回路２１、第４論理回路２９、比較回路２８
を有する。
す図４を参照すると、本例では２つの全く同一の第１論
理回路である論理回路１１と論理回路２１をそれぞれＬ
ＳＩ１０とＬＳＩ２０に設けている。ＬＳＩ１０は第１
論理回路１１、第３論理回路１５を有する。ＬＳＩ２０
は第１論理回路２１、第４論理回路２９、比較回路２８
を有する。
【０００６】比較回路２８により第１論理回路１１と第
１論理回路２１の出力を比較し動作の一致をチェックし
ている。第１論理回路１１と第１論理回路２１は、同一
の論理信号１００を入力としてそれぞれのＬＳＩ内部の
制御を行う論理回路である。論理回路１１と論理回路２
１の出力を比較し動作の一致をチェックするために、本
来はＬＳＩ外に出力する必要のない論理回路１１の出力
をＬＳＩ１０からＬＳＩ２０に送らなければならない。
１論理回路２１の出力を比較し動作の一致をチェックし
ている。第１論理回路１１と第１論理回路２１は、同一
の論理信号１００を入力としてそれぞれのＬＳＩ内部の
制御を行う論理回路である。論理回路１１と論理回路２
１の出力を比較し動作の一致をチェックするために、本
来はＬＳＩ外に出力する必要のない論理回路１１の出力
をＬＳＩ１０からＬＳＩ２０に送らなければならない。
【０００７】
【発明が解決しようとする課題】上述した従来のエラー
チェック回路では、ＬＳＩ間で多重化された論理回路で
内部の制御のみを行い、ＬＳＩ外部へ信号を出力しない
回路の動作の一致をチェックするためには、チェックの
みのためにその回路の内部状態の信号をＬＳＩ外部に出
力する必要がある。したがって、多くの内部信号をチェ
ックするには多くの出力ピンの確保を要するが、通常ピ
ンに余裕がないのでチェック用に充分なピンが確保でき
ず、チェック内部を削減することになり、エラー検出率
が低いという問題点があった。
チェック回路では、ＬＳＩ間で多重化された論理回路で
内部の制御のみを行い、ＬＳＩ外部へ信号を出力しない
回路の動作の一致をチェックするためには、チェックの
みのためにその回路の内部状態の信号をＬＳＩ外部に出
力する必要がある。したがって、多くの内部信号をチェ
ックするには多くの出力ピンの確保を要するが、通常ピ
ンに余裕がないのでチェック用に充分なピンが確保でき
ず、チェック内部を削減することになり、エラー検出率
が低いという問題点があった。
【０００８】
【課題を解決するための手段】第１の本発明の回路は、
多重化されたＬＳＩ間で動作の正当性をチェックするエ
ラーチェック回路において、ＬＳＩ内部の制御を行う第
１の論理回路と、ＬＳＩ外部の制御を行う第２の論理回
路と、前記第１の論理回路の出力に関する情報を保持す
るレジスタと、前記レジスタの出力と前記第１の論理回
路の出力との排他的論理和を生成し前記レジスタに供給
する排他的論理和回路と、前記第２の論理回路の出力と
前記レジスタの出力を選択する選択回路と、前記多重化
されたＬＳＩのうちの１つを識別する手段とを各々のＬ
ＳＩに有し、さらに前記識別手段によって識別される１
つのＬＳＩの前記選択回路の出力と前記識別手段によっ
て識別されなかった残りのＬＳＩの前記選択回路の出力
とを比較する比較回路とを設けたことを特徴とする。
多重化されたＬＳＩ間で動作の正当性をチェックするエ
ラーチェック回路において、ＬＳＩ内部の制御を行う第
１の論理回路と、ＬＳＩ外部の制御を行う第２の論理回
路と、前記第１の論理回路の出力に関する情報を保持す
るレジスタと、前記レジスタの出力と前記第１の論理回
路の出力との排他的論理和を生成し前記レジスタに供給
する排他的論理和回路と、前記第２の論理回路の出力と
前記レジスタの出力を選択する選択回路と、前記多重化
されたＬＳＩのうちの１つを識別する手段とを各々のＬ
ＳＩに有し、さらに前記識別手段によって識別される１
つのＬＳＩの前記選択回路の出力と前記識別手段によっ
て識別されなかった残りのＬＳＩの前記選択回路の出力
とを比較する比較回路とを設けたことを特徴とする。
【０００９】第２の本発明の回路は、同期して同一の動
作を行いＬＳＩ内部の制御を行う多重化された論理回路
をそれぞれに備えたＬＳＩ間でデータの転送を行う複数
のＬＳＩ間で動作の正当性をチェックするエラーチェッ
ク回路において、前記多重化された論理回路の出力に関
する情報を保持するレジスタと、前記レジスタの出力と
前記論理回路の出力との排他的論理和を生成し前記レジ
スタに供給する排他的論理和回路を各々のＬＳＩに有
し、データの送出側のＬＳＩには、送出データと前記レ
ジスタの出力を選択する選択回路を設け、データの受信
側のＬＳＩには、受信データと前記レジスタの出力を比
較する比較回路を設けたことを特徴とする。
作を行いＬＳＩ内部の制御を行う多重化された論理回路
をそれぞれに備えたＬＳＩ間でデータの転送を行う複数
のＬＳＩ間で動作の正当性をチェックするエラーチェッ
ク回路において、前記多重化された論理回路の出力に関
する情報を保持するレジスタと、前記レジスタの出力と
前記論理回路の出力との排他的論理和を生成し前記レジ
スタに供給する排他的論理和回路を各々のＬＳＩに有
し、データの送出側のＬＳＩには、送出データと前記レ
ジスタの出力を選択する選択回路を設け、データの受信
側のＬＳＩには、受信データと前記レジスタの出力を比
較する比較回路を設けたことを特徴とする。
【００１０】
【実施例】本発明の第１の実施例を示す図１を参照する
と、本実施例は２つの全く同一のＬＳＩであるＬＳＩ１
０とＬＳＩ２０からなる。
と、本実施例は２つの全く同一のＬＳＩであるＬＳＩ１
０とＬＳＩ２０からなる。
【００１１】ＬＳＩ１０は第１論理回路１１、排他的論
理和生成回路１２、レジスタ１３、第２論理回路１４、
選択回路１６、選択回路１７からなる。
理和生成回路１２、レジスタ１３、第２論理回路１４、
選択回路１６、選択回路１７からなる。
【００１２】第１論理回路１１は、論理回路１００を入
力としてＬＳＩ１０の内部制御を行う論理回路である。
レジスタ１３は、第１論理回路１１の出力１０１に関す
る情報を保持する。排他的論理和生成回路１２は、レジ
スタ１３の出力１０３と第１論理回路１１の出力１０１
との排他的論理和を生成して出力１０２としてレジスタ
１３に格納する。第２論理回路１４は、外部制御を行う
論理回路である。選択回路１６は、レジスタ１３の出力
１０３と第２論理回路１４の出力１０４とを、第２論理
回路１４の出力有効信号１０５により選択する選択回路
である。
力としてＬＳＩ１０の内部制御を行う論理回路である。
レジスタ１３は、第１論理回路１１の出力１０１に関す
る情報を保持する。排他的論理和生成回路１２は、レジ
スタ１３の出力１０３と第１論理回路１１の出力１０１
との排他的論理和を生成して出力１０２としてレジスタ
１３に格納する。第２論理回路１４は、外部制御を行う
論理回路である。選択回路１６は、レジスタ１３の出力
１０３と第２論理回路１４の出力１０４とを、第２論理
回路１４の出力有効信号１０５により選択する選択回路
である。
【００１３】ＬＳＩ識別信号１０８はＬＳＩ１０の外か
ら与えられる信号である。ＬＳＩ識別信号１０８が論理
“１”のとき、選択回路１６の出力１０６を論理信号１
１０として出力する。また、ＬＳＩ識別信号１０８が論
理“０”のときは論理信号１１０をＬＳＩ１０の入力と
して使う。比較回路１７は、選択回路１６の出力０６と
論理信号１１０とを比較する比較回路である。
ら与えられる信号である。ＬＳＩ識別信号１０８が論理
“１”のとき、選択回路１６の出力１０６を論理信号１
１０として出力する。また、ＬＳＩ識別信号１０８が論
理“０”のときは論理信号１１０をＬＳＩ１０の入力と
して使う。比較回路１７は、選択回路１６の出力０６と
論理信号１１０とを比較する比較回路である。
【００１４】ＬＳＩ２０は第１論理回路２１、排他的論
理和生成回路２２、レジスタ２３、第２論理回路１４、
選択回路２６、比較回路２７からなり、その機能はＬＳ
Ｉ１０と全く同じである。
理和生成回路２２、レジスタ２３、第２論理回路１４、
選択回路２６、比較回路２７からなり、その機能はＬＳ
Ｉ１０と全く同じである。
【００１５】いま、ＬＳＩ１０、２０に外から与えられ
るＬＳＩ識別信号１０８は論理“１”、ＬＳＩ識別信号
１２８は論理“０”として以下の説明を行う。ＬＳＩ１
０とＬＳＩ２０は、ＬＳＩ識別信号以外は全く同じ論理
信号１００を入力として第１論理回路１１と２１、第２
論理回路１４、２４は全く同じ動作を行う。論理信号１
００を入力とする第１論理回路１１から出力された第１
論理回路１１の出力１０１と、第１論理回路１１の出力
１０１に関する情報を保持するレジスタ１３の出力１０
３との排他的論理和を、排他的論理和生成回路１２にお
いて生成し排他的論理和生成回路１２の出力１０２とし
て第１論理回路１１の出力１０１に関する情報を保持す
るレジスタ１３に毎サイクル格納し続ける。
るＬＳＩ識別信号１０８は論理“１”、ＬＳＩ識別信号
１２８は論理“０”として以下の説明を行う。ＬＳＩ１
０とＬＳＩ２０は、ＬＳＩ識別信号以外は全く同じ論理
信号１００を入力として第１論理回路１１と２１、第２
論理回路１４、２４は全く同じ動作を行う。論理信号１
００を入力とする第１論理回路１１から出力された第１
論理回路１１の出力１０１と、第１論理回路１１の出力
１０１に関する情報を保持するレジスタ１３の出力１０
３との排他的論理和を、排他的論理和生成回路１２にお
いて生成し排他的論理和生成回路１２の出力１０２とし
て第１論理回路１１の出力１０１に関する情報を保持す
るレジスタ１３に毎サイクル格納し続ける。
【００１６】第２論理回路１４の出力１０４が有効の
時、第２論理回路１４の出力有効信号１０５は論理
“１”なので選択回路１６では第２論理回路１４の出力
１０４が選択され選択回路１６の出力１０６となる。選
択回路１６の出力１０６はＬＳＩ識別信号１０８が論理
“１”なので、ＬＳＩ１０から出力され論理信号１１０
となる。
時、第２論理回路１４の出力有効信号１０５は論理
“１”なので選択回路１６では第２論理回路１４の出力
１０４が選択され選択回路１６の出力１０６となる。選
択回路１６の出力１０６はＬＳＩ識別信号１０８が論理
“１”なので、ＬＳＩ１０から出力され論理信号１１０
となる。
【００１７】論理信号１１０はＬＳＩ１０からの外の回
路、または他のＬＳＩを制御するのに使用する。ＬＳＩ
２０においても第２論理回路２４の出力１２４が有効に
なり、第２論理回路２４の第２論理回路２４の出力１２
４が選択され出力１２６となる。この選択回路２６の出
力１２６は、ＬＳＩ識別信号１２８が論理“０”なので
ＬＳＩ２０の入力となった論理信号１１０と比較回路２
７で比較され、比較結果は比較回路２７の出力１２７と
して出力される。論理信号１１０には第２論理回路１４
の出力１０４が選択回路１６を経由して出力されている
ので結果として第２論理回路１４の出力１０４と第２論
理回路２４の出力１２４が比較された事になり、第２論
理回路１４と第２論理回路２４の動作の一致がチェック
された。
路、または他のＬＳＩを制御するのに使用する。ＬＳＩ
２０においても第２論理回路２４の出力１２４が有効に
なり、第２論理回路２４の第２論理回路２４の出力１２
４が選択され出力１２６となる。この選択回路２６の出
力１２６は、ＬＳＩ識別信号１２８が論理“０”なので
ＬＳＩ２０の入力となった論理信号１１０と比較回路２
７で比較され、比較結果は比較回路２７の出力１２７と
して出力される。論理信号１１０には第２論理回路１４
の出力１０４が選択回路１６を経由して出力されている
ので結果として第２論理回路１４の出力１０４と第２論
理回路２４の出力１２４が比較された事になり、第２論
理回路１４と第２論理回路２４の動作の一致がチェック
された。
【００１８】次にＬＳＩ１０において第２論理回路１４
の出力１０４が無効の時、第２論理回路１４の出力有効
信号１０５は論理“０”となる。第２論理回路１４の出
力有効信号１０５は論理“０”なので選択回路１６では
レジスタ１３の出力１０３が選択され選択回路１６の出
力１０６となる。選択回路１６の出力１０６はＬＳＩ識
別信号１０８が論理“１”なので、ＬＳＩ１０から出力
され論理信号１１０となる。
の出力１０４が無効の時、第２論理回路１４の出力有効
信号１０５は論理“０”となる。第２論理回路１４の出
力有効信号１０５は論理“０”なので選択回路１６では
レジスタ１３の出力１０３が選択され選択回路１６の出
力１０６となる。選択回路１６の出力１０６はＬＳＩ識
別信号１０８が論理“１”なので、ＬＳＩ１０から出力
され論理信号１１０となる。
【００１９】ＬＳＩ２０においても第２論理回路２４の
出力１２４が無効になり、第２論理回路２４の出力有効
信号１２５は論理“０”となる。ＬＳＩ１０と同様に第
２論理回路２の出力有効信号１２５は論理“０”なので
選択回路２６ではレジスタ２３の出力１２３が選択され
選択回路２６の出力１２６となる。この選択回路２６の
出力１２６は、ＬＳＩ識別信号１２８が論理“０”なの
でＬＳＩ２０の入力となった論理信号１１０と比較回路
２７で比較され、比較結果は比較回路２７の出力１２７
として出力される。論理信号１１０にはレジスタ１３の
出力が選択回路１６を経由して出力されているので、レ
ジスタ１３とレジスタ２３の内容の一致がチェックされ
た事になる。
出力１２４が無効になり、第２論理回路２４の出力有効
信号１２５は論理“０”となる。ＬＳＩ１０と同様に第
２論理回路２の出力有効信号１２５は論理“０”なので
選択回路２６ではレジスタ２３の出力１２３が選択され
選択回路２６の出力１２６となる。この選択回路２６の
出力１２６は、ＬＳＩ識別信号１２８が論理“０”なの
でＬＳＩ２０の入力となった論理信号１１０と比較回路
２７で比較され、比較結果は比較回路２７の出力１２７
として出力される。論理信号１１０にはレジスタ１３の
出力が選択回路１６を経由して出力されているので、レ
ジスタ１３とレジスタ２３の内容の一致がチェックされ
た事になる。
【００２０】図５はレジスタ１３の内容とレジスタ２３
の内容の一致をチェックする事の意味について示した表
である。第２論理回路１４の出力有効信号１０５、第１
論理回路１１の出力を１０１、レジスタ１３の出力を１
０３とする。同様に第２論理回路２４の出力有効信号を
１２５、第１論理回路２１の出力を１２１、レジスタ２
３の出力を１２３とする。レジスタ１３とレジスタ２３
には初期値とて（００００）が設定されている。
の内容の一致をチェックする事の意味について示した表
である。第２論理回路１４の出力有効信号１０５、第１
論理回路１１の出力を１０１、レジスタ１３の出力を１
０３とする。同様に第２論理回路２４の出力有効信号を
１２５、第１論理回路２１の出力を１２１、レジスタ２
３の出力を１２３とする。レジスタ１３とレジスタ２３
には初期値とて（００００）が設定されている。
【００２１】クロック２のときだけに第１論理回路１１
の出力１０１と第１論理回路２１の出力１２１に不一致
が発生した場合、クロックが８になり第２論理回路１４
の出力有効信号を１０５と第２論理回路２４の出力有効
信号を１２５が共に論理“０”になったときにレジスタ
１３の出力１０３とレジスタ２３の出力を１２３が比較
される。
の出力１０１と第１論理回路２１の出力１２１に不一致
が発生した場合、クロックが８になり第２論理回路１４
の出力有効信号を１０５と第２論理回路２４の出力有効
信号を１２５が共に論理“０”になったときにレジスタ
１３の出力１０３とレジスタ２３の出力を１２３が比較
される。
【００２２】出力１０３は１クロック前の第１論理回路
１１の出力１０１とレジスタ１３の出力１０３の排他的
論理和により生成されるので出力１０３には過去の情報
が蓄積されていくことになる。同様のことが出力１２３
にも言える。クロック８になったときに出力１０３と出
力１２３を比較することにより、クロック７以前の出力
を含めて比較することが可能となるためにクロック２の
時に発生した不一致が検出できる。
１１の出力１０１とレジスタ１３の出力１０３の排他的
論理和により生成されるので出力１０３には過去の情報
が蓄積されていくことになる。同様のことが出力１２３
にも言える。クロック８になったときに出力１０３と出
力１２３を比較することにより、クロック７以前の出力
を含めて比較することが可能となるためにクロック２の
時に発生した不一致が検出できる。
【００２３】図２は本発明の第２の実施例のブロック図
である。本実施例は２つの全く同一の論理回路である第
１論理回路と論理回路２１を有するＬＳＩ１０とＬＳＩ
２０からなる。
である。本実施例は２つの全く同一の論理回路である第
１論理回路と論理回路２１を有するＬＳＩ１０とＬＳＩ
２０からなる。
【００２４】ＬＳＩ１０は第１論理回路１１、排他的論
理和生成回路１２、レジスタ１３、第３論理回路１５、
選択回路１７からなる。第１論理回路１１は、論理信号
１００を入力としてＬＳＩ１０の内部制御を行う論理回
路である。レジスタ１３は、第１論理回路１１の出力１
０１に関する情報を保持する。排他的論理和生成回路１
２は、レジスタ１３の出力１０３と第１論理回路１１の
出力１０１との排他的論理和を生成して出力１０２とし
てレジスタ１３に格納する。第３論理回路１５は、外部
制御を行う論理回路である。選択回路１６は、レジスタ
１３の出力１０３と第３論理回路１５の出力１０４と
を、第３論理回路１５の出力有効信号１０５により選択
する選択回路である。
理和生成回路１２、レジスタ１３、第３論理回路１５、
選択回路１７からなる。第１論理回路１１は、論理信号
１００を入力としてＬＳＩ１０の内部制御を行う論理回
路である。レジスタ１３は、第１論理回路１１の出力１
０１に関する情報を保持する。排他的論理和生成回路１
２は、レジスタ１３の出力１０３と第１論理回路１１の
出力１０１との排他的論理和を生成して出力１０２とし
てレジスタ１３に格納する。第３論理回路１５は、外部
制御を行う論理回路である。選択回路１６は、レジスタ
１３の出力１０３と第３論理回路１５の出力１０４と
を、第３論理回路１５の出力有効信号１０５により選択
する選択回路である。
【００２５】ＬＳＩ２０は第１論理回路２１、排他的論
理和生成回路２２、レジスタ２３、第４論理回路２９、
比較回路２８からなる。
理和生成回路２２、レジスタ２３、第４論理回路２９、
比較回路２８からなる。
【００２６】第１論理回路２１は、論理信号１００を入
力としてＬＳＩ２０の内部制御を行う論理回路である。
レジスタ２３は、第１論理回路２１の出力１２１に関す
る情報を保持する。排他的論理和生成回路２２は、レジ
スタ２３の出力１２３と論理回路２１の出力１２１との
排他的論理和を生成して出力１２２としてレジスタ２３
に格納する。
力としてＬＳＩ２０の内部制御を行う論理回路である。
レジスタ２３は、第１論理回路２１の出力１２１に関す
る情報を保持する。排他的論理和生成回路２２は、レジ
スタ２３の出力１２３と論理回路２１の出力１２１との
排他的論理和を生成して出力１２２としてレジスタ２３
に格納する。
【００２７】第４論理回路２９は、ＬＳＩ１０の第３論
理回路１５の出力１０４を入力とする論理回路である。
比較回路２８はレジスタ２３の出力１２３と論理信号１
１０とを比較する比較回路である。
理回路１５の出力１０４を入力とする論理回路である。
比較回路２８はレジスタ２３の出力１２３と論理信号１
１０とを比較する比較回路である。
【００２８】第１論理回路１１と２１は論理信号１００
を入力として全く同じ動作を行う。論理信号１００を入
力とする第１論理回路１１から出力された第１論理回路
１１の出力１０１と、第１論理回路１１の出力１０１に
関する情報を保持するレジスタ１３の出力１０３との排
他的論理和を、排他的論理和生成回路１２において生成
し排他的論理和生成回路１２の出力１０２として第１論
理回路１１の出力１０１に関する情報を保持するレジス
タ１３に毎サイクル格納し続ける。
を入力として全く同じ動作を行う。論理信号１００を入
力とする第１論理回路１１から出力された第１論理回路
１１の出力１０１と、第１論理回路１１の出力１０１に
関する情報を保持するレジスタ１３の出力１０３との排
他的論理和を、排他的論理和生成回路１２において生成
し排他的論理和生成回路１２の出力１０２として第１論
理回路１１の出力１０１に関する情報を保持するレジス
タ１３に毎サイクル格納し続ける。
【００２９】第３論理回路１５の出力１０４が有効の
時、第３論理回路１５の出力有効信号１０５は論理
“１”となる。第３論理回路１５の出力有効信号１０５
が論理“１”なので選択回路１７では第３論理回路１５
の出力１０４が選択され選択回路１７の出力１０７とな
る。出力１０７は論理信号１１０としてＬＳＩ１０から
出力され、ＬＳＩ２０に入力され第４論理回路２９の入
力信号１２７となる。第４論理回路２９の入力信号有効
指示１２５が論理“１”となるので、比較回路２８の出
力１２８は無効になる。
時、第３論理回路１５の出力有効信号１０５は論理
“１”となる。第３論理回路１５の出力有効信号１０５
が論理“１”なので選択回路１７では第３論理回路１５
の出力１０４が選択され選択回路１７の出力１０７とな
る。出力１０７は論理信号１１０としてＬＳＩ１０から
出力され、ＬＳＩ２０に入力され第４論理回路２９の入
力信号１２７となる。第４論理回路２９の入力信号有効
指示１２５が論理“１”となるので、比較回路２８の出
力１２８は無効になる。
【００３０】次に第３論理回路１５の出力１０４が無効
の時、第３論理回路１５の出力有効信号１０５は論理
“０”となる。第３論理回路１５の出力有効信号１０５
は論理“０”なので選択回路１７ではレジスタ１３の出
力１０３が選択され選択回路１７の出力１０７となる。
出力１０７は論理信号１１０としてＬＳＩ１０から出力
され、ＬＳＩ２０に入力され比較回路２８の入力信号１
２７となる。第４論理回路２９の入力信号１２７は無効
となるので、第４論理回路２９の入力信号有効指示１２
５が論理“０”となり、比較回路２８ではＬＳＩ２０の
入力となった論理信号１１０とレジスタ２３の出力１２
３が比較され、比較回路２８の出力１２８が有効とな
る。論理信号１１０にはレジスタ１３の出力が選択回路
１７を経由して出力されているので、レジスタ１３とレ
ジスタ２３の内容の一致がチェックされた事になる。レ
ジスタ１３とレジスタ２３の内容の一致をチェックする
ことの意味については第１の実施例におけるのと同様で
ある。
の時、第３論理回路１５の出力有効信号１０５は論理
“０”となる。第３論理回路１５の出力有効信号１０５
は論理“０”なので選択回路１７ではレジスタ１３の出
力１０３が選択され選択回路１７の出力１０７となる。
出力１０７は論理信号１１０としてＬＳＩ１０から出力
され、ＬＳＩ２０に入力され比較回路２８の入力信号１
２７となる。第４論理回路２９の入力信号１２７は無効
となるので、第４論理回路２９の入力信号有効指示１２
５が論理“０”となり、比較回路２８ではＬＳＩ２０の
入力となった論理信号１１０とレジスタ２３の出力１２
３が比較され、比較回路２８の出力１２８が有効とな
る。論理信号１１０にはレジスタ１３の出力が選択回路
１７を経由して出力されているので、レジスタ１３とレ
ジスタ２３の内容の一致がチェックされた事になる。レ
ジスタ１３とレジスタ２３の内容の一致をチェックする
ことの意味については第１の実施例におけるのと同様で
ある。
【００３１】
【発明の効果】以上説明したように本発明のエラーチェ
ック回路は、多重化されたＬＳＩにおいてＬＳＩ内部の
制御を行う論理回路の出力に関する情報を毎クロックレ
ジスタに格納し続けて、レジスタを比較できるようにし
たことにより、通常機能で使用するＬＳＩのピンとして
ＬＳＩから出力してＬＳＩのピン数を増やさずに多くの
内部信号の正当性を評価できるため、エラーの検出率が
向上するという効果がある。
ック回路は、多重化されたＬＳＩにおいてＬＳＩ内部の
制御を行う論理回路の出力に関する情報を毎クロックレ
ジスタに格納し続けて、レジスタを比較できるようにし
たことにより、通常機能で使用するＬＳＩのピンとして
ＬＳＩから出力してＬＳＩのピン数を増やさずに多くの
内部信号の正当性を評価できるため、エラーの検出率が
向上するという効果がある。
【図１】本発明の第１の実施例のエラーチェック回路の
ブロック図である。
ブロック図である。
【図２】本発明の第２の実施例のエラーチェック回路の
ブロック図である。
ブロック図である。
【図３】従来の第１のエラーチェック回路のブロック図
である。
である。
【図４】従来の第２のエラーチェック回路のブロック図
である。
である。
【図５】本発明のエラーチェック回路のデータ履歴の一
例を示す図である。
例を示す図である。
１０ ＬＳＩ １１ 第１論理回路 １２ 排他的論理和生成回路 １３ レジスタ １４ 第２論理回路 １５ 第３論理回路 １６ 選択回路 １７ 比較回路 ２０ ＬＳＩ ２１ 第２論理回路 ２２ 排他的論理和生成回路 ２３ レジスタ ２４ 第２論理回路 ２５ 第３論理回路 ２６ 選択回路 ２７ 比較回路 ２８ 比較回路 ２９ 第４論理回路 １０１ 第１論理回路１１の出力 １０３ レジスタ１３出力 １０５ 第２論理回路１４の出力有効信号 １２１ 第１論理回路２１の出力 １２３ レジスタ２３出力 １２５ 第２論理回路２４の出力有効信号
Claims (2)
- 【請求項１】 多重化されたＬＳＩ間で動作の正当性を
チェックするエラーチェック回路において、 ＬＳＩ内部の制御を行う第１の論理回路と、ＬＳＩ外部
の制御を行う第２の論理回路と、前記第１の論理回路の
出力に関する情報を保持するレジスタと、前記レジスタ
の出力と前記第１の論理回路の出力との排他的論理和を
生成し前記レジスタに供給する排他的論理和回路と、前
記第２の論理回路の出力と前記レジスタの出力を選択す
る選択回路と、前記多重化されたＬＳＩのうちの１つを
識別する手段とを各々のＬＳＩに有し、 さらに前記識別手段によって識別される１つのＬＳＩの
前記選択回路の出力と前記識別手段によって識別されな
かった残りのＬＳＩの前記選択回路の出力とを比較する
比較回路とを設けたことを特徴とするエラーチェック回
路。 - 【請求項２】 同期して同一の動作を行いＬＳＩ内部の
制御を行う多重化された論理回路をそれぞれに備えたＬ
ＳＩ間でデータの転送を行う複数のＬＳＩ間で動作の正
当性をチェックするエラーチェック回路において、 前記多重化された論理回路の出力に関する情報を保持す
るレジスタと、前記レジスタの出力と前記論理回路の出
力との排他的論理和を生成し前記レジスタに供給する排
他的論理和回路を各々のＬＳＩに有し、 データの送出側のＬＳＩには、送出データと前記レジス
タの出力を選択する選択回路を設け、 データの受信側のＬＳＩには、受信データと前記レジス
タの出力を比較する比較回路を設けたことを特徴とする
エラーチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058108A JPH06274360A (ja) | 1993-03-18 | 1993-03-18 | エラーチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5058108A JPH06274360A (ja) | 1993-03-18 | 1993-03-18 | エラーチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06274360A true JPH06274360A (ja) | 1994-09-30 |
Family
ID=13074782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5058108A Withdrawn JPH06274360A (ja) | 1993-03-18 | 1993-03-18 | エラーチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06274360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010113388A (ja) * | 2008-11-04 | 2010-05-20 | Renesas Technology Corp | 処理結果を照合する比較器を有するマルチコアマイコン |
| US7913140B2 (en) | 2008-07-16 | 2011-03-22 | International Business Machines Corporation | Method and device to detect failure of static control signals |
-
1993
- 1993-03-18 JP JP5058108A patent/JPH06274360A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7913140B2 (en) | 2008-07-16 | 2011-03-22 | International Business Machines Corporation | Method and device to detect failure of static control signals |
| JP2010113388A (ja) * | 2008-11-04 | 2010-05-20 | Renesas Technology Corp | 処理結果を照合する比較器を有するマルチコアマイコン |
| US8839029B2 (en) | 2008-11-04 | 2014-09-16 | Renesas Electronics Corporation | Multi-core microcontroller having comparator for checking processing results |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |