JPS6270938A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6270938A JPS6270938A JP60211515A JP21151585A JPS6270938A JP S6270938 A JPS6270938 A JP S6270938A JP 60211515 A JP60211515 A JP 60211515A JP 21151585 A JP21151585 A JP 21151585A JP S6270938 A JPS6270938 A JP S6270938A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置、特にアドレスデータを順次に
転送していく転送レジスタ群と、前記アドレスデータに
より指定される汎用レジスタ群と、前記アドレスデータ
が指示する汎用レジスタの内容を演算処理する演算部と
を有し、同一の汎用レジスタへの書込み動作と読出し動
作が競合するようなときバイパスラインを経由してデー
タを送ることによって前記の競合による待合せを無くす
るパイプライン処理方式のデータ処理装置に関する。
転送していく転送レジスタ群と、前記アドレスデータに
より指定される汎用レジスタ群と、前記アドレスデータ
が指示する汎用レジスタの内容を演算処理する演算部と
を有し、同一の汎用レジスタへの書込み動作と読出し動
作が競合するようなときバイパスラインを経由してデー
タを送ることによって前記の競合による待合せを無くす
るパイプライン処理方式のデータ処理装置に関する。
情報処理分野などで広く使用されているデータ処理装置
は小型・高密度化と同時に著しく高速化されている。こ
のような高速処理を実現する方法の一つとしてパイプラ
イン処理方式がある。パイプライン処理ではクロックサ
イクルごとに演算処理を順次実行していく際に、直前の
演算処理結果を直ちに参照することが必要となるときが
ある。
は小型・高密度化と同時に著しく高速化されている。こ
のような高速処理を実現する方法の一つとしてパイプラ
イン処理方式がある。パイプライン処理ではクロックサ
イクルごとに演算処理を順次実行していく際に、直前の
演算処理結果を直ちに参照することが必要となるときが
ある。
このようなときに演算処理の待合せを生じないようにバ
イパスラインを設けて直前の演算処理結果を高速に取込
む方法などが工夫されている。
イパスラインを設けて直前の演算処理結果を高速に取込
む方法などが工夫されている。
上述した従来のパイプライン処理方式のデータ処理装置
は、バイパスラインやその制御回路に障害が発生したと
きには一般にその検出が非常に困難であり、したがって
そのような場合の演算処理結果はデータ化けとなって正
常な演算処理の中に埋没してしまうという欠点がある。
は、バイパスラインやその制御回路に障害が発生したと
きには一般にその検出が非常に困難であり、したがって
そのような場合の演算処理結果はデータ化けとなって正
常な演算処理の中に埋没してしまうという欠点がある。
すなわち上記のような障害は最終的な演算処理結果を母
金にチェックすることによって初めて発見される場合が
多く、通常は正しい演算処理結果として取扱われてしま
うという危険がある。
金にチェックすることによって初めて発見される場合が
多く、通常は正しい演算処理結果として取扱われてしま
うという危険がある。
本発明のデータ処理装置は、バイパスラインを経由した
データを保持するレジスタと、競合を発生した汎用レジ
スタから読出したデータと前記レジスタから読出したデ
ータとを比較する比較回路と、前記比較回路において不
一致が検出されたとき不一致を起したバイパスラインを
経由してデータを送ることを禁止する信号を送出するパ
イパスライン対応に設けられたフリップフロップとを備
えたことを特徴とする。
データを保持するレジスタと、競合を発生した汎用レジ
スタから読出したデータと前記レジスタから読出したデ
ータとを比較する比較回路と、前記比較回路において不
一致が検出されたとき不一致を起したバイパスラインを
経由してデータを送ることを禁止する信号を送出するパ
イパスライン対応に設けられたフリップフロップとを備
えたことを特徴とする。
このように、バイパスラインを経由して高速に演算処理
を行なうデータを演算部に取込むと共に一時保持し、そ
れを本来演算処理するはずであったデータと常時比較す
ることにより、バイパスラインやその制御回路に障害が
発生しても直ちにそれを検出することができ、また、上
記の比較結果が不一致となったときには以後不一致を起
したバイパスラインを経由したデータを演算部に取込む
ことを禁ｌヒすることにより、上記の障害が発生しても
正常なデータを使って演算処理を実行できる。
を行なうデータを演算部に取込むと共に一時保持し、そ
れを本来演算処理するはずであったデータと常時比較す
ることにより、バイパスラインやその制御回路に障害が
発生しても直ちにそれを検出することができ、また、上
記の比較結果が不一致となったときには以後不一致を起
したバイパスラインを経由したデータを演算部に取込む
ことを禁ｌヒすることにより、上記の障害が発生しても
正常なデータを使って演算処理を実行できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデータ処理装置の一実施例を示すブロ
ック図である。
ック図である。
木実流側のデータ処理装置は各命令語のオペランドに相
当するアドレス信号１００をクロックサイクルに同期し
て順次、転送していく転送レジスタ群１〜９と、アドレ
ス信号１００の前後関係における一致を検出する比較回
路ｌＯ〜１３と、演算処理すべきデータを一時的に蓄積
する６９９７７群１５と、演算処理を実行する演算部２
０と、比較回路１０〜１３が送出する信号Ｃ１１，０１
２，０２１および０２２に従って演算処理すべきデータ
を選択する選択信号１０１および１０２を送出する制御
部１４と１選択信号１０１および１０２に従ってデータ
をそれぞれ選択する選択回路１６および１７と、演算部
２０における演算処理結果を保持するＲレジスタ２２と
、バイパスライン１０７および１０８を経由するデータ
を一時保持するＰｉレジスタ１８、Ｐ２レジスタ１８、
Ｐ３レジスタ２１およびＰ４レジスタ２３と、Ｐルジス
タ１８、Ｐ２レジスタ１８、Ｐ３レジスタ２１およびＰ
４レジスタ２３の各々がどのバイパスラインからのデー
タを保持しているかを示す各レジスタに対応したレジス
タ２６、レジスタ２７、レジスタ２８およびレジスタ２
９と、バイパスライン１０７および１０８を経由したデ
ータとＧレジスタ１５に保持されている本来処理すべき
データとを比較する比較回路２４および２５と３これら
の比較回路２４および２５が送出する各不一致信号Ｃｔ
およびＣ２を入力して禁止信号ＩＮＨａ〜ｆＮＨｄを送
出するフリツプフロツプ３０ａ〜３０ｄとから構成され
ている。
当するアドレス信号１００をクロックサイクルに同期し
て順次、転送していく転送レジスタ群１〜９と、アドレ
ス信号１００の前後関係における一致を検出する比較回
路ｌＯ〜１３と、演算処理すべきデータを一時的に蓄積
する６９９７７群１５と、演算処理を実行する演算部２
０と、比較回路１０〜１３が送出する信号Ｃ１１，０１
２，０２１および０２２に従って演算処理すべきデータ
を選択する選択信号１０１および１０２を送出する制御
部１４と１選択信号１０１および１０２に従ってデータ
をそれぞれ選択する選択回路１６および１７と、演算部
２０における演算処理結果を保持するＲレジスタ２２と
、バイパスライン１０７および１０８を経由するデータ
を一時保持するＰｉレジスタ１８、Ｐ２レジスタ１８、
Ｐ３レジスタ２１およびＰ４レジスタ２３と、Ｐルジス
タ１８、Ｐ２レジスタ１８、Ｐ３レジスタ２１およびＰ
４レジスタ２３の各々がどのバイパスラインからのデー
タを保持しているかを示す各レジスタに対応したレジス
タ２６、レジスタ２７、レジスタ２８およびレジスタ２
９と、バイパスライン１０７および１０８を経由したデ
ータとＧレジスタ１５に保持されている本来処理すべき
データとを比較する比較回路２４および２５と３これら
の比較回路２４および２５が送出する各不一致信号Ｃｔ
およびＣ２を入力して禁止信号ＩＮＨａ〜ｆＮＨｄを送
出するフリツプフロツプ３０ａ〜３０ｄとから構成され
ている。
アドレス信号１００はＧレジスタ１５のアドレスを示す
３個のアドレスデータからなり、転送レジスタ１にはＭ
込みアドレス、転送レジスタ３には第１の読出しアドレ
ス、転送レジスタ２には第２の読出しアドレスがそれぞ
れ同時に入力する。これらの転送レジスタ１〜３が送出
するアドレス信号をそれぞれＷ＋、 Ｒ２１およびＲ１
１とすれば、これらのアドレス信号ｗｌ、 Ｒ２１，Ｒ
１１は次のクロックサイクルでそれぞれ転送レジスタ４
〜６に同時に転送される。同様にして転送レジスタ４〜
６がそれぞれ送出するアドレス信号Ｗ２． Ｒ２２およ
びＲ１２は上記と同じクロックサイクルでそれぞれ転送
レジスタ７〜９に同時に転送される。さらに、転送レジ
スタ７〜９はそれぞれアドレス信号Ｗ３． Ｒ２３およ
びＲ１３を上記と同じクロックサイクルで送出する。各
転送レジスタ１〜９はそれぞれのアドレスデータの有効
性を示すチェックピッ） （Ｖビット）を保有している
。
３個のアドレスデータからなり、転送レジスタ１にはＭ
込みアドレス、転送レジスタ３には第１の読出しアドレ
ス、転送レジスタ２には第２の読出しアドレスがそれぞ
れ同時に入力する。これらの転送レジスタ１〜３が送出
するアドレス信号をそれぞれＷ＋、 Ｒ２１およびＲ１
１とすれば、これらのアドレス信号ｗｌ、 Ｒ２１，Ｒ
１１は次のクロックサイクルでそれぞれ転送レジスタ４
〜６に同時に転送される。同様にして転送レジスタ４〜
６がそれぞれ送出するアドレス信号Ｗ２． Ｒ２２およ
びＲ１２は上記と同じクロックサイクルでそれぞれ転送
レジスタ７〜９に同時に転送される。さらに、転送レジ
スタ７〜９はそれぞれアドレス信号Ｗ３． Ｒ２３およ
びＲ１３を上記と同じクロックサイクルで送出する。各
転送レジスタ１〜９はそれぞれのアドレスデータの有効
性を示すチェックピッ） （Ｖビット）を保有している
。
比較回路１０はアドレス信号Ｒ２１およびＷ２を比較し
て一致信号Ｃ２１を送出し、比較回路１１はアドレス信
号Ｒ２１および−３を比較して一致信号０２２を送出し
、比較回路１２はアドレス信号Ｒ１１およびＷ２を比較
して一致信号Ｃ１ｌを送出し、さらに比較回路１３はア
ドレス信号Ｒ１１および賀３を比較して一致信号０１２
を送出する。
て一致信号Ｃ２１を送出し、比較回路１１はアドレス信
号Ｒ２１および−３を比較して一致信号０２２を送出し
、比較回路１２はアドレス信号Ｒ１１およびＷ２を比較
して一致信号Ｃ１ｌを送出し、さらに比較回路１３はア
ドレス信号Ｒ１１および賀３を比較して一致信号０１２
を送出する。
制御部１４はこれら一致信号０２１． Ｃ２２，０１１
およびＣ１２を入力して上記のＶビットおよび禁止信号
ＩＮＨａ−ＩＮＨｄを参照しながら、演算処理すべきデ
ータを選択する選択信号１０１および１０２を送出する
。
およびＣ１２を入力して上記のＶビットおよび禁止信号
ＩＮＨａ−ＩＮＨｄを参照しながら、演算処理すべきデ
ータを選択する選択信号１０１および１０２を送出する
。
Ｇレジスタ１５は複数個のレジスタからなる汎用レジス
タ群であり、それぞれアドレスを付されていて独立に使
用できるレジスタ群である。通常、演算処理すべきデー
タの入力および演算処理結果の出力はＧレジスタ！５の
一つを経由して実行される。
タ群であり、それぞれアドレスを付されていて独立に使
用できるレジスタ群である。通常、演算処理すべきデー
タの入力および演算処理結果の出力はＧレジスタ！５の
一つを経由して実行される。
第１の選択回路１６は選択信号１０１に従って、パイパ
スライン１０７を経由するデータとパイパスライン１０
８を経由するデータとＧレジスタ１５から読出したデー
タＤＩのいずれか一つを選択データ１０３として送出す
る。同様にして第２の選択回路１７は選択信号１０２に
従って、バイパスライン１０７を経由するデータと／曳
イパスライン１０８を経由するデータとＧレジスタ１５
から読出したデータＤ２のいずれか一つを選択データ１
０４として送出する。
スライン１０７を経由するデータとパイパスライン１０
８を経由するデータとＧレジスタ１５から読出したデー
タＤＩのいずれか一つを選択データ１０３として送出す
る。同様にして第２の選択回路１７は選択信号１０２に
従って、バイパスライン１０７を経由するデータと／曳
イパスライン１０８を経由するデータとＧレジスタ１５
から読出したデータＤ２のいずれか一つを選択データ１
０４として送出する。
ＰＩレジスタ１８は選択データ１０３を入力し、信号線
１（１５を経由してそれを１＊算部２０に送出すると同
時に２３レジスタ２１に送出して保持させる。同様にし
てＰ２レジスタ１９は選択データ１０４を入力し、信号
線１０６を経由してそれを演算部２０に送出すると同時
に２４レジスタ２３に送出して保持させる。
１（１５を経由してそれを１＊算部２０に送出すると同
時に２３レジスタ２１に送出して保持させる。同様にし
てＰ２レジスタ１９は選択データ１０４を入力し、信号
線１０６を経由してそれを演算部２０に送出すると同時
に２４レジスタ２３に送出して保持させる。
演算部２０はＰＩレジスタ１８およびＰ２レジスタ１９
が送出するデータを入力し、演算処理してＲレジスタ２
２へ送出すると同時にバイパスライン１０７を経由して
第１の選択回路ＩＢおよび第２の選択回路１７へ送出す
る。
が送出するデータを入力し、演算処理してＲレジスタ２
２へ送出すると同時にバイパスライン１０７を経由して
第１の選択回路ＩＢおよび第２の選択回路１７へ送出す
る。
Ｒレジスタ２２は演算部２０が送出した演算処理結果を
入力し、それをバイパスライン１０８を経由して第１の
選択回路１８および第２の選択回路１７へ送出すると同
時にＧレジスタ１５へ送出する。
入力し、それをバイパスライン１０８を経由して第１の
選択回路１８および第２の選択回路１７へ送出すると同
時にＧレジスタ１５へ送出する。
比較回路２４はｐ３レジスタ２１が信号線１０９を経由
して送出したデータ（ＰＩレジスタ１８から演算部２０
へ送出されたデータと同一のデータ）とＧレジスタ１５
が送出したデータ０３ （本来演算処理するはずであっ
たデータ）とを入力し１両者を比較して不一致信号Ｃ１
を送出する。同様にして比較回路２５はＰ４レジスタ２
３が信号線１１０を経由して送出したデータ（Ｐ２レジ
スタ１８から演算部２０へ送出されたデータと同一のデ
ータ）とＧレジスタ１５が送出したデータ０４ （本来
演算処理するはずであったデータ）とを入力し、両者を
比較して不一致信号Ｃ２を送出する。
して送出したデータ（ＰＩレジスタ１８から演算部２０
へ送出されたデータと同一のデータ）とＧレジスタ１５
が送出したデータ０３ （本来演算処理するはずであっ
たデータ）とを入力し１両者を比較して不一致信号Ｃ１
を送出する。同様にして比較回路２５はＰ４レジスタ２
３が信号線１１０を経由して送出したデータ（Ｐ２レジ
スタ１８から演算部２０へ送出されたデータと同一のデ
ータ）とＧレジスタ１５が送出したデータ０４ （本来
演算処理するはずであったデータ）とを入力し、両者を
比較して不一致信号Ｃ２を送出する。
各々の比較は、転送レジスタ８および９に有効なアドレ
スがあるときに実施される。
スがあるときに実施される。
レジスタ２６〜２９は、それぞれ２１〜Ｐ４レジスタに
対応しており、ＰＩ−Ｐ４レジスタに保持されているデ
ータが、どのパイパスラインを経由したものであるかの
情報を保持している。
対応しており、ＰＩ−Ｐ４レジスタに保持されているデ
ータが、どのパイパスラインを経由したものであるかの
情報を保持している。
フリップフロップ３０ａ、 ３０ｂは、不一致信号Ｃｔ
と、レジスタ２８からの選択信号１１１を入力し、次の
条件でセットされる。
と、レジスタ２８からの選択信号１１１を入力し、次の
条件でセットされる。
フリップフロップ３０ａのセット条件
（不一致信号ＣＩ＝１）・ （選択信号１１１＝Ａ）・
（比較タイミング＝１） フリップフロップ３０ｂのセット条件 （不一致信号ＣＩ＝１）・ （選択信号＋１１＝ Ｂ）
・（比較タイミング＝１） Ａ：パイパスライン＋０７を経由したデータを２３レジ
スタ２１が保持していることを示す。
（比較タイミング＝１） フリップフロップ３０ｂのセット条件 （不一致信号ＣＩ＝１）・ （選択信号＋１１＝ Ｂ）
・（比較タイミング＝１） Ａ：パイパスライン＋０７を経由したデータを２３レジ
スタ２１が保持していることを示す。
Ｂ：バイパスライン１０８を経由したデ−夕をＰ３レジ
スタ２１が保持していることを示す。
スタ２１が保持していることを示す。
フリップフロップ３０ｃ、 ３０ｄは、不一致信号ｃｌ
がＣ２に、レジスタ２８からの選択信号１１１がレジス
タ２９からの選択信号１１２に代ることを除き同様のセ
ント条件でセットされる。フリップフロップ３０ａ〜３
０ｄは、１がセットされるとその後保持され、禁ＩＩユ
信号ＩＮＨａ −ＩＮＨｄを制御部１４に送り続け、不
一致を起したパイパスラインの使用を禁止する。
がＣ２に、レジスタ２８からの選択信号１１１がレジス
タ２９からの選択信号１１２に代ることを除き同様のセ
ント条件でセットされる。フリップフロップ３０ａ〜３
０ｄは、１がセットされるとその後保持され、禁ＩＩユ
信号ＩＮＨａ −ＩＮＨｄを制御部１４に送り続け、不
一致を起したパイパスラインの使用を禁止する。
表１は第１の選択回路１Ｂの選択条件を示している。
表１
（ｆｆ”ｊ Ｖ２ ・・・アドレス信号Ｗ２のチェ
ックピットｖ３ ・・・アドレス信号Ｗ３のチェック
ピットＶｌｌ・・・アドレス信号Ｒ１１のチェックピッ
トＳ１＝ １、すなわち一致信号ｃｔｔ＝ １ （アド
レス信号Ｒ１１およびｔｌ１２が一致しているとき）と
なり、同時にアドレス信号Ｒ１１および臀２の各チェッ
クビットｖ１１およびｖ２がそれぞれのアドレス信号Ｒ
１１およびＷ２の有効性を示しており、さらに５３＝Ｏ
のときには、第１の選択回路１６が選択する選択データ
１０３はパイパスライン１０７を経由した演算部２０の
出力となる（ケース（Ａ））。同様にして５２＝１、す
なわち一致信号Ｃｌ２＝ １ （アドレス信号Ｒ１１お
よびＷ３が一致しているとき）となり、同時にアドレス
信号Ｒ１１およびＷ３の各チェックビットＶｌｌおよび
ｖ３がそれぞれのアドレス信号Ｒ１１およびＷ３の有効
性を示すと共に５１＝０および５４＝０のときには、選
択データ１０３はパイパスライン１０８を経由したＲレ
ジスタ２２の出力となる（ケース（Ｂ） ） 。
ックピットｖ３ ・・・アドレス信号Ｗ３のチェック
ピットＶｌｌ・・・アドレス信号Ｒ１１のチェックピッ
トＳ１＝ １、すなわち一致信号ｃｔｔ＝ １ （アド
レス信号Ｒ１１およびｔｌ１２が一致しているとき）と
なり、同時にアドレス信号Ｒ１１および臀２の各チェッ
クビットｖ１１およびｖ２がそれぞれのアドレス信号Ｒ
１１およびＷ２の有効性を示しており、さらに５３＝Ｏ
のときには、第１の選択回路１６が選択する選択データ
１０３はパイパスライン１０７を経由した演算部２０の
出力となる（ケース（Ａ））。同様にして５２＝１、す
なわち一致信号Ｃｌ２＝ １ （アドレス信号Ｒ１１お
よびＷ３が一致しているとき）となり、同時にアドレス
信号Ｒ１１およびＷ３の各チェックビットＶｌｌおよび
ｖ３がそれぞれのアドレス信号Ｒ１１およびＷ３の有効
性を示すと共に５１＝０および５４＝０のときには、選
択データ１０３はパイパスライン１０８を経由したＲレ
ジスタ２２の出力となる（ケース（Ｂ） ） 。
ケー ス（Ａ）およびケース（Ｂ）以外のときには、選
択データ１０３はＧレジスタ１５が送出するデータＤ１
となる（ケース（Ｃ））。
択データ１０３はＧレジスタ１５が送出するデータＤ１
となる（ケース（Ｃ））。
表２は第２の選択回路１７の選択条件を示している。
表２
Ｑ）”ｊ Ｖ２ ・・・アドレス信号Ｗ２のチェッ
クビー２トＶ３ ・・・アドレス信号Ｗ３のチェック
ピットＶ２＋・・・アドレス信号Ｒ２１のチェックビッ
ト５５＝１、すなわち一致信号Ｃ２＋＝ １ （アドレ
ス信号Ｒ２１および臀２が一致しているとき）となり、
同時にアドレス信号Ｒ２１およびＷ２の各チェックヒラ
１−Ｖ２１およびｖ２がそれぞれのアドレス信号Ｒ２１
および讐２の有効性を示しており、さらに８７＝０のと
きには、第２の選択回路１７が選択する選択データ１０
４はパイパスライン１０７を経由した演算部２０のすな
わちＣ２２＝ １ （アドレス信号Ｒ２１および−３が
一致しているとき）となり、同時にアドレス信号？２１
およびＷ３の各チェックビットｖ２１およびｖ３がそれ
ぞれのアドレス信号Ｒ２１および１ｌ１３の有効性を称
すと共に５５＝Ｏおよび５８＝Ｏのときには、選択ｆ−
夕１０４はパイパスライン１０８を経由したＲレジスタ
２２の出力となる（ケース（Ｂ） ） 、ケース：Ａ）
およびケース（Ｂ）以外のときには、選択データ１０４
はＧレジスタ１５が送出するデータＤ２となる（ケース
（Ｃ））。
クビー２トＶ３ ・・・アドレス信号Ｗ３のチェック
ピットＶ２＋・・・アドレス信号Ｒ２１のチェックビッ
ト５５＝１、すなわち一致信号Ｃ２＋＝ １ （アドレ
ス信号Ｒ２１および臀２が一致しているとき）となり、
同時にアドレス信号Ｒ２１およびＷ２の各チェックヒラ
１−Ｖ２１およびｖ２がそれぞれのアドレス信号Ｒ２１
および讐２の有効性を示しており、さらに８７＝０のと
きには、第２の選択回路１７が選択する選択データ１０
４はパイパスライン１０７を経由した演算部２０のすな
わちＣ２２＝ １ （アドレス信号Ｒ２１および−３が
一致しているとき）となり、同時にアドレス信号？２１
およびＷ３の各チェックビットｖ２１およびｖ３がそれ
ぞれのアドレス信号Ｒ２１および１ｌ１３の有効性を称
すと共に５５＝Ｏおよび５８＝Ｏのときには、選択ｆ−
夕１０４はパイパスライン１０８を経由したＲレジスタ
２２の出力となる（ケース（Ｂ） ） 、ケース：Ａ）
およびケース（Ｂ）以外のときには、選択データ１０４
はＧレジスタ１５が送出するデータＤ２となる（ケース
（Ｃ））。
」二記のように表１および表２において、ケース：Ａ）
は演算部２０の演算処理結果を直ちに次の演算処理に取
込む場合であり、ケース（Ｂ）は演算部２０乃演算処理
結果を一度Ｒレジスタ２２に保持した後、こそれを演算
処理に取込む場合であり、さらにケース（Ｃ）はパイパ
スライン１０７および１０８に量系なくＧレジスタ１５
から演算処理すべきデータを佼込まなければならない場
合である。
は演算部２０の演算処理結果を直ちに次の演算処理に取
込む場合であり、ケース（Ｂ）は演算部２０乃演算処理
結果を一度Ｒレジスタ２２に保持した後、こそれを演算
処理に取込む場合であり、さらにケース（Ｃ）はパイパ
スライン１０７および１０８に量系なくＧレジスタ１５
から演算処理すべきデータを佼込まなければならない場
合である。
このようにしてパイパスライン１０７または１０８Ｐ３
レジスタ２１またはＰ４レジスタ２３に保持されている
ので、これらを比較回路２４または２５においてそれぞ
れ本来演算ＢＢ２０に取込むべＳはずのデータＤ３また
はＤ４と比較することによって演算部２０の演算処理結
果の有効性を検証すると共に、それらの不一致信号Ｃ１
およびＣ２をフリップフロップ３０ａ〜３０ｄへ入力し
て不一致信号ＣＩおよびＣ２のいずれかが不一致を検出
したときには禁止信号Ｉ ＮＨａ〜Ｉ ＮＨｄのいずれ
かを送出するので、以後バイパスライン１０７または１
０８を経由するデータの取込みが禁止される。
レジスタ２１またはＰ４レジスタ２３に保持されている
ので、これらを比較回路２４または２５においてそれぞ
れ本来演算ＢＢ２０に取込むべＳはずのデータＤ３また
はＤ４と比較することによって演算部２０の演算処理結
果の有効性を検証すると共に、それらの不一致信号Ｃ１
およびＣ２をフリップフロップ３０ａ〜３０ｄへ入力し
て不一致信号ＣＩおよびＣ２のいずれかが不一致を検出
したときには禁止信号Ｉ ＮＨａ〜Ｉ ＮＨｄのいずれ
かを送出するので、以後バイパスライン１０７または１
０８を経由するデータの取込みが禁止される。
以上説明したように本発明は、バイパスラインを経由し
て高速に演算処理を行なうデータを演算部に取込むと共
に一時保持し、それを本来演算処理するはずであったデ
ータと常時比較することにより、バイパスラインやその
制御回路に障害が発生しても直ちにそれを検出すること
ができ、また、上記の比較結果が不一致となったときに
は以後不一致を起したバイパスラインを経由したデータ
を演算部に取込むことを禁止することにより、上記の障
害が発生しても正常なデータを使って演算処理を実行で
き、したがって、従来のように原因不明のデータ化けな
どが潜入する危険を回避することができるので、演算処
理結果の信頼性、すなわちデータ処理装置（システム）
の信頼性を向上させるという効果がある。
て高速に演算処理を行なうデータを演算部に取込むと共
に一時保持し、それを本来演算処理するはずであったデ
ータと常時比較することにより、バイパスラインやその
制御回路に障害が発生しても直ちにそれを検出すること
ができ、また、上記の比較結果が不一致となったときに
は以後不一致を起したバイパスラインを経由したデータ
を演算部に取込むことを禁止することにより、上記の障
害が発生しても正常なデータを使って演算処理を実行で
き、したがって、従来のように原因不明のデータ化けな
どが潜入する危険を回避することができるので、演算処
理結果の信頼性、すなわちデータ処理装置（システム）
の信頼性を向上させるという効果がある。
第１図は本発明のデータ処理装置の一実施例を示すブロ
ック図である。 １〜９・・・転送レジスタ、 １０〜１３，２４．２５・・・比較回路、１４・・・制
御部、 １５・・・Ｇレジスタ、１６．１？・
・・選択回路、 １８・・・Ｐｉレジスタ、１９・・
・Ｐ２レジスタ、２０・・・演算部、２１・・・Ｐ３レ
ジスタ、２２・・・Ｒレジスタ、２３・・・Ｐ４レジス
タ、 ２６〜２９・・・レジスタ、３０ａ〜３０
ｄ・・・フリップフロップ。
ック図である。 １〜９・・・転送レジスタ、 １０〜１３，２４．２５・・・比較回路、１４・・・制
御部、 １５・・・Ｇレジスタ、１６．１？・
・・選択回路、 １８・・・Ｐｉレジスタ、１９・・
・Ｐ２レジスタ、２０・・・演算部、２１・・・Ｐ３レ
ジスタ、２２・・・Ｒレジスタ、２３・・・Ｐ４レジス
タ、 ２６〜２９・・・レジスタ、３０ａ〜３０
ｄ・・・フリップフロップ。
Claims (1)
- 【特許請求の範囲】 アドレスデータを順次に転送していく転送レジスタ群と
、前記アドレスデータにより指定される汎用レジスタ群
と、前記アドレスデータが指示する汎用レジスタの内容
を演算処理する演算部とを有し、同一の汎用レジスタへ
の書込み動作と読出し動作が競合するようなときバイパ
スラインを経由してデータを送ることによって前記の競
合による待合せを無くするパイプライン処理方式のデー
タ処理装置において、 前記バイパスラインを経由した前記データを保持するレ
ジスタと、前記の競合を発生した汎用レジスタから読出
したデータと前記レジスタから読出したデータとを比較
する比較回路と、前記比較回路において不一致が検出さ
れたとき不一致を起したバイパスラインを経由してデー
タを送ることを禁止する信号を送出するバイパスライン
対応に設けられたフリップフロップとを備えたことを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211515A JPS6270938A (ja) | 1985-09-24 | 1985-09-24 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211515A JPS6270938A (ja) | 1985-09-24 | 1985-09-24 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6270938A true JPS6270938A (ja) | 1987-04-01 |
Family
ID=16607192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211515A Pending JPS6270938A (ja) | 1985-09-24 | 1985-09-24 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6270938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6339036A (ja) * | 1986-08-01 | 1988-02-19 | Nec Corp | パイプライン処理方式 |
| CN1319814C (zh) * | 2002-09-06 | 2007-06-06 | 有限会社圣特鲁思 | 用于制造平板架的方法和装置 |
-
1985
- 1985-09-24 JP JP60211515A patent/JPS6270938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6339036A (ja) * | 1986-08-01 | 1988-02-19 | Nec Corp | パイプライン処理方式 |
| CN1319814C (zh) * | 2002-09-06 | 2007-06-06 | 有限会社圣特鲁思 | 用于制造平板架的方法和装置 |
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