ES2271949T3 - Alineacion de bits de paridad para eliminar errores en la conmutacion de un circuito de procesamiento activo a uno de reserva. - Google Patents
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Abstract
SE PRESENTA UN METODO DE CONMUTACION ENTRE UN APARATO DE COMUNICACION ACTIVO Y EN ESPERA QUE TENGA BITS DE PARIDAD JERARQUICAMENTE ANIDADOS. SE CALCULA UN BIT DE PARIDAD DE ORDEN MAYOR EN BASE A DATOS DEFINIDOS ASI COMO EN BASE A UN BIT DE PARIDAD DE ORDEN MENOR. SE SUMINISTRA UN METODO PARA ALINEAR CADA BIT DE PARIDAD GENERADO POR UN PROCESADOR EN ESPERA CON UN BIT DE PARIDAD CORRESPONDIENTE GENERADO INDEPENDIENTEMENTE POR UN PROCESADOR ACTIVO. EN EL ALINEAMIENTO SE REALIZA ANTES DE QUE SEAN SUMINISTRADOS LOS MARCOS DE SALIDA DE LOS DATOS POR EL PROCESADOR EN ESPERA PARA SUMINISTRAR UNA CONMUTACION DE MANERA QUE EL PRIMER MARCO DE DATOS SUMINISTRADO POR EL PROCESADOR EN ESPERA COMPRENDA BITS DE PARIDAD QUE ESTEN EN CONCORDANCIA CON LOS DATOS CORRESPONDIENTES EN EL MARCO.
Description
Alineación de bits de paridad para eliminar
errores en la conmutación de un circuito de procesamiento activo a
uno de reserva.
Esta invención generalmente se relaciona con una
red de telecomunicaciones en la cual los aparatos de procesamiento
activo y de reserva son utilizados en el procesamiento y la
transmisión de datos. Esta invención más específicamente se
relaciona con la conmutación de un aparato de procesamiento activo a
uno pasivo cunado los datos que son manejados por los aparatos
incluyen bits de paridad con base jerárquica.
Es común en una red de telecomunicaciones de
alta confiabilidad proporcionar dos aparatos de procesamiento
sustancialmente idénticos usados para procesar y transmitir los
datos del usuario en la red. El par de aparatos es típicamente
referido como un aparato activo y uno de reserva en el cual el
aparato activo se ocupa del procesamiento y la transmisión de los
datos del usuario estando el aparato de reserva sin utilizar pero
listo para asumir la responsabilidad de procesar y transmitir los
datos del usuario. Un cambio de procesamiento del aparato activo al
de reserva permite al aparato activo experimentar pruebas y
mantenimientos para asegurar que continué con su confiabilidad o
puede ocurrir debido a un fallo del aparato activo. Es, por
supuesto, deseado que una conmutación o transición del aparato
activo al de reserva que maneja la transmisión de datos del usuario
sea realizada con el mínimo, y preferiblemente sin interrupción de
los datos del usuario procesados por el aparato.
Varios tipos de técnicas de detección de errores
son utilizadas para detectar errores en los datos del usuario. El
uso de bits de paridad es bien conocido en el arte. Un bit de
paridad o un grupo de bits son generados por un cálculo en base a
una recolección de datos a ser protegidos. En un sistema binario, un
bit de paridad par o un bit de paridad impar es determinado en base
a si la suma de una pluralidad de bits o bytes a ser protegidos
resultan en un número que es par o impar.
Los datos son frecuentemente transmitidos en
tramas en una red de telecomunicaciones donde la trama es construida
para contener datos del usuario o carga útil y un encabezamiento que
contiene información utilizada por la red en el procesamiento de la
trama de datos. Debido a que tales tramas pueden ser construidas de
una manera jerárquica para incluir y construir sobre subtramas
previamente construidas (tramas parciales), tales tramas jerárquicas
construidas pueden resultar en la creación de bits de paridad
generados de manera jerárquica en los cuales un primer bit de
paridad protege una primera subtrama, un segundo bit de paridad está
basado en la primera subtrama más información adicional, y las
subtramas adicionales son construidas de manera similar creando una
jerarquía de subtramas en la cual los bits de paridad tienen un
rango basado en la jerarquía. Los bits de paridad superiores están
basados en la información de la subtrama y los bits de paridad de
rango inferior. De esta forma, los bits de paridad de rango superior
protegen no solamente los datos, sino también la integridad de los
bits de paridad de rango inferior.
Mientras esta técnica proporciona una
confiabilidad incrementada en la detección de errores en la trama,
tales bits de paridad jerárquicos presentan problemas cuando se
desea conmutar el aparato utilizado para generar tal trama de un
aparato activo a uno de reserva. Este problema surge porque el
aparto de reserva no habría estado procesando normalmente las tramas
previamente generadas de información en el momento de la conmutación
deseada del aparato activo al de reserva. Los bits de paridad
"anidados" están basados en una o más tramas anteriores para
asegurar la protección contra errores a través de una serie de tales
tramas. El aparato de reserva no será, en el momento de la
conmutación del dispositivo activo, capaz de generar de manera
inmediata los bits de paridad anidados correctos para la próxima
trama a ser transmitida. Esto ocurre porque el aparato de reserva no
ha procesado las tramas anteriores de datos lo que es requerido para
determinar los bits de paridad anidados correctos a ser introducidos
en la primera trama a ser transmitida por el aparato de reserva.
Un enfoque a este problema es desechar la
historia de los bits de paridad anidados previamente generados por
el aparato activo y comenzar la transmisión con una trama generada
por el aparato de reserva con una nueva serie de bits de paridad.
Sin embargo, al menos la primera trama generada por el aparato de
reserva usando esta técnica resultará en bits de paridad los cuales
parecerán indicar datos asociados erróneos para el equipo de
recepción en la red (o el equipo del usuario final) que descodifica
los bits de paridad. De esta forma, esta técnica puede resultar en
que el equipo de recepción rechace varias tramas de datos que son
erróneas. Una solicitud para la retransmisión de tales datos puede
ser hecha en base a la paridad incorrecta percibida. En algunos
diseños de sistemas tal operación de conversión puede ser aceptable.
Sin embargo, en los sistemas donde el requerimiento para la
retransmisión de una pluralidad de tramas de datos puede representar
retrasos inaceptables en la recepción de los datos correctos en el
equipo de recepción o en los sistemas en los cuales los datos
erróneos pueden producir actividad de mantenimiento no deseable,
está técnica puede no resultar aceptable. De esta forma, existe la
necesidad de una técnica mejorada para hacer la transición desde un
aparato activo a uno de reserva en una red de telecomunicaciones
donde bits de paridad jerárquicos anidados son empleados.
Es un objeto de la presente invención
proporcionar una solución a la necesidad anterior y proporcionar un
paso inventivo en el arte proporcionando una conmutación sin fallos
en el sistema del aparato activo al de reserva en el cual los bits
de paridad anidados jerárquicos son generados. Como es usado aquí,
la conmutación "sin fallos en el sistema" se refiere a la
capacidad de hacer una conversión del equipo activo al de reserva
sin que bits de paridad incorrectos sean transmitidos.
De acuerdo con una realización de la presente
invención, un método es proporcionado para permitir la conmutación
sin fallos en el sistema entre el aparato de telecomunicaciones
activo y el de reserva la cual genera los bits de paridad anidados
jerárquicos. De acuerdo con la realización ilustrativa, una técnica
de bits de paridad jerárquicos de tercer orden es acomodada mediante
la sincronización de las tramas a ser transmitidas por el aparato de
reserva con las condiciones apropiadas de los bits de paridad antes
de la transferencia desde el aparato activo al aparato de reserva.
En la realización ejemplar, el primero, segundo, y tercer bits de
paridad son utilizados donde el tercer bit de paridad protege una
tercera subtrama de datos, un segundo bit de paridad protege una
segunda subtrama de datos la cual incluye la tercera subtrama de
datos que incluye el tercer bit de paridad, y el primer bit de
paridad (de rango más alto) reside en una primera subtrama y está
también basada en ambas, la tercera y la segunda subtramas y por lo
tanto, está basada en ambos, el tercer y segundo bits de paridad así
como la otra información incluida.
Comenzando con la primera trama, el aparato de
reserva empieza a generar subtramas y los bits de paridad anidados.
Sin embargo, hasta que los bits de paridad asociados con las tramas
generadas por el aparato de reserva estén alineados con los bits de
paridad correspondientes en las tramas generadas por el aparato
activo, las tramas de salida transmitidas a la red continúan siendo
tramas generadas por el aparato activo. En la realización ejemplar,
tres bits de paridad deben ser alineados para tener la misma
polaridad o estado que los bits de paridad correspondientes
generados por el aparato activo actual. De acuerdo con la
realización ejemplar de la presente invención, la decisión de si
invertir cada bit de paridad es hecha de manera secuencial por orden
del rango del bit de paridad. Por ejemplo, el bit de paridad de
rango más bajo (el bit de paridad introducido a mayor profundidad)
es determinado primero, el próximo bit de paridad más bajo es
determinado a continuación, y el bit de paridad del orden más alto
(rango N) es el último que se determina.
De acuerdo con un reconocimiento importante
hecho de acuerdo con la presente invención, se ha descubierto que la
inversión previa de un bit de paridad de rango inferior influenciará
las diferentes decisiones de alineación de paridad. De esta forma,
la historia de las inversiones de los bits de paridad de rango
inferior es necesaria. Las secuencias de inversión de bits de
paridad predeterminadas son almacenadas para cada una de las
posibles ramas de decisión las cuales pueden ser seguidas en base a
si los bits de paridad de rango correspondientes asociados con los
lados activos y de reserva son iguales y si un bit de paridad de
rango inferior ha sido previamente invertido.
De acuerdo con la realización ilustrativa de la
presente invención, el aparato de reserva alinea cada uno de los
tres rangos de los bits de paridad en una trama de manera que cada
uno iguale el bit de paridad correspondiente en el lado activo. De
esta forma, después de tal procesamiento, una transición puede ser
hecha del aparato activo al de reserva sin incurrir en ningún error
percibido en los datos debido a bits de paridad incorrectos por el
equipo de recepción de las tramas de datos. Esto proporciona una
capacidad de conmutación sin fallos en el sistema.
La Fig. 1 ilustra un diagrama en bloque de un
aparato ejemplar que genera tramas de datos las cuales incluyen bits
de paridad jerárquicos anidados.
Las Figs. 2, 3, y 4 ilustran un primer, un
segundo, y un formato final de trama, respectivamente, para la
información procesada por el aparato como es mostrado en la Fig.
1.
La Fig. 5 ilustra un diagrama en bloque de una
realización de acuerdo con la presente invención en la cual las
tramas que incluyen los bits de paridad jerárquicos son generadas
por los procesadores activo y de reserva.
La Fig.6 es un diagrama en bloque de una
realización del circuito de interfase mostrado en la Fig. 5.
La Fig. 7 es un diagrama de flujo de un método
de acuerdo con una realización de la presente invención que ilustra
los pasos utilizados para alinear los bits de paridad anidados
jerárquicos.
La Fig. 1 ilustra un procesador multinivel
ejemplar 10 el cual genera tramas de datos que incluyen información
del usuario a ser transmitidas a través de una red de
telecomunicaciones. El procesador 10 incluye una pluralidad de
etapas de ensamblaje de las tramas las cuales cada una añade datos
adicionales y utiliza los bits de paridad calculados en una técnica
anidada jerárquica para proporcionar protección contra errores. Una
ensamblador de carga útil de información 12 recibe y ensambla los
datos del usuario desde tanto una fuente sencilla un de una
pluralidad de fuentes para la transmisión a través de la red de
telecomunicaciones. Un agrupamiento de tales datos del usuario es
ensamblado de una manera conocida para formar una carga útil sobre
una base trama por trama. Los datos del usuario son combinados como
es indicado por el nodo de adición 14 con información adicional
generada por el circuito de procesamiento de ruta 16. La información
de procesamiento de ruta incluye información tal como estado,
identificación del usuario, un bit de paridad, y otra información
que pueda ser considerada colectivamente como un primer
encabezamiento. Esta información es combinada con los datos del
usuario ensamblados desde el ensamblador 12 por el nodo 14. La
salida del nodo 14 (encabezamiento 1 y carga útil 22) es leída por
un procesador de paridad intercalada de bits 18 el cual genera el
bit de paridad de rango más bajo (B3) en la realización ejemplar.
Este bit de paridad es transmitido al circuito de procesamiento de
datos 16 para la inclusión con la próxima trama generada de datos
generada por el nodo 14. Cada trama (realmente una subtrama)
generada por el nodo 14 porta un bit de paridad que fue determinado
en base a los datos contenidos en la trama precedente
(subtrama).
Con referencia a la Fig. 2, el formato de los
datos de la subtrama 20 generada como una salida del nodo 14 incluye
una carga útil 22 que consiste de los datos del usuario ensamblados
por el ensamblador 12, y el encabezamiento 24 generado por el
circuito de procesamiento de ruta 16. En la realización ejemplar, un
byte de paridad intercalada de bits, 26 comprende parte del
encabezamiento 24 y es generado por el generador de paridad 18. En
la realización ilustrativa, un byte de paridad de 8 bits 26 es
incluido en el cual cada uno de los ocho bits corresponde a la
paridad de los bits correspondientes portados por los bytes de 8
bits de la carga útil 22 y el encabezamiento 24. Por ejemplo, el
primer bit del byte de paridad de 8 bits consiste de un bit que
define una paridad par o impar en base a la adición de los primeros
bits correspondientes de todos los otros bytes asociados con una
subtrama 20. Cada uno de los bits sucesivos 2-8 del
byte de paridad corresponde a una paridad par o impar para los bits
correspondientes 2-8 de todos los otros bytes
portados en la subtrama 20. Será evidente para aquellos expertos en
el arte que la protección a la paridad específica puede variar, en
base al agrupamiento de los bits y bytes a ser protegidos por los
bytes y bits de paridad correspondiente.
Retornando a la Fig. 1, un circuito de
procesamiento de línea 28 proporciona información adicional que
incluye un segundo byte de prioridad para formar lo que puede ser
considerado como el segundo encabezamiento el cual está unido a la
subtrama 20 por el nodo de adición 30. Un segundo byte de paridad
intercalada de bits (B2) es generado por un generador de paridad 32
e insertado por el circuito de procesamiento de línea 28 durante la
generación de cada trama (subtrama).
La Fig. 3 ilustra el formato de datos de una
subtrama 34 como una salida desde el nodo 30. Como será evidente,
esta subtrama incluye toda la información contenida por la subtrama
20 y adicionalmente incluye información adicional contenida en un
segundo encabezamiento 36 que incluye un segundo byte de paridad de
8 bits 38. El byte de paridad 38 es construido de manera similar a
aquello previamente explicado con respecto al byte de paridad 26 ya
que cada uno de los 8 bits comprende la protección contra errores
par e impar de los bits correspondientes en los bytes contenidos en
la subtrama 34. Sin embargo, el byte de paridad 38 también
proporciona protección contra errores del byte de paridad
previamente generado 26 y de esta forma, el byte de paridad 38
variará de acuerdo con los cambios en el byte de paridad precedente
26 así como los cambios de otros bytes de datos en la subtrama 34.
También, como se explicó con respecto al byte de paridad 26, el byte
de paridad 38 incluido en una subtrama es calculado en base a los
datos contenidos en la subtrama precedente 34 transmitida desde el
nodo 30. Será evidente para aquellos expertos en el arte que los
bytes de paridad ilustrativos serán recibidos y almacenados por el
equipo de recepción final donde los bytes de paridad apropiados
serán aplicados a los datos de la trama anterior para permitir que
un cálculo de la detección de errores sea hecho por las técnicas
conocidas para el cálculo de la paridad.
Retornando a la Fig. 1, la subtrama 34 está
combinada con información adicional que puede ser considerada como
un tercer encabezamiento generado por el sistema de circuitos de
procesamiento de sección 40 el cual es añadido a la subtrama 34 por
el nodo 48. La información incluida en el tercer encabezamiento
incluye un byte de paridad final (B1) (del orden más alto) generado
por el circuito que genera la paridad intercalada de bits 44. La
trama tiene información adicional generada por el sistema de
circuito de procesamiento de sección el cual forma parte del tercer
encabezamiento. Una trama resultante final 54 es transmitida sobre
el canal de transmisión 50 y encaminada hasta la red de
telecomunicaciones 52. De acuerdo con la realización ejemplar, la
generación de tramas secuenciales de datos es proporcionada por el
procesador multinivel 10.
La Fig. 4 ilustra el formato de datos de la
trama final (completa) 54 a ser transmitida sobre el canal 50. La
trama 54 incluye la subtrama 34 junto con un tercer encabezamiento
56 el cual incluye un byte de paridad de primer rango (el más alto)
58. Como la generación previamente explicada de los bits de paridad
de rango inferior, la generación del byte de paridad 58 está basada
en la trama previamente generada e incluye la protección contra
errores de toda la información contenida en la última trama 54
incluyendo los bytes de paridad 26 y 38. Un cambio de un bit en el
byte de paridad 26 se propagará o se transmitirá como el "efecto
dominó" para cambiar los bytes de paridad 38 y 58. Igualmente,
un cambio a un bit en el byte de paridad 38 provocará cambios para
el byte de paridad 58, pero, por supuesto, no impactaría el byte de
paridad de rango inferior 26. De esta forma, para que el aparato de
reserva genere tramas con los bits de paridad correctos, es decir
iguales a los bits de paridad generados por el aparato activo, las
fronteras de la trama y la historia de la paridad anterior deben ser
conocidas. Los bytes de paridad generados por la nueva trama de
reserva deben ser alineados para reflejar la historia de los datos
correspondientes, es decir evitar la transmisión de los bits de
paridad que parecen indicar errores en los datos para el equipo de
recepción incluso cuando los datos recibidos no tienen errores. Una
realización ejemplar del aparato y un método ejemplar de acuerdo con
la presente invención los cuales son descritos a continuación
resuelven este problema de transición.
La Fig. 5 ilustra un diagrama en bloque de un
aparato de telecomunicaciones 60 de acuerdo con una realización de
la presente invención el cual genera tramas secuenciales de datos
protegidos por bits de paridad jerárquicos anidados. Los datos del
usuario son recibidos sobre el canal de comunicaciones 62. Otros
tipos de datos pueden ser recibidos como entradas sobre los canales
de comunicaciones 64 y 66. Los selectores (multiplexores) 68 y 70
seleccionan una de las dos entradas para alimentarla a través de los
canales de comunicaciones 72 y 74 hacia el procesador multinivel
activo 76 y el procesador multinivel de reserva 78, respectivamente.
En la realización ilustrativa se entenderá que las etiquetas
"activo" y "de reserva" se refieren a un momento dado de
la operación y que los roles de los procesadores multiniveles pueden
alternarse entre activo y de reserva. La etiqueta activo normalmente
designa el procesador multinivel que esta de manera activa
recibiendo los datos del usuario, procesando los datos y
transmitiendo los datos del usuario sobre un canal de salida hacia
el circuito de interfase 82. El circuito de interfase recibe las
entradas del reloj desde el reloj 84 como lo hacen los procesadores
activo y de reserva. El circuito de interfase 82 selecciona si
transmitir las tramas de salida generadas por los procesadores
activo o de reserva sobre el canal de salida 88 hacia el equipo de
recepción conectado al canal de salida 88.
Cada uno de los procesadores 76 y 78 puede
comprender un aparato tal como el mostrado en la Fig. 1 el cual
genera o construye tramas en base a los datos de entrada. Se asume
que el procesador multilevel activo 76 está recibiendo los datos del
usuario desde el canal 62 a través del selector 68 y el canal 72,
mientras el procesador multilevel de reserva 78 recibe otros datos
desde el canal 66 por el selector 70 y el canal de entrada 74. En
esta condición el procesador 76 genera tramas que portan los datos
del usuario las cuales son transmitidas al circuito de interfase 82
el cual acopla entonces las tramas a la salida 88 para la
transmisión al aparato de recepción apropiado. Mientras esta
actividad procede, el procesador multilevel de reserva 78 puede
recibir datos de prueba o mantenimiento los cuales son utilizados
para ejercitar o probar las funciones del procesador 78. El
procesador 78 genera tramas de salida en base a los datos de prueba
y transmite estas tramas sobre el canal de salida 81 hacia el
circuito de interfase 82. El circuito de interfase 82, el cual será
descrito en más detalle a continuación, selecciona entre una de sus
entradas para procesarla. En el ejemplo ilustrativo, la entrada 80
es seleccionada para ser procesada por el circuito de interfase 82 y
una salida resultante es transmitida sobre el canal 88. La entrada
sobre el canal 81 que representa la prueba del procesador 78 no es
transmitida por el circuito de interfase hacia el canal 88, pero
puede ser encaminada a otro sistema de circuitos asociado con tal
prueba (no mostrado).
Asumiendo que el procesador 78 está operando en
el modo de reserva y que es deseado invertir los modos de los
procesadores, o sea, hacer que le procesador 78 asuma el papel
activo mientras el procesador 76 asume el papel de reserva, los
datos del usuario 62 serán seleccionados por ambos selectores 68 y
70 para proporcionar entradas concurrentes sobre los canales 72 y 74
hacia ambos procesadores 76 y 78, respectivamente, antes del momento
deseado de la transición. De acuerdo con un modo preferido, pero no
exclusivo de operación de una realización de la presente invención,
los datos del usuario son encaminados al procesador de reserva 78
por un número suficiente de tramas antes que la conmutación real es
hecha para transmitir los datos generados por el procesador de
reserva 78. En el ejemplo ilustrativo, al menos una trama de los
datos del usuario habrá sido enviada y procesada por el procesador
de reserva 78 antes que la trama deseada en la cual la transición va
a ocurrir. Esto ofrece al circuito de interfase 82 tiempo para
implementar los pasos de acuerdo con la presente invención para
lograr la alineación de los bits de paridad de manera que los bits
de paridad "correctos" sean siempre transmitidos sobre el canal
88. O sea, habrá conmutación sin fallo en el sistema con
concordancia entre los datos y los bits de paridad para todas las
tramas transmitidas por el circuito de interfase 82 sin importar la
conmutación del procesamiento activo al de reserva desde el
procesador 76 al procesador 78.
La Fig. 6 ilustra un diagrama en bloque de un
circuito de interfase 82 de acuerdo con una realización de la
presente invención. Los registros 90 y 92 están asociados con los
procesadores activo y de reserva 76 y 78, respectivamente, y reciben
tramas generadas desde los procesadores sobre los canales de entrada
80 y 81. Antes de que se haga una transición desde el procesador
actualmente activo 76 hacia el procesador pasivo 78, una primera
trama de datos es generada por ambos procesadores y transmitida al
circuito de interfase 82 sobre las líneas 80 y 81, respectivamente.
Los circuitos de inversión 94 y 96 procesan estas tramas almacenadas
en los registros 90 y 92, respectivamente. Los circuitos de
inversión son usados para cambiar o invertir de manera selectiva la
polaridad (estado) del bit de paridad de rango más bajo 26; el
remanente de la trama no cambia. Un circuito de comparación 98
compara el bit de paridad 26 de la trama de reserva con el bit de
paridad 26 correspondiente de la trama activa correspondiente y
proporciona señales de control sobre las líneas de salida 100 a los
circuitos de inversión. El circuito de comparación 98 envía una
señal de salida sobre la línea 100 hacia el circuito de inversión 96
para controlar si el bit de paridad 26 va a ser invertido en base a
si es igual al bit de paridad correspondiente en el lado activo de
la misma trama. Una vez que esta decisión ha sido tomada, el
circuito de comparación 98 también transmite la decisión de
comparación por la ruta 101 al circuito de comparación 106. En todas
las tramas de sucesión el circuito de inversión 96 invertirá o no
invertirá el bit de paridad 26 en base a la decisión hecha durante
la trama actual por el circuito de comparación 98. Sin embargo, una
vez que la alineación de los bits de paridad es lograda, la misma
decisión continuará siendo hecha para las tramas siguientes a menos
que exista un error de paridad real. El circuito de inversión 94
puede haber estado invirtiendo o no invirtiendo el bit de paridad
del lado activo 26 antes de la primera trama; la elección de la
inversión del circuito 94 (el lado activo) permanece sin cambio
durante la conversión de activo a de reserva.
La explicación de acuerdo con la Fig. 6 y la
siguiente explicación de los pasos del método de acuerdo con la Fig.
7 describe una transición y comparaciones con respecto a un bit de
paridad simple por el contrario al byte de paridad discutido con
respecto a las Figs. 1-4. Se entenderá que con
respecto a cada bit en el byte de paridad las mismas decisiones
correspondientes serán hechas en base a bit por bit ya que cada bit
de paridad es calculado independiente de los otros bits de
paridad.
Los circuitos de inversión 102 y 104 reciben las
tramas procesadas por los circuitos de inversión 94 y 96,
respectivamente, y almacenan patrones (secuencias) de inversión de
paridad predeterminados que son seleccionados. Los circuitos de
inversión 102 y 104 invierten o no invierten el bit de paridad 38 en
dependencia de los resultados de la comparación hecha por el
circuito de comparación 106 y la decisión de inversión anterior
hecha por el circuito de comparación 98. El circuito de comparación
106 determina si el bit de paridad de segundo rango (bit de paridad
38) de la trama de reserva es igual al bit de paridad
correspondiente 38 en la trama activa correspondiente. Las
decisiones por los circuitos 106 y 98 son transmitidas sobre la ruta
107 hacia el circuito de comparación 114. Las señales de salida
sobre las líneas de control 108 desde el circuito de comparación 106
son usadas para controlar los circuitos de inversión 102 y 104. En
el ejemplo ilustrativo, el circuito de inversión 104 recibirá e
implementará la secuencia de inversión o de no inversión determinada
por la señal sobre la línea 108 desde el circuito de comparación 106
durante la trama actual. Esto permite que el estado del bit de
paridad de rango inferior 26 previamente determinado por el circuito
de comparación 98 e implementado por el circuito de inversión 96 sea
usado como parte de la determinación de la inversión de cada bit en
el byte de paridad 38. El estado de la inversión de la no inversión
de los bits del byte 38 por el circuito del lado activo 102 no es
cambiado. Los circuitos 102 y 104 no cambian los datos en la trama
procesada excepto para los bits de paridad en el byte 38.
Los circuitos de inversión 110 y 112 reciben las
tramas desde los circuitos 102 y 104, respectivamente, y almacenan
las secuencias predeterminadas de inversiones las cuales son
aplicadas durante la conversión del aparato activo al de reserva. La
decisión de la inversión implementada por el circuito 112 depende de
si el circuito de comparación 114 determina si el bit de paridad de
reserva correspondiente 58 es igual al bit de paridad
correspondiente 58 en el lado activo durante la misma trama y en las
decisiones de inversión anteriores hechas por los circuitos 96 y
106. De acuerdo con la realización ilustrativa, esta decisión es
implementada por las señales de control sobre las líneas de salida
116 desde el circuito de comparación. Esta decisión es hecha para
cada trama, pero como se explicó anteriormente, no variará una vez
que la alineación de los bits de paridad es lograda. El estado de la
inversión o de la no inversión del bit del lado activo 58 por el
circuito 110 no es cambiado.
La salida de la trama desde los circuitos de
inversión 110 y 112 son recibidas como entradas por los registros de
desplazamiento 118 y 120 los cuales cada uno almacena una trama de
datos. La salida de la trama sobre las líneas 122 y 124 desde los
registros 118 y 120, respectivamente, proporcionan entradas al
comparador 126 el cual proporciona una comparación bit por bit de
estas tramas. El resultado verdadero/falso de la comparación
completa de las tramas es proporcionado sobre la línea de salida 128
y proporciona un medio por el cual una determinación es hecha de que
la trama del lado de reserva está en sincronización de paridad
(alineación) con la trama del lado activo, es decir todos los bits
de paridad en la trama del lado de reserva son iguales a los bits de
paridad correspondientes en la trama del lado activo antes de hacer
la transición. La salida de la trama sobre las líneas 122 y 124
desde los registros es también proporcionada como entradas al
selector 130 el cual selecciona la trama activa o de reserva de
datos a ser acoplada a la línea de salida de datos 88 del circuito
de interfase 82. Una señal de control de selección portada sobre la
línea 132 determina cual de las tramas son seleccionadas. Un
controlador del sistema (no mostrado) recibe la señal
verdadera/falsa desde la línea 128 y es utilizada para proporcionar
una señal de control sobre una línea de selección 132 la cual evita
una transición de la corriente de datos activa a la pasiva hasta que
una señal verdadera es recibida sobre la línea 128.
Asumiendo que una transición es deseada desde el
procesador activo al pasivo, y asumiendo que el procesador activo no
ha encontrado un fallo real, una trama de datos es procesada por el
procesador de reserva 78 en paralelo con el procesador activo 76
para permitir a los circuitos de comparación 98, 106, y 114 tomar
decisiones de si los circuitos de inversión de reserva
correspondientes 96, 104, y 112 tendrán que implementar una
secuencia de inversión apropiada de los bits de paridad 26, 38, y
58, respectivamente. De esta forma, de acuerdo con una realización
preferida de la presente invención, al menos una trama es procesada
antes de la transición real de las tramas de transmisión procesadas
por el procesador de reserva 78. Será evidente para aquellos
expertos en el arte que una vez que una transición haya sido hecha
desde el procesador activo 76 al procesador pasivo 78, los papeles
serán invertidos y el lado entonces seleccionado para proporcionar
las tramas de salida de la información se convierte en el lado
activo; es decir el procesador 76 es entonces el lado de reserva y
el procesador 78 es el lado activo. Una transición subsiguiente de
activo a de reserva provoca las decisiones hechas por los circuitos
de comparación 98, 106, 114 para resultar en las decisiones de
inversión correspondientes a ser implementadas por los entonces
circuitos de inversión de reserva 94, 102, y 110, respectivamente,
mientras las decisiones implementadas por los circuitos 96, 104, y
112 permanecen sin cambios.
La Fig. 7 ilustra un diagrama de flujo de
acuerdo con una realización ejemplar de la presente invención la
cual ilustra los pasos que pueden ser implementados por el aparato
mostrado en la Fig. 6. Comenzando en INICIO 150, una determinación
es hecha por el paso 152 de si el bit de paridad de rango más bajo
en el lado de reserva es igual al bit de paridad correspondiente en
el lado activo, es decir es B3_{A} = B3_{S}? Donde "B"
representa un bit de paridad, "3" indica el rango, y los
subíndices especifican la asociación con A (de activo) o S (de
reserva). Como fue explicado anteriormente, la inversión de los bits
de paridad B3 es primero determinada. Una determinación de NO por
el paso 152 resulta en que el bit de paridad de rango más bajo sobre
el lado de reserva (B3_{S}) es invertido como es indicado en el
paso 154. La decisión de invertir o de no invertir el bit de paridad
más bajo es hecha durante cada trama. De acuerdo con la realización
ejemplar, las notaciones B3, B2, y B1 corresponden a los bits de
paridad de rango más bajo, intermedio, y más alto 26, 38, y 58, como
es mostrado en las Figs. 2, 3, y 4. Será también apreciado que los
pasos descritos para la Fig. 7 son hechos sobre una base de bit por
bit para cada bit de paridad correspondiente de los tres bytes de
paridad.
Con respecto a la corrección de B2, una decisión
de SI por el paso de determinación 152 conduce a una determinación
adicional por el paso de determinación 156. La determinación hecha
por el paso 156 es si el bit de paridad 38 en el lado de reserva es
igual al bit de paridad correspondiente 38 para la misma trama en el
lado activo, o sea, es B2_{A} = B2_{S}? Una determinación de NO
por el paso 156 resulta en que el paso 156 provoque una decisión de
inversión para el bit de paridad 38 (B2_{S}). Esta decisión es
almacenada e implementada, es decir B2_{S} va a ser invertido. Una
determinación de SI por el paso 156 resulta en una decisión de no
invertir el bit de paridad de segundo rango.
Con respecto a la corrección de B2, si la
determinación hecha por el paso 152 fuera de NO, entonces una
determinación de inversión para el bit de paridad de segundo rango
procede como sigue. Continuando desde la inversión de B3_{S} en el
paso 154, una determinación es hecha en el paso 160 para aplicar una
secuencia de inversión al bit de paridad de segundo orden, donde la
secuencia consiste en invertir el bit de paridad de segundo rango
durante las tramas del número par. O sea, durante los números de las
tramas 2, 4, 6,...., el bit de paridad de segundo rango 38
(B2_{S}(N)) es invertido; este no es invertido durante las
tramas con números impares. Siguiendo el paso 160, una determinación
es hecha en el paso 162 de si el bit de paridad de segundo rango a
continuación de la inversión proporcionada en el paso 160 es igual
al bit de paridad correspondiente en el lado activo, es decir es
B2_{A} = B2_{S}? Una determinación de NO por el paso 162 resulta
en que el paso 164 implementa una inversión a ser hecha de cada
segundo bit de paridad
B2_{S}.
B2_{S}.
Con respecto a la corrección de B1, será
evidente de la Fig. 7 que las decisiones de inversión para el primer
bit de paridad o de rango más alto 58 (B1_{S}) serán hechas en
dependencia de cual de las cuatros rutas de decisión de la
corrección de B2 es tomada. Si el paso 164 fue ejecutado, entonces
el bit de paridad más alto será invertido de acuerdo con la
secuencia determinada en el paso 166 donde B1_{S} es invertido
para los números de las tramas 3, 4, 7, 8, 11, 12,.... O sea, las
inversiones serán hechas en pares de dos con las no inversiones
siendo hechas en pares intermedios de dos. Esta secuencia indefinida
es continuada de acuerdo con el paso 166.
En la corrección de B1, una determinación de SI
por el paso 168 resultará en que la trama de rango más alto B1_{S}
sea invertida de acuerdo con una secuencia de la trama de 2, 3, 6,
7, 10, 11,...., como es indicado en el paso 168. Si el paso 168 fue
realizado, el bit de paridad de rango más alto B1_{S} será
invertido de acuerdo con las tramas con números pares como es
indicado en el paso 170. O sea, el bit de paridad de orden más alto
B1_{S} será invertido durante las tramas 2, 4, 6,....
Si el paso de determinación 156 resultaba en una
determinación de SI, no habrían sido iniciada las inversiones
precedente del segundo o tercer bits de paridad. Esto, así como los
pasos 166, 168, y 170, conduce a una determinación en el paso 172
para hacer una determinación de si el bit de paridad más alto en el
lado de reserva es igual al bit de paridad más alto correspondiente
durante la trama actual en el lado activo, es decir es B1_{A} =
B1_{S}? Una determinación de NO por el paso 172 resulta en que el
bit de paridad de orden más alto B1_{S} es invertido de acuerdo
con el paso 174. Una determinación de SI por el paso 172 resulta en
la terminación del proceso de alineación en FIN 176. Las decisiones
de inversión hechas para B3_{S}, B2_{S}, y B1_{S} son hechas
de manera secuencial e implementadas para todas las tramas hasta la
próxima transición de activo a de reserva.
De acuerdo con la realización ilustrativa de las
Figs. 1-4 en las cuales fueron usados bytes de
paridad de 8 bits, las acciones anteriores de la Fig. 7 son tomadas
para cada uno de los ocho bits de paridad en cada byte de paridad ya
que cada bit de paridad proporciona una indicación independiente de
paridad para las posiciones de los bits correspondientes en los
otros datos como fue discutido previamente. De esta forma, para un
byte de paridad de 8 bits, el proceso de
inversión-determinación anterior será hecho de
manera independiente para cada uno de los 8 bits en los bytes de
paridad.
Como fue descrito en la Fig. 7, los pasos 160,
166, 168, y 170 involucran la implementación de una secuencia de
inversión de bits predeterminada en base al número de la trama
(posición) en relación con una primera trama de comienzo. Se cree
que sea evidente para aquellos expertos en el arte que tales
secuencias de repetición puedan ser implementadas de varias formas
incluyendo las máquinas de estados, los circuitos lógicos, y los
procesos de software. De acuerdo con la realización preferida de la
presente invención, para mejorar la velocidad de procesamiento, es
preferido que las decisiones de inversión y las inversiones de los
bits sean implementadas en hardware. Se cree que sea evidente para
aquellos expertos en el arte que está técnica ejemplar explicada con
relación a tres niveles de prioridad pueda ser utilizada para
manejar varios niveles de bits de paridad anidados incluyendo rangos
de paridad de 2, 3, y mayores de 3.
En la anterior descripción de acuerdo con las
Figs. 6 y 7, las secuencias de inversión predeterminadas de los bits
de paridad son utilizadas en dependencia de las comparaciones de los
bits de paridad de reserva con los activos y en dependencia de la
historia anterior de las decisiones de inversión hechas con respecto
a los bits de paridad de rango inferior. Esta sección proporciona
una explicación de porque los patrones de inversión particulares
definidos en los pasos 160, 166, 168, y 170 son usados para lograr
la alineación de los bits de paridad.
Estas relaciones comparan la paridad calculada
por los aparatos activo y de reserva. Para estos cálculos, la trama
1 corresponde a la primera trama en la cual los aparatos activo y de
reserva están procesando datos equivalentes. La paridad insertada en
la trama 1 por los lados activo y de reserva puede ser diferente ya
que los dos lados estuvieron procesando datos diferentes antes de la
trama 1.
En las siguientes expresiones el valor en
paréntesis indica la trama en la cual los bits de paridad o datos
correspondientes ocurren. B3 (N+1) es el bit de paridad B3 26
insertado en la trama N+1, donde D3 (N) incluye todos los bits de
datos del encabezamiento 24 y de la carga útil 22 correspondientes
en la subtrama 20 de la trama N en la Fig. 2, excepto el bit de
paridad B3, el cual puede ser diferente entre los lados activo y de
reserva y es mostrado de manera separada como (B3) N. B2 (N+1) es el
bit de paridad B2 38 insertado en la trama N+1, donde D2 (N) incluye
todos los bits de datos del encabezamiento 24 y 26 y de la carga
útil 22 correspondientes en la subtrama 34 de la trama N en la Fig.
2, excepto los bits de paridad B3 y B2 26 y 38, los cuales pueden
ser diferente entre los lados activo y de reserva y son mostrados de
manera separada como (B3) N y B2 (N), respectivamente. Similarmente,
B1 (N+1) es el bit de paridad B1 58 insertado en la trama N+1, donde
D1 (N) incluye todos los bits de datos del encabezamiento 24, 36, y
56 y de la carga útil 22 correspondientes en la subtrama 54 de la
trama N en la Fig. 2, excepto los bits de paridad B3, B2 y B1 26,
38, y 58 los cuales pueden ser diferente entre los lados activo y de
reserva y son mostrados de manera separada como (B3) N, B2 (N), y B1
(N), respectivamente.
- B3 (N+1) = D3 (N) + B3 (N)
- B2 (N+1) = D2 (N) + B3 (N) + B2 (N)
- B1 (N+1) = D1 (N) + B3 (N) + B2 (N) + B1 (N)
En las siguientes expresiones, la paridad y los
datos que corresponden a los lados activo y de reserva son
designados por los subíndices _{A} y _{S} respectivamente (por
ejemplo B3_{A}, B3_{S}).
Las siguientes relaciones comparan la paridad de
B3 calculada e insertada por los aparatos activo y de reserva.
- LADO ACTIVO
- B3_{A} (N+1) = D3 (N) + B3_{A} (N)
- LADO DE REPUESTO
- B3_{S} (N+1) = D3 (N) + B3_{S} (N)
Note que los datos de la carga útil y del
encabezamiento representados por D3 (N) son equivalentes para los
lados activo y de reserva. De esta forma:
- B3_{A} (N+1) - B3_{S} (N+1) = B3_{A} (N) - B3_{S} (N)
La anterior ecuación puede ser adicionalmente
reducida por sustitución de manera iterativa de B3 en las tramas
anteriores.
- B3 (N-1) = D3 (N-2) + B3 (N-2)
- B3 (N) = D3 (N-1) + B3 (N-1)
- B3 (N+1) = D3 (N) + B3 (N)
- B3 (N+1) = D3 (N) + D3 (N-1) + D3 (N-2) +... + D3 (1) + B3 (1)
\hskip0.75cm
El cálculo anterior muestra que la diferencia en
la paridad de B3 para los lados activo y de reserva es determinado
por la relación entre los valores de B3 correspondientes en la
primera trama, es decir B3_{A} (1) y B3_{S} (1). Hay dos
condiciones que pueden ocurrir, B3_{A} (1) = B3_{S} (1) o
B3_{A} (1) \neq B3_{S} (1).
\hskip0.75cm
De esta forma, para B3_{A} (1) = B3_{S} (1),
los bits de paridad B3_{A} y B3_{S} serán iguales en todas las
tramas subsiguientes. Para B3_{A} (1) \neq B3_{S} (1),
B3_{S} será el inverso de B3_{A} en todas las tramas
subsiguientes. B3_{S} puede estar hecho igual a B3_{A}
comparando sus valores en las tramas correspondientes y si no son
iguales introducir una inversión en la paridad para el lado de
reserva como es mostrado en la Fig. 7.
La siguiente relación compara la paridad de B2
calculada e insertada por los aparatos activo y de reserva.
\hskip0.75cm
Substituyendo de manera iterativa a B3 y B2 en
las tramas anteriores:
\hskip0.75cm
\hskip0.75cm
Para resolver a B2 en la EC 1, los casos deben
ser considerados para cuales B3_{A} = B3_{S} y B3_{A} \neq
B3_{S}.
\hskip0.75cm
\hskip0.75cm
De esta forma, para B3_{A} (1) = B3_{S} (1),
la relación entre B2_{S} y B2_{A} es dependiente de la relación
entre B2_{A} (1) y B2_{S} (1). Para B2_{A} (1) = B2_{S} (1),
los bits de paridad B2_{A} y B2_{S} serán iguales en todas las
tramas subsiguientes. Para B2_{A} (1) \neq B2_{S} (1),
B2_{S} será el inverso de B2_{A} en todas las tramas
subsiguientes.
\hskip0.75cm
Sustituyendo las anteriores relaciones en la EC
1:
\hskip0.75cm
Note que la relación anterior es la misma que
para el caso cuando B3_{A} = B3_{S}. De esta forma, para
B3_{A} \neq B3_{S} y N par, B2_{S} será igual a B2_{A} o
será el inverso, dependiendo de si B2_{A} (1) = B2_{S} (1) o
B2_{A} (1) \neq B2_{S} (1), respectivamente.
\hskip0.75cm
\hskip0.75cm
La relación anterior muestra que para B3_{A}
\neq B3_{S} y N impar, B2_{S} será el inverso de B2_{A} o
igual a B2_{A}, dependiendo de si B2_{A} (1) = B2_{S} (1) o
B2_{A} (1) \neq B2_{S} (1), respectivamente. Esta relación
tomada junto con la relación anterior para N par muestra que la
relación entre B2_{S} y B2_{A} para B3_{A} \neq B3_{S} es
el opuesto para las tramas par y impar. Esta diferencia puede ser
resuelta invirtiendo B2_{S} cada dos tramas como es mostrado en la
Fig. 7, después de lo cual B2_{S} será igual a B2_{A} o su
inverso en cada trama.
La siguiente relación compara la paridad de B1
calculada e insertada por los aparatos activo y de reserva.
\vskip1.000000\baselineskip
\hskip0.75cm
\vskip1.000000\baselineskip
Sustituyendo de manera iterativa a B3, B2, y B1
en las tramas anteriores:
\vskip1.000000\baselineskip
\hskip0.75cm
\hskip0.75cm
\hskip0.75cm
\hskip0.75cm
\hskip0.75cm
\hskip0.75cm
\hskip0.75cm
Para resolver B1, los siguientes casos deben ser
considerados:
- Caso 1 : B3_{A} = B3_{S} y B2_{A} = B2_{S};
- Caso 2 : B3_{A} = B3_{S} y B2_{A} \neq B2_{S};
- Caso 3 : B3_{A} \neq B3_{S} y B2_{A} = B2_{S};
- Caso 4 : B3_{A} \neq B3_{S} y B2_{A} \neq B2_{S}.
\vskip1.000000\baselineskip
\hskip0.75cm
Caso
1:
\hskip0.75cm
De esta forma, para el Caso 1:
Sí B1_{A} (1) = B1_{S} (1), los bits de
paridad B1_{S} y B1_{A} serán iguales en todas las tramas
subsiguientes. Si B1_{A} (1) \neq B1_{S} (1), B1_{S} será el
inverso de B1_{A} en todas las tramas subsiguientes.
Caso
2:
\hskip0.75cm
De esta forma, para el Caso 2:
Para N par, sí B1_{A} (1) = B1_{S} (1), los
bits de paridad B1_{A} y B1_{S} serán iguales en las tramas
subsiguientes. Sí B1_{A} (1) \neq B1_{S} (1), B1_{S} será el
inverso de B1_{A} en las tramas subsiguientes.
Para N impar, sí B1_{A} (1) = B1_{S} (1),
B1_{S} será el inverso de B1_{A} en las tramas subsiguientes. Sí
B1_{A} (1) \neq B1_{S} (1), los bits de paridad B1_{A} y
B1_{S} serán iguales en las tramas subsiguientes.
\hskip0.75cm
\hskip0.75cm
Sustituyendo B3 por los valores dados en las Ecs
3 y 4 en EC 2:
\hskip0.75cm
\vskip1.000000\baselineskip
Caso
3:
\hskip0.75cm
\hskip0.75cm
De esta forma, para el Caso 3:
Para B1_{A} (1) = B1_{S} (1), B1_{S} será
igual a B1_{A} en las tramas 4, 5, 8, 9,.... y el inverso de
B1_{A} en las tramas 2, 3, 6, 7...
Para B1_{A} (1) \neq B1_{S} (1), B1_{S}
será el inverso de B1_{A} en las tramas 4, 5, 8, 9,.... e igual a
B1_{A} en las tramas 2, 3, 6, 7...
Caso
4:
\hskip0.75cm
\hskip0.75cm
\hskip0.75cm
\hskip0.75cm
De esta forma, para el Caso 4:
Para B1_{A} (1) = B1_{S} (1), B1_{S} será
igual a B1_{A} en las tramas 2, 5, 6, 9, 10,.... y el inverso de
B1_{A} en las tramas 3, 4, 7, 8, 11, 12...
Para B1_{A} (1) \neq B1_{S} (1), B1_{S}
será el inverso de B1_{A} en las tramas 2, 5, 6, 9, 10,.... e
igual a B1_{A} en las tramas 3, 4, 7, 8, 11, 12...
Las diferencias entre B1_{A} y B1_{S}
determinadas para los Casos 1-4 pueden ser
solucionadas introduciendo las inversiones apropiadas en B1_{S}
como es mostrado en la Fig. 7.
Aunque una realización de la presente invención
ha sido mostrada en los dibujos y descrita en la anterior
descripción, el alcance de la invención es definido por las
reivindicaciones a continuación.
Claims (10)
1. Un método de alinear los bits de paridad
durante un cambio de procesamiento de las tramas de datos desde un
primer dispositivo (76) a un segundo dispositivo (78) en un aparato
de telecomunicaciones donde el primer dispositivo (76) procesa las
tramas secuenciales de datos en un modo activo y el segundo
dispositivo (78) opera en modo de reserva listo para tomar el
procesamiento de las tramas de datos del primer dispositivo, cada
una de las tramas secuenciales incluyendo una pluralidad de bits de
paridad generados de manera jerárquica caracterizado por
a) determinar (152) si el bit de paridad de
rango más bajo en una primera trama de datos procesada por el
segundo dispositivo (78) tiene la misma polaridad que el bit de
paridad de rango más bajo procesado por el primer dispositivo (76)
durante la primera trama;
b) invertir (154) la polaridad del bit de
paridad de rango más bajo en la primera trama de datos procesada por
el segundo dispositivo (78) si su polaridad no es la misma que la
polaridad del bit de paridad correspondiente procesado por el primer
dispositivo (76) durante la primera trama;
c) para los bits de paridad procesados por el
segundo dispositivo (78), determinar (156, 162, 172) para cada bit
de paridad de un rango superior al bit de paridad de rango más bajo
si una inversión de la polaridad de un bit de paridad de rango
inferior ha ocurrido;
d) si la determinación del paso (c) es verdadera
para uno de los bits de paridad de rango superior, seleccionar una
secuencia de inversión a partir de un conjunto predeterminado de
secuencias de inversión (158, 170; 160, 168; 160, 164, 166) para
controlar las inversiones de la paridad de dicho bit de paridad en
las tramas de datos procesadas por el segundo dispositivo a
continuación de dicha primera trama, dicha selección de una
secuencia de inversión está basada en el número de inversiones de
los bits de paridad de rango inferior.
2. El método de acuerdo a la reivindicación 1
donde el paso d) adicionalmente comprende el paso de dicha selección
de dicha secuencia de inversión también en base a si la polaridad de
dicho uno de los bits de paridad de rango superior procesado por el
segundo dispositivo (78) no es la misma que la polaridad del bit de
paridad correspondiente procesado por el primer dispositivo
(76).
3. El método de acuerdo a la reivindicación 1
que comprende adicionalmente un paso a continuación del paso d) de
la reivindicación 1 de determinar (172) si el bit de paridad de
rango más alto en una trama de datos procesada por el segundo
dispositivo tiene la misma polaridad que el bit de paridad de rango
más alto procesado por el primer dispositivo (76) durante la trama
correspondiente, e invertir (174) la polaridad del bit de paridad de
rango más alto en la trama de datos procesada por el segundo
dispositivo (78) si su polaridad no es la misma que la polaridad del
bit de paridad correspondiente procesado por el primer dispositivo
durante la trama correspondiente.
4. El método de acuerdo a la reivindicación 1
donde dicho paso de selección de acuerdo al paso d) de la
reivindicación 1 es hecho durante la primera trama de datos.
5. El método de acuerdo a la reivindicación 1
que comprende adicionalmente el paso de que el segundo dispositivo
proporciona tramas secuenciales de datos a continuación de dicha
primera trama de datos y alinear los bits de paridad en los datos
para cada trama.
6. El método de acuerdo a la reivindicación 1
donde dichos primer y segundo dispositivo procesan datos formateados
sincrónicos.
7. El método de acuerdo a la reivindicación 1
que comprende adicionalmente el paso de que dicho segundo
dispositivo comienza a procesar las tramas de datos con dicha
primera trama de datos, y donde el segundo dispositivo no tiene
acceso a la historia anterior del estado de los bits de paridad para
los datos previamente procesados por el primer dispositivo.
8. El método de acuerdo a la reivindicación 1
que comprende adicionalmente los pasos de que la primera y segunda
corrientes de datos de las tramas de datos son generadas por el
primer y segundo dispositivos, respectivamente, siendo seleccionada
una corriente de datos de salida a partir de la primera y segunda
corrientes de datos, seleccionar la segunda corriente de datos como
la corriente de datos de salida solamente después que los bits de
paridad de todos los rangos en las tramas de datos en la segunda
corriente de datos hayan sido alineados para ser iguales a los bits
de paridad correspondientes en las tramas de datos en la primera
corriente de datos.
9. Aparato de telecomunicaciones que tiene un
primer y segundo aparatos de procesamiento (76, 78) donde el primer
dispositivo (76) procesa las tramas secuenciales de datos en un modo
activo y el segundo dispositivo (78) opera en modo de reserva listo
para tomar el procesamiento de las tramas de datos del primer
dispositivo, cada una de las tramas secuenciales incluyendo una
pluralidad de bits de paridad generados de manera jerárquica
caracterizado por medios para alinear los bits de paridad
durante un cambio de procesamiento de las tramas de datos del primer
dispositivo al segundo dispositivo que comprende:
a) un primer medio (98) para determinar si el
bit de paridad de rango más bajo en una primera trama de datos
procesada por el segundo dispositivo tiene la misma polaridad que el
bit de paridad de rango más bajo procesado por el primer dispositivo
durante la primera trama;
b) un medio (94, 96) que responden a dicho
primer medio (98) para invertir la polaridad del bit de paridad de
rango más bajo en la primera trama de datos procesada por el segundo
dispositivo si su polaridad no es la misma que la polaridad del bit
de paridad correspondiente procesado por el primer dispositivo
durante la primera trama;
c) un segundo medio (106) para determinar si una
inversión de la polaridad de un bit de paridad de rango inferior ha
ocurrido para cada bit de paridad de un rango superior al bit de
paridad de rango más bajo;
d) un medio (102, 104) para seleccionar una
secuencia de inversión a partir de un conjunto predeterminado de
secuencias de inversión para controlar las inversiones de la paridad
de uno de dichos bits de paridad de rango superior en las tramas de
datos procesadas por el segundo dispositivo a continuación de dicha
primera trama si la determinación de dicho segundo medio de
determinación es verdadera para dicho uno de los bits de paridad de
rango superior, dicho medio de selección haciendo la selección en
base al número de inversiones de los bits de paridad de rango
inferior.
10. El aparato de acuerdo a la reivindicación 9
donde dicho medio de selección adicionalmente esta adaptado para
seleccionar dicha secuencia de inversión en base a si la polaridad
de dicho un bit de paridad de dichos bits de paridad de rango
superior procesados por el segundo dispositivo no es la misma que la
polaridad del bit de paridad correspondiente procesado por el primer
dispositivo.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US430627 | 1989-11-02 | ||
| US08/430,627 US5838698A (en) | 1995-04-28 | 1995-04-28 | Alignment of parity bits to eliminate errors in switching from an active to a standby processing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2271949T3 true ES2271949T3 (es) | 2007-04-16 |
Family
ID=23708364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES96302686T Expired - Lifetime ES2271949T3 (es) | 1995-04-28 | 1996-04-17 | Alineacion de bits de paridad para eliminar errores en la conmutacion de un circuito de procesamiento activo a uno de reserva. |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5838698A (es) |
| EP (1) | EP0740435B1 (es) |
| JP (1) | JP3263307B2 (es) |
| CA (1) | CA2171225C (es) |
| DE (1) | DE69636613T2 (es) |
| ES (1) | ES2271949T3 (es) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100233458B1 (ko) * | 1997-05-19 | 1999-12-01 | 윤종용 | 원격 다중 가입자의 호처리 이중화 방법 |
| US6738935B1 (en) * | 2000-02-07 | 2004-05-18 | 3Com Corporation | Coding sublayer for multi-channel media with error correction |
| US6972683B2 (en) * | 2001-07-20 | 2005-12-06 | Hill-Rom Services, Inc. | Badge for a locating and tracking system |
| US7385929B1 (en) * | 2001-09-25 | 2008-06-10 | Atheros Communications, Inc. | Method and system for detecting false packets in wireless communications systems |
| WO2010076835A1 (en) | 2008-12-31 | 2010-07-08 | Christophe Laurent | Error correction code for unidirectional memory |
| JP5649855B2 (ja) * | 2010-06-01 | 2015-01-07 | 富士通株式会社 | 伝送装置およびパリティ演算方法 |
| US10734110B2 (en) | 2018-12-05 | 2020-08-04 | Hill-Rom Services, Inc. | Caregiver locating tag having advanced functionality |
| US11411584B2 (en) * | 2020-09-28 | 2022-08-09 | Western Digital Technologies, Inc. | Data storage device channel encoding current data using redundancy bits generated over preceding data |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546475A (en) * | 1982-12-06 | 1985-10-08 | At&T Bell Laboratories | Parity checking arrangement |
| US4543651A (en) * | 1983-09-12 | 1985-09-24 | At&T Bell Laboratories | Duplicated time division switching system |
| JPH03198544A (ja) * | 1989-12-27 | 1991-08-29 | Nec Corp | パリティ計数回路 |
| US5392424A (en) * | 1992-06-11 | 1995-02-21 | Allen-Bradley Company, Inc. | Apparatus for detecting parity errors among asynchronous digital signals |
| DE4226599C2 (de) * | 1992-08-11 | 1994-08-04 | Siemens Ag | Verfahren zur Fehlererkennung in digitalen Kommunikationssystemen |
| FI96078C (fi) * | 1994-05-09 | 1996-04-25 | Nokia Telecommunications Oy | Menetelmä yksikönvaihdon suorittamiseksi pakettimuotoista dataa välittävässä tietoliikennesolmussa |
-
1995
- 1995-04-28 US US08/430,627 patent/US5838698A/en not_active Expired - Fee Related
-
1996
- 1996-03-07 CA CA002171225A patent/CA2171225C/en not_active Expired - Fee Related
- 1996-04-17 ES ES96302686T patent/ES2271949T3/es not_active Expired - Lifetime
- 1996-04-17 EP EP96302686A patent/EP0740435B1/en not_active Expired - Lifetime
- 1996-04-17 DE DE69636613T patent/DE69636613T2/de not_active Expired - Fee Related
- 1996-04-26 JP JP10658296A patent/JP3263307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2171225A1 (en) | 1996-10-29 |
| JPH0983497A (ja) | 1997-03-28 |
| DE69636613D1 (de) | 2006-11-23 |
| DE69636613T2 (de) | 2007-08-09 |
| EP0740435A3 (en) | 2000-02-23 |
| EP0740435B1 (en) | 2006-10-11 |
| US5838698A (en) | 1998-11-17 |
| JP3263307B2 (ja) | 2002-03-04 |
| EP0740435A2 (en) | 1996-10-30 |
| CA2171225C (en) | 1999-12-28 |
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