JP3200439B2 - 交換機器内のビットエラーを監視するための構成 - Google Patents

交換機器内のビットエラーを監視するための構成

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JP3200439B2 JP51304494A JP51304494A JP3200439B2 JP 3200439 B2 JP3200439 B2 JP 3200439B2 JP 51304494 A JP51304494 A JP 51304494A JP 51304494 A JP51304494 A JP 51304494A JP 3200439 B2 JP3200439 B2 JP 3200439B2
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Description

【発明の詳細な説明】 本発明は交換機器内のビットエラーを監視するための
構成に関する。
交換機器とは電気通信システムの中に含まれ、好適に
パケットスイッチング機器の形式を有するものを言う。
本発明が言及するところの交換機器は、これに対して
多数の入力リンクが第一スイッチポートを介して接続さ
れ、また多数の出力リンクが第二スイッチポートを介し
て接続されており、さらにこれは必要な制御装置ならび
に入力リンクを、指示された出力リンクに接続するため
の結合装置とを含み、ここで出力リンクの指示が入力リ
ンク上のひとつまたは複数のデータセルの形式の中に生
じる信号で指定される種類のものである。
通常これらのデータセルは標準化されており、アドレ
スを運ぶ第一セクションと情報を運ぶ第二セクションと
を含む固定長を有し、ここで第一セクションは行き先ア
ドレスを示すための第一副セクションを含み、またチェ
ックサムを含む第二副セクションが付属されていて、第
一副セクション内に発生するビットエラーを検出する。
従来の技術 種々の異なる設計の交換機器で、先に述べた一般構成
のパケット交換の形式のものが技術上知られている。
パケット交換を仮想行き先アドレスを用いて制御する
ことが知られており、仮想行き先アドレスはデータセル
の第一アドレス搬送セクションの中で指示されることが
可能であり、この目的のためにひとつの表がメモリの中
で、希望する行き先アドレスに関連する情報が、前記制
御を制御装置を介して実施するために要求される毎に検
索される。
ATMシステム（非同期伝送モード）に従って構築さ
れ、それに対して本発明が特別のアプリケーションを見
いだしているパケット交換はこれもまた当該技術で知ら
れている。
先に述べた種類の交換機器の場合は、標準化されたフ
ォーマットのデータセルを用いて制御されており、単に
第一アドレス搬送副セクション用に第二副セクション内
に挿入可能なチェックサムを形成することが知られてお
り、これは特別に選択されたアルゴリズムに基づいて第
一副セクション内のビットエラーの発生を発見するよう
に適用されている。
もしもビットエラーが第一副セクション内で発見され
ると、これは通常は全てのデータセルを廃棄する必要が
有るほどに十分重大であると考えられる、なぜならばこ
の様なビットエラーは通常このデータセルのアドレスが
正しくないことを意味し、従って間違ってアドレス指定
されたデータセルを先に述べた種類の交換機器を通すこ
とは重大な不利益となるためである。
知られているシステムの場合は、単に第二情報搬送セ
クションの中のみにビットエラーを含むデータセルを廃
棄する必要はないと正当に考えられており、なぜならば
その様なエラーで導かれる欠陥は重大ではないからであ
る。
本発明の要約 技術的問題点 先に述べた従来技術の背景を調査する時、技術的に妥
当な考慮すべき事柄および技術的な問題点は、ひとつは
パケット型交換機器の第二情報搬送セクション内のビッ
トエラーを監視することによって得られる利益が、前記
機器内に補足のビットエラー監視装置を導入する不利益
よりも重要であると認識することであることが分かるで
あろう。
先に記述した従来技術を考察するとき、この様な交換
機器内部で必要な内部信号制御に関する技術的な問題
が、第二情報搬送セクション内のビットエラーを監視ま
たは監督することに関する簡単化と利益とを認識するこ
と、またそれに伴い発見されたビットエラーの構造に依
存して実現可能な手順に関して提供される選択肢を認識
することに存在することが分かるであろう。
従って交換機器の制御機能の中で下記の可能性のある
手順のひとつを、ビットエラーが第二ビットエラー監視
セクション内で検出された際に選択することで実現でき
る簡単化を認識するところに技術的な問題が存在するこ
とが分かるであろう： ビット構成を関連するセクション内にビットエラーの
構造に基づいて補足する；そして／または 発生したビットエラーを前記エラーの構造に従って訂正
する；そして／またはこれとは別に、第二情報搬送セク
ションがビットエラーを含むことをデータセル内の一箇
所に、単に印を付ける（マーキングする）。
また技術的な問題が、データセル全体で起こり得るビ
ットエラーに対する更に包括的な監視を提供することの
みで実施できる交換機器の簡単化を認識するところに存
在することも分かるであろう。
また技術的な問題が、第二情報搬送セクション内での
ビットエラーの発生を、選択された多項式で決定された
チェックサム、または評価パリティービットを用い、そ
して伝送経路の長さに基づいた監視方法を選択すること
により監視することの重要性を認識するところに存在す
ることが分かるであろう。
本文脈の中での別の技術的問題は、交換機器の中で使
用され、スイッチ外データセル（switch−external da
ta cell）の第一アドレス搬送セクション内に含まれる
アドレス情報とは異なるがこれに依存する更に別の情報
のビット構造をも監視することに関する利益を認識する
ことである。
別の技術的問題は計算されたチェックサムまたは評価
されたパリティービットが、前記付加情報を具備するス
イッチ内データセル（switch−internal data cell）
内のどこに配置されるかを認識することであるかが分か
るであろう。
技術的には表に現れないが認識する必要のあること
は、入力データセルに加えられた付加情報がスイッチ内
データセルを形成することを可能とし、スイッチ外デー
タセルのアドレス搬送第一セクションのビットエラーを
チェックサムまたはパリティービットを用いて監視する
ことを可能とし、また前記チェックサムまたは前記パリ
ティービットがどこに配置されるべきかを認識するこ
と、またはチェックサムの十分な計算を実施するために
どの多項式を使用すべきかを認識することの重要性を理
解する能力の中に見いだされる。
また、奇数パリティーを第一セクションの監視用に、
また偶数パリティーをデータセルの残りの部分の監視用
に、またはその逆に選択することの重要性を認識するこ
と、そしてまた交換機器内部のデータセル内のどの部分
またはセクションが前記種類のひとつのパリティーに関
して監視されるべきかをを認識することも技術的な問題
であることが分かるであろう。
また、第二セクション内に発見されたビットエラー
が、単に発生源を隔離することまたは特定（localizati
on）を簡素化する事のみによって“訂正”されるときに
供される利益を認識する能力、及びその様な訂正的な補
足を行うことを可能とする装置を認識する能力の中に技
術的問題が存在することが分かるであろう。
スイッチ内結合（switch internal conpling）の場
合の技術的な問題は、第二セクション内になんらかのビ
ットエラーを発見したときにスイッチ内データセルに属
するチェックサムまたはそのパリティービットが、エラ
ーが残存しているにも関わらず、ビットエラーを直接印
すこと（マークすること）の無いように変更されている
ことの印を付けること（マーキングすること）で供され
る利益を認識することの中に存在する。
解決策 本発明は電気通信システムの中に含まれるパケット交
換機器内のビットエラーの監視に係わる。多数の出力リ
ンクが交換機器に第一スイッチポート経由で接続され、
この交換機器は入力リンクを指定された出力リンクに接
続するために必要な、制御装置ならびに結合装置を含
む。
出力リンクは入力リンクに出現する信号によって指定
または指示され、これらの信号はひとつまたは複数のデ
ータセルの形式を有する。各々のデータセルは固定長を
有し、第一セクションまたは区域を運ぶアドレスと第二
セクションまたは区域を運ぶ情報とを含み、ここでアド
レス搬送セクションは行き先アドレスを識別するための
第一副セクションと、第一副セクション内でのビットエ
ラーの発生を選択された多項式の作用を通して発見する
ように適応されたビット構成を有する第二副セクション
とを含む。
先に述べたひとつまたは複数の技術的な問題を解決し
ようとする意図で、本発明に基づいて提案されている交
換機器には第二情報搬送セクション内でのビットエラー
の発生を発見するための第一装置が具備されている。こ
の交換機器はまた第二装置を含み、これはビットエラー
の発見に応じてビットエラー認知ユニット内でエラーを
認知させるように機能する。第一装置またはユニットは
第二情報搬送セクションを補いそして／または発生した
ビットエラーの訂正を可能とするように意図されてい
る。
発明された概念の範囲内にある、提案された実施例に
基づけば、第二情報搬送セクションはチェックサムを用
いてビットエラーが監視されており、計算されたチェッ
クサムは第二セクションの後の区域に配置されている。
先に述べた情報搬送セクションはまた、複数のパリテ
ィービットを用いてビットエラーを監視されることも可
能であり、この複数のパリティービットは第二セクショ
ンの直後に配置することもまたは前記第二セクションに
沿って配置することも可能である。
もしも付加情報、なかんずく、スイッチ内ルーチング
およびアドレス情報を含む付加情報が使用される場合
は、この情報はビットエラーをチェックサムまたはパリ
ティービットを用いて監視されることが可能であり、こ
こで計算されたチェックサムまたは前記パリティービッ
トは前記付加情報の後の区域に配置される。
本発明のひとつの特別な特徴に基づけば、付加情報な
らびにアドレス搬送第一セクションのビットエラーがチ
ェックサムそして／またはパリティービットを用いて監
視されており、ここで計算されたチェックサムは第二副
セクション内の第一アドレス搬送セクションの後に配置
されており、またこのチェックサムは下記の公式の多項
式を用いて計算されている。
X8＋X2＋Ｘ＋１ 本発明の更に別の開発に基づけば、ビットエラー監視
はデータセルがパラレル伝送の場合はデータセルをパリ
ティービットを用いて監視することにより実行され、シ
リアル伝送の場合は計算されたチェックサムを用いてそ
れぞれのデータセルを監視する。
本発明を実施する際には、与えられたセクションを監
視するときには奇数パリティーを、データセルの残りの
部分を監視するときには偶数パリティーを、またはその
逆も可、を用いるのが好適である。奇数パリティーは第
一セクションおよび付加情報の監視に使用可能であり、
偶数パリティーはデータセルの残りの部分の監視に使用
可能であり、その逆も可能である。
第二セクションの中にビットエラーが発見されたとき
に、このエラーはエラー源を絶縁するため、または単に
このエラーを特定するために修正される。これはこのビ
ットエラーを補足することによって、または誤りを含む
データセルのチェックサムまたはそのパリティービット
を訂正することにより、またそのデータセルチェックサ
ムまたはそのパリティービットが第二セクション内に発
見された先述のビットエラーのために変更されているこ
とを示すひとつのビットを追加することにより実現され
る。
特長 交換機器内のビットエラー監視を意図して発明された
構成により主として供される特長は、接続ならびに交換
機器の性能の監視を改善し、ビットエラーを切り放し、
かつ特定することの可能な条件を用意することに存在す
る。
交換機器内部の制御機能は、スイッチ内データセルの
情報搬送第二セクション内のビットエラーを監視するこ
とで簡単に出来る。
これは簡単な方法で実現可能な予測エラー監視を可能
とし、これは考えられる機器劣化を評価することにより
行う。
発明された構成の第一の特徴は請求項第１項の特徴を
示す条項に記載されている。
図面の簡単な説明 提案された交換機器を例示する実施例ならびに関連す
るビットエラー監視装置を、以下に添付図を参照して更
に詳しく説明する、此処で： 第１図は、ごく一般化されたATM型交換機器を図示
し、これは電気通信システムの一部を形成する； 第２図は、付加ビット構成を交換機器の入力部に導入
し、この付加ビット構成を交換機器の出力部で除去する
ことを原理的に図示する； 第３図は、以前から知られており標準化されたスイッ
チ外データセル、いわゆるATMセルの原理的設計を図示
する； 第４図は、スイッチ内データセルのフォーマットの第
一の実施例を図示し、ここでは情報搬送第二セクション
に関連する計算されたチェックサムが前記第二セクショ
ンの後方に配置されている； 第５図は、スイッチ内データセルのフォーマットの第
二の実施例を図示し、ここではパリティービットが情報
搬送第二セクション内のビットエラーを発見するために
使用されている； 第６図は、スイッチ内データセルのフォーマットの第
三の実施例を図示し、ここではスイッチ外データセルの
アドレス搬送第一セクションのビット構成に対してチェ
ックサムが計算されている； 第７図は、スイッチ内データセルのフォーマットの第
四の実施例を図示し、ここではビットエラー監視が全デ
ータセルに対するパリティービットを用いて実施されて
いる； 第８図は、スイッチ内データセルのフォーマットの第
五の実施例を図示し、ここでは奇数または偶数パリティ
ーのパリティービットが使用されている； 第９図は、スイッチ内データセルのフォーマット例を
図示し、この中に付加情報が第７図に基づいて挿入され
ている；そして 第10図は、ビットエラーの発生を評価し、前記エラー
の性質に基づいてひとつまたはいくつかの利用可能な手
順を続いて実施する様ないくつかの実現性のあるものの
ひとつの実現可能なブロック図である。
発明を実行するための最良の方法 第１図は電気通信システム１の一部を形成する交換機
器２のごく一般化された図であり、前記機器はATM交換
器（非同期伝送モード）と呼ばれる種類である。
ATM技術は以前から知られているので、この技術を詳
細に説明する必要は無い。
多数の入力リンク４が交換機器２に第一スイッチポー
ト３を経由して接続され、また多数の出力リンク６が前
記機器に第二スイッチポート５経由で接続されている。
図示されている交換機器２は制御装置10と、入力リンク
４を指示された出力リンク６に接続するために必要な結
合装置11とを含み、前記出力リンク６は入力リンク４に
生じるひとつまたは複数のデータセル30の形式の信号で
指示、または指定されている。
これらのデータセル30はCCITT標準を有し、なかんず
く仮想行き先アドレスを含むヘッダまたはアドレス搬送
セクション32に５個のオクテット、そして実際の情報を
含む情報セクション（ペイロード）または情報搬送セク
ション33に48個のオクテットを備えている。
本発明のひとつの実施例に基づけば、付加ビット構成
１の形式の付加情報が第一スイッチポート３内でスイッ
チ外データセル30に加えられ、これらの追加ビットはな
かんずく、データセルヘッダ32内のアドレス情報に従っ
て構成が割り当てられており、これは追加ビットがデー
タセルヘッダ32内のビット構成の代わりに、選択された
機能を制御するために単に交換機器の中で内部的に使用
されるようにする。これらの追加ビットは第二スイッチ
ポート５の中で除去されるが、これは第２図で更に詳し
く図示する。
この付加情報が形成され使用される条件の更に詳細な
説明は、スウェーデン特許出願第92 03332−３号、に
与えられており、これは“データパケットの識別”とい
う名称で1992年11月９日に出願されている。
第２図は、セクションまたは区域31の形式で付加情報
が、入力スイッチ外データセル30に第一スイッチポート
３の中で加えられて、データセル30′を形成し、これは
スイッチ機器の中で内部的に使用され、この付加情報ま
たは区域31のみが第二スイッチポート５の中で除去され
るのを図示する意図である。
第２図から分かるように、結合装置11はふたつのスイ
ッチ配列、参照番号ＡおよびＢスイッチ平面、で二重化
されておりそして通常はひとつの平面のみが必要な透過
接続（through−connection）のために選択される。
ふたつのスイッチ平面は高度のシステム安全性を提供
するが、この安全性は二つより多くのスイッチ平面が使
用されるときに更に高くなることが理解されよう。
システムの安全性が低くてもかまわない場合は、唯ひ
とつのスイッチ平面を使用すればよい。
第２図に図示されるように、スイッチポート５はデー
タセルの品質をチェックするための装置5aならびに5bを
含む。これらの装置は品質チェックの実行、与えられた
アルゴリズムに基づいた計算の実行を行うことが可能で
あり、データセル内のビット構成で制御されるか、また
はデータセルの現在の品質を何か別の方法で決定し、ま
たスイッチ平面ＡまたはＢのひとつまたは両方を選択す
るためにスイッチ5cを活性化するように機能する。
ユニット5dは付加または補足ビット数31のみを除去す
るように具備されている。
第３図は、以前から知られている標準化されたATMセ
ルの構成またはフォーマットを簡略化された設計で原理
的に図示する。
区域または第一副セクション32参照ヘッダ内部のフィ
ールド32′内の最初の４個のオクテットは、仮想行き先
アドレスを含む。第一副セクションまたはヘッダ32内部
の第二副セクションまたはフィールド32″内の第五オク
テットはチェックサムを収納しており、これはアドレス
指定セクションまたはフィールド32′内部のビットエラ
ーを発見するために使用される。このチェックサムは
“HEC"（ヘッダエラー制御）と呼ばれ、CCITT標準化の
主題項目である。これに続く情報搬送セクションまたは
区域33内部の48個のオクテットは、使用者データを含
み、“ペイロード”と呼ばれている。
ATMセルが第３図に図示する構成またはフォーマット
を有する場合は、アドレス指定セクションまたはフィー
ルド32′内部のビットエラーは第二副セクションまたは
フィールド32″の中に現れるチェックサムを用いて発見
でき、このサムは八ビットチェックサムであって次の多
項式で生成できる。
X8＋X2＋Ｘ＋１ フィールド32′の中にビットエラーを検出すると、こ
のフィールド内のすべてのビットは、よく知られている
方法で多数のフィードバックシフトレジスタを通され
る。単独および二重エラーはこれらのシフトレジスタを
用いて検出できて、単独エラーの訂正または修正が既知
の方法で実行される。
第一副セクションまたはフィールド32′内部のビット
エラーのために。ATMセルを監視することが知られてい
る。
本発明の意図するところはスイッチ内部でのビットエ
ラーの監視を、第二情報搬送セクションまたは区域33に
含まれ、それぞれのデータセルに送達される情報に基づ
いた更なるチェックまたは制御機能を用いて改善するこ
とである。このチェックサムはセルの情報搬送区域、ま
たはペイロードの上で、次の様な多項式に従って計算さ
れる。
X10＋X9＋X6＋X5＋Ｘ＋１ この多項式は第二副セクションまたはフィールド32′
内のチェックサムを計算するために用いられた多項式と
は違っているが、それは情報搬送セクションまたは区域
33がフィールド32′よりももっと大きいためである。
第４図は交換機内部でのフォーマットに関してデータ
セルがどのように構成されるかの例を図示し、ここで情
報搬送セクションまたは区域33のビットエラーが計算さ
れたチェックサムを用いて監視される。これは主として
より長い伝送経路に適用される。
この場合情報区域33内のビットエラーを監視するため
に使用されるチェックサムは、前記区域の直後で区域自
身の内部または別の区域の中に配置されている。第４図
のチェックサムはPEC（ペイロードエラー制御）と呼ば
れ、33′で参照される領域および制御フィールドに配分
されている。これらの領域並びにフィールドの大きさは
十ビットである。
ハードウェア上の利点はチェックサムフィールド33′
を第４図に従うように情報区域33の後ろに置いた場合に
得られるが、チェックフィールド33′は情報区域33の前
に配置することも可能である。後者の場合、制御フィー
ルドを生成する際にデータセルを追加でバッファリング
する必要がある。
上記の多項式はチェックサムが制御またはチェックフ
ィールド内で、単独、二重並びに三重領域を検出するこ
とを可能とする。しかしながらエラーの訂正に用いるこ
とはできない。
第５図は別のデータセルフォーマットを図示する目的
であり、チェックサムを取り扱うのが複雑すぎると判断
されまた選択された伝送経路が短い場合である。この図
では、典型的なパリティビットが33″で参照される区域
またはフィールド内部の、情報搬送フィールドまたは区
域33に供給される。
配送されるパリティビットの数はビットエラー検出で
要求される精度に依存する。
情報区域33に沿って第５図に示す方法でパリティビッ
トを配置することに加えて、第４図に示すのと同様に情
報区域33の直後にビットを配置することも可能である。
第５図はパリティビットが情報区域33内の各第八ビッ
トに加えられていることを例示する意図である。
ラベルがルーティングされたATMスイッチには、各々
の入力されるスイッチ外ATMセル毎にスイッチ内部で適
用される回送情報が供給されるが、この情報の性質並び
に機能の詳細は先に述べたスウェーデン特許明細書の中
にさらに詳細に記述されている。
この情報は複数ビットのビット構成で、第６図に示さ
れるように各データセルの前の“プリデータ"31と呼ば
れる区域の中に配置されている。交換機器内部の各デー
タセルは、それが配送されるべき出力を示す情報を含ん
でいる。
ルーチング情報以外の情報もまた、データセルに配送
される。
先に述べた区域31内部の追加、または補足ビットまた
は“プリデータ”は、データセルのルーチングに関係し
ているので、これらのビットが正しいことが最も重要で
ある。その結果として区域31内のビット構成もまた、ビ
ットエラーに関して注意深く監視されるのが望ましい。
ビットエラー監視手順は考えられるいくつかの方法の
どれかひとつで実施できる。
一つの方法は区域31内の追加ビットをチェックサムを
用いて監視し、区域31に対するチェックサムを第３図の
区域32′に対してフィールド32″が計算されたのと同じ
方法で計算するやり方である。第６図において、このチ
ェックサムは32と呼ばれ“IHEC"と示されている。
別の方法は区域31をパリティビット31′を用いて、第
７図に図示される方法で監視するやり方である。
セルに供給されるビット数を押さえる必要がある場合
の別な方法は、区域31を監視しセクション32′のビット
エラー監視と区域31の監視とを結合するやり方である。
区域31に対するチェックサムと別の区域32に対するチェ
ックサムの計算の代わりに、両方の区域に共通のチェッ
クサムが計算できる。
第６図はチェックサムが両方の区域31および32に対し
て計算されたときのスイッチ内の内部データセル構成を
図示する。このチェックサムはIHEC（内部ヘッダエラー
制御）と示されており、これはATMセルのフィールドHEC
（32″）と同一場所に配置されている。IHECフィールド
32″をチェックサムの代わりにパリティビットで構成す
ることを妨げるものはなにもない。
内部的に関連するデータセルを交換機器内部で近接し
ているふたつのハードウェア機能の間で転送する際に、
チェックサム、例えばフィールド32″フィールド32お
よびフィールド33′に対するチェックサムを計算する必
要はないであろう。好適にパラレルフォーマットで実行
される短距離伝送の場合は、ビットエラーの監視は代わ
りに第７図に示すように通常パリティで実施できる。第
７図および第８図は共にパリティビットがセルに対して
パラレルフォーマットで如何にして配送できるかを図示
する。パリティビットは多数のチェックサムがセルの中
に存在してはいるが、ビットエラー監視のために使用さ
れる。
パリティビットはシリーズからパラレルフォーマット
に変換する際に供給される。フィールド32とフィール
ド33′とを同時に用いることのひとつの利点は、ビット
エラー制御またはチェックが重複して行える点である。
フィールド32と33′とが再計算されなければならない
ときに、ビットエラーの監督はパリティビットによって
維持される。
図示されるようにフィールド32内のチェックサムは
セルの境界（cell limits）を発見または見いだすため
に使用できる。このフィールド32の計算を各回路基板
のサブ機能で行う必要を避けるために、セルがセルの始
まりを示す信号を含むことがより有益である。セルのパ
ラレルフォーマットの幅を抑制することに関心がある場
合は、パリティビットとセルsync.信号とを結合でき
る。奇数パリティ31″を第一副セクション32′に、そし
て偶数パリティをデータセルの残りの部分に用いること
により、セル同期信号とビットエラー監視機能の両方
が、パリティビットを用いて得られるが、これは第８図
の図からさらにはっきりと分かる。
第９図は交換機器の内部データセルの区域31,32およ
び33内のビット構成の例を図示する。
基本的な規則はビットエラーがセルヘッダ32またはプ
リデータ区域31内に発見されると、エラーを含むまたは
不正のセルは廃棄されなればならない。これは実施され
る、何故なら、これらのフィールドのひとつの中にビッ
トエラーがあればセルを間違えてルーティングする結果
となるためである。一方、ビットエラーが情報区域33の
内部で発見されたときにはセルは継続することを可能と
されるべきである。使用者にとっていずれのセルも全く
受信されないよりも、情報セクションにビットエラーを
含んだデータセルを受信する方がより良いと判断され
る。
第10図は発生したビットエラーを評価し、何処にビッ
トエラーが存在するかを確定し、そしてあらかじめ定め
られた対策をビットエラーの性質と場所に従って行うた
めのひとつの実現性を図示するブロック図であり、この
実現可能性は多数のその様な実現性の中の一つである。
従って、第10図は内部データセル30′が、起こりうる
ビットエラーのチェックのために試験されるべきことを
図示している。
この目的のために、それ自体原理的に知られている種
類のエラー発見ユニット100が用いられている。このユ
ニットは諸機能を内蔵して有し、関連する機能の選択は
当業者の決定にゆだねられており、なかんずくこれらの
基本的な特性は、“エラー訂正符号”、第二版、1972
年、ダブリュー．ウェズリー ピーターソンおよびジェ
イ．イー．ウェルドン ジュニア共著、ミルプレス発
行、ケンブリッジ、マサチューセッツ、米国並びにロン
ドン、英国、に図解され解説されている。
このユニット100はパリティビットチェックでのビッ
トエラー、または明瞭に定義された多項式で実行される
計算を用いたビットエラーを評価するように構成されて
いる。
このユニット100はビットエラーが区域31並びに32の
中に発見された時に、伝送線101経由でデータセル30′
を廃棄するように構成されている。
このユニットはビットエラーが前記区域33の中に発見
されたときには、区域33の内部に配置されているフィー
ルド33c内のディジタル値、PEI（ペイロードエラー識
別）を変更するように構成されている。
この発見はハードウェアカウンタ102に登録され、処
理ユニット103に伝送される。
ハードウェアカウンタ102はメモリ−時間登録ユニッ
ト104に接続されていて、処理ユニット103経由で実行さ
れる予測ビットエラー監視処理を可能とする。単位時間
当たりの区域33内のビットエラーの個数に関する連続し
た情報は、機器の瞬時基準並びに劣化の傾向に関する情
報を与える。
処理ユニット103はまた、発見されたビットエラーを
そのビットエラーの性質に従って、伝送線105経由で上
位の処理装置に伝送する。
もしもビットエラーが訂正されて正しいビット構成を
与えるようにする場合は、ユニット100がこれを実行す
るように適応される。
このエラー発見ユニット100はまた、フィールド33c
（PEI）を検知し、このフィールド33c（PEIフィール
ド）が、フィールド33内部にビットエラーが発生したこ
とを示す場合は、カウンタ102または処理ユニット103に
信号が送られなくするように構成されている。
従って、区域33内部のビットエラーが下記の方法で、
ユニット100経由で処理できることを確証できる： ａ）このビットエラーは修正されたデータセルが正しく
なるように計算される。
ｂ）このビットエラーはデータセルチェックサムそして
／またはパリティビットチェックが正しくなるように修
正される。
ｃ）このビットエラーは修正されず、フィールド33cは
ビットエラーが存在することを示す状態に設定される。
ｄ）このビットエラーは修正されず、ビットエラー監視
設備は何らかの別の方法で表示するようになされる。
もしもビットエラーの修正が過度の要求と考えられる
場合は、フィールド33cはその代わりにその内容が不正
な区域33と一致するように再計算される。
各々のビットエラーの修正または実施される処理手順
の目的は、ビットエラーを後続の各ビットエラー検出ユ
ニットが不正なフィールド33′を具備したデータセルを
表示することなく、従って評価することもなくまたは上
位処理ユニットにエラー報告も行わないようにすること
である。
これはエラーを分離し、エラー源を容易に指示できる
ようにするが、それは上位処理ユニットがひとつの単独
エラー報告のみを得るからである。
先に説明したように、データセル内のビット33cが、
フィールド33または33′のいずれかがビットエラーを発
見した結果変更されていることを示すことが可能とする
ようにもできる。このビットの中に含まれる情報は、ス
イッチが第２図に基づく冗長スイッチ平面を有する場合
には関心があろう。どちらのデータセルに継続を許すか
の選択が、現行のセルを冗長スイッチ平面と結合する際
に行われる。データセル選択を行うためのユニットは、
ビットエラーが“ペイロード”または区域33の中で発生
したか否かを考慮する。
奇数パリティおよび偶数パリティを異なるセクション
に選定することにより、これらの異なるセクション間の
インタフェースは、同期パルスまたはそれ相当の基準と
して機能することができる。
本発明は先に記述され図示されて例示された実施例に
は制限されず、従って修正が以下の請求項で定義された
本発明の範囲内で行えることを理解できよう。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバーゲ，ケルスティン，エリザベト スウェーデン国 エス ― 161 63 ブロムマ，３ティーアール．，バックボ ルナス ベーグ 19 (72)発明者 シスソネン，ライモ カレビ スウェーデン国 エス ― 172 49 サンドビィベルグ，１ティーアール．, バルキリアベーゲン 11 (56)参考文献 特開 平４−25258（ＪＰ，Ａ) 1991年電子情報通信学会秋季大会 Ｂ −482「ＡＴＭ網におけるバーチャルパ ストレース方式の提案」（1991−８− 15）ｐ．３−201 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/56

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】電気通信システム（１）の一部を形成する
    パケット交換機器（２）内のビットエラー監視用構成に
    おいて；複数の入力リンク（４）が交換機器（２）に第
    一スイッチポート（３）経由で接続されており、そして
    複数の出力リンク（６）が前記交換機器に第二スイッチ
    ポート（５）経由で接続され、交換機器（２）は制御装
    置（10）と、入力リンク（４）を指示された出力リンク
    （６）に結合するために必要とされる結合装置（11）と
    を含み、ここで出力リンク（６）の指示が入力リンク
    （４）上に生じる、ひとつまたは複数のデータセル（3
    0）形式の信号で開始され；ここでデータセルは第一ア
    ドレス搬送セクションまたは区域および第二情報搬送セ
    クションまたは区域を含む固定長を有し；そしてここで
    アドレス搬送セクションは行き先アドレスを識別するた
    めの第一副セクションと、前記第一副セクション内のビ
    ットエラーの発生を発見できるように適合されたビット
    構成を有する第二副セクションとを含む、前記構成にお
    いて、前記第二情報搬送セクション（33）内で発生する
    ビットエラーを交換機器の内部で発見するための第一装
    置（100）と；ビットエラー発生に際して、ビットエラ
    ーの発生をビットエラー知覚ユニット（102）の中に知
    覚させるように機能する第二装置（102,103）と；そし
    て前記第二情報搬送セクション（33）を補いそして／ま
    たは発生したビットエラーを修正するための第三装置
    （100）を含むユニットとを特徴とする、前記構成。
  2. 【請求項２】請求項第１項記載の構成において、前記第
    二情報搬送セクションがビットエラーに関してチェック
    サムを用いて監視されていることを特徴とする、前記構
    成。
  3. 【請求項３】請求項第２項記載の構成において、計算さ
    れたチェックサムが第二セクションの後ろに配置されて
    いることを特徴とする、前記構成。
  4. 【請求項４】請求項第１項記載の構成において、前記第
    二情報搬送セクションがビットエラーに関して複数のパ
    リティビットを用いて監視されていることを特徴とす
    る、前記構成。
  5. 【請求項５】請求項第４項記載の構成において、パリテ
    ィビットが第二セクションの後ろに配置されていること
    を特徴とする、前記構成。
  6. 【請求項６】請求項第４項記載の構成において、パリテ
    ィビットが第二セクションに沿って配置されていること
    を特徴とする、前記構成。
  7. 【請求項７】請求項第１項記載の構成において、なかん
    ずくスイッチ内部回送並びにアドレス情報を含む補足情
    報が、ビットエラーに関してチェックサムを用いて、ま
    たはパリティビットを用いて監視されることを特徴とす
    る、前記構成。
  8. 【請求項８】請求項第７項記載の構成において、計算さ
    れたチェックサムまたはパリティビットが前記補足情報
    の後ろに配置されていることを特徴とする、前記構成。
  9. 【請求項９】請求項第１項から第７項に記載の構成にお
    いて、補足情報並びに第一アドレス搬送セクションが、
    ビットエラーに関してチェックサムを用いてまたはパリ
    ティビットを用いて監視されることを特徴とする、前記
    構成。
  10. 【請求項１０】請求項第９項記載の構成において、計算
    されたチェックサムが前記第一アドレス搬送セクション
    の後ろに配置されていることを特徴とする、前記構成。
  11. 【請求項１１】請求項第10項記載の構成において、チェ
    ックサムが下記の公式を有する多項式を用いて計算され
    ることを特徴とする、前記構成。 X8＋X2＋Ｘ＋１
  12. 【請求項１２】請求項第１項記載の構成において、ビッ
    トエラー監視がデータセルをパラレル伝送する場合はパ
    リティビットと、また計算されたチェックサムを用いて
    それぞれのデータセルを監視することにより実行される
    ことを特徴とする、前記構成。
  13. 【請求項１３】請求項第12項記載の構成において、奇数
    パリティが選択されたセクションを監視するために使用
    され、そして偶数パリティがデータセルの残りの部分を
    監視するために使用されること、またはその逆も可、を
    特徴とする前記構成。
  14. 【請求項１４】請求項第１項または第２項記載の構成に
    おいて、奇数パリティが第一セクションそしてまた補足
    情報を監視するために使用され、そして偶数パリティが
    データセルの残りの部分を監視するために使用されるこ
    と、またはその逆も可、を特徴とする前記構成。
  15. 【請求項１５】請求項第１項記載の構成において、デー
    タセルの第一セクション内部そして／または補足情報の
    内部にビットエラーが確定されるときに、不正なデータ
    セルを廃棄することを特徴とする、前記構成。
  16. 【請求項１６】請求項第１項記載の構成において、第二
    セクション内にビットエラーが確定されたときに、その
    ビットエラーがそのエラー源を分離するためまたは単に
    そのエラーを局部化するために訂正されることを特徴と
    する、前記構成。
  17. 【請求項１７】請求項第16項記載の構成において、ビッ
    トエラーが不正なデータセルのチェックサムまたはその
    パリティビットを訂正することによって、修正されるこ
    とを特徴とする、前記構成。
  18. 【請求項１８】請求項第17項記載の構成において、デー
    タセルのチェックサムまたはそのパリティビットが、先
    に発見された第二セクション内のビットエラーのために
    変更されていることを指示する意図で、一ビットがデー
    タセルに供給されていることを特徴とする、前記構成。
  19. 【請求項１９】請求項第18項記載の構成において、前記
    ビットが第二セクションの後ろに配置されていることを
    特徴とする、前記構成。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE503589C2 (sv) * 1994-02-10 1996-07-15 Ericsson Telefon Ab L M Förfarande och anordning för övervakning av ett minne
US7190681B1 (en) * 1996-07-10 2007-03-13 Wu William W Error coding in asynchronous transfer mode, internet and satellites
US6148422A (en) * 1997-10-07 2000-11-14 Nortel Networks Limited Telecommunication network utilizing an error control protocol
US6209112B1 (en) * 1998-07-31 2001-03-27 Lucent Technologies Inc. Apparatus and method for reducing power consumption of an error-correcting decoder
US6434191B1 (en) * 1999-09-30 2002-08-13 Telcordia Technologies, Inc. Adaptive layered coding for voice over wireless IP applications
US6973084B1 (en) * 2000-02-23 2005-12-06 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6771663B1 (en) 2000-02-23 2004-08-03 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6778561B1 (en) 2000-02-23 2004-08-17 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US7006525B1 (en) 2000-02-23 2006-02-28 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6847644B1 (en) 2000-02-23 2005-01-25 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6999479B1 (en) 2000-02-23 2006-02-14 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6894970B1 (en) * 2000-10-31 2005-05-17 Chiaro Networks, Ltd. Router switch fabric protection using forward error correction
US20020194363A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
US20020191621A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
JP4918824B2 (ja) * 2006-08-18 2012-04-18 富士通株式会社 メモリコントローラおよびメモリ制御方法
CN104717031B (zh) * 2013-12-12 2018-06-26 华为终端（东莞）有限公司 流媒体报文的处理方法、WiFi芯片及移动终端
EP3358483B1 (de) * 2017-02-06 2021-10-20 Siemens Healthcare GmbH Übertragen eines datensatzes

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451827A (en) * 1981-09-22 1984-05-29 The Johns Hopkins University Local area communication network
JPS5866448A (ja) * 1981-10-16 1983-04-20 Hitachi Ltd パケット交換における誤り検出方式
US4712215A (en) * 1985-12-02 1987-12-08 Advanced Micro Devices, Inc. CRC calculation machine for separate calculation of checkbits for the header packet and data packet
US4712214A (en) * 1986-01-10 1987-12-08 International Business Machines Corporation Protocol for handling transmission errors over asynchronous communication lines
US4862461A (en) * 1987-01-12 1989-08-29 International Business Machines Corp. Packet switch network protocol
US5010553A (en) * 1988-12-05 1991-04-23 Compuquest, Inc. High speed, error-free data transmission system and method
ATE127986T1 (de) * 1989-06-16 1995-09-15 Siemens Ag Verfahren und schaltungsanordnung für das weiterleiten von nach einem asynchronen transfermodus übertragenen zellen.
US5119370A (en) * 1989-09-28 1992-06-02 Northern Telecom Limited Switching node for a communications switching network
US5182752A (en) * 1990-06-29 1993-01-26 Digital Equipment Corporation Method and apparatus for transferring data between a data bus and a data storage device
JP3001953B2 (ja) * 1990-10-20 2000-01-24 富士通株式会社 仮想識別子変換装置
US5130984A (en) * 1990-12-18 1992-07-14 Bell Communications Research, Inc. Large fault tolerant packet switch particularly suited for asynchronous transfer mode (ATM) communication
JP2892180B2 (ja) * 1991-04-30 1999-05-17 富士通株式会社 Ａｔｍクロスコネクト装置の監視方式
JP3069389B2 (ja) * 1991-05-27 2000-07-24 富士通株式会社 Ａｔｍセル誤り処理システム
BE1004959A3 (nl) * 1991-06-28 1993-03-02 Bell Telephone Mfg Werkwijze en inrichtingen voor het testen van atm-verbindingen.
US5184347A (en) * 1991-07-09 1993-02-02 At&T Bell Laboratories Adaptive synchronization arrangement

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
１９９１年電子情報通信学会秋季大会 Ｂ−４８２「ＡＴＭ網におけるバーチャルパストレース方式の提案」（１９９１−８−１５）ｐ．３−２０１

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