KR100265575B1 - 교환장비의 비트에러 감지장치 - Google Patents

교환장비의 비트에러 감지장치

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에를링 블로메
텔레폰아크티에볼라게트 엘엠 에릭슨
타게 뢰브그렌
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Abstract

본 발명은 전기통신장치(1)의 부분을 형성하는 교환장비에 이용되는 데이터셀에서 발생하는 비트에러를 점검하는 장치에 관한 것이다. 제1수단(100)이 정보운반부(33)내의 데이터셀에서 발생하는 비트에러를 검출하는데 이용된다.
비트에러가 검출될때 제2수단(102, 103)은 비트에러를 비트에러 기록유닛(102)에 알리도록 배열되어 있다. 유닛(100)은 이러한 정보운반부(33)를 수정하고/또는 상기 비트에러를 보정하는데 이용된다.

Description

[발명의 명칭]
교환장비의 비트에러 감지장치
[도면의 간단한 설명]
바람직한 교환장비 및 이에 관련된 비트에러 감지장치의 실시예를 수반한 도면을 참고로 설명할 것이다.
제1도는 전기통신장치의 부분을 형성하는 인발하는 ATM 교환장비의 도면.
제2도는 교환장비의 입력의 또따른 비트구성의 도입과 교환장비의 출력의 또다른 비트구성의 제거를 도시한 도면.
제3도는 공지되고 표준화 교환외부 데이터셀 즉, ATM-셀의 설비의 도면.
제4도는 정보운반 제2색션에 관한 계산된 점검합이 상기 제2색션에 위치한 수위치 내부데이터셀의 포멧의 제1실시예의 도면.
제5도는 패래티 비트가 정보운반 제2색션내에 있는 비트에러를 발견하는데 이용되는 스위치내부 데이터셀의 포멧의 제2실시예의 도면.
제6도는 점검합이 교환외부 데이터셀의 어드래스 운반 제1색션의 비트구멍을 계산할 교환내부데이터셀의 포멧의 제3실시예 도면.
제7도는 비트에러 감지가 전체데이터셀의 패래티 비트에 이해 수행되는 교환내부 데이터셀의 포멧의 제4실시예의 도면.
제8도는 짝수 또는 홀수 패래티가 이용된 교환내부 데이터셀의 포멧의 제5실시예의 도면.
제9도는 또다른 정보가 제7도에 따라 인서트된 교환내부 데이터셀의 포멧의 예의 도면.
제10도는 비트에러의 발생을 평가하고 에러 특성에 따라 하나 이상의 이용 가능한 절차를 추종하는 여러 가능성중 하나의 가능성을 도시한 블륵도.
[발명의 상세한 설명]
[기술분야]
본 발명은 교환장비에서의 비트에러를 감지하는 장치에 관한 것이다.
교환장비는 전기통신장치에 마련되어 있고 패킷교환장비의 형이다.
본 발명의 교환장비는 다수의 인입링크가 제1교환포트를 경유해 연결되어 있고 다수의 인출링크가 제2교환포드를 경유해 연결되고 필요한 제어수단과, 인입링크를 인출링크와 연결하는 커플링장치를 지닌 형이다. 여기서, 인출링크의 표시는 인입링크의 하나 이상의 데이터셀에서 발생하는 신호에 의해 초기화된다.
데이터셀은 통상 표준화 되어 있고, 어드레스 운반 제1색션과 정보운반 제2색션을 포함하는 일정한 길이를 하며, 상기 제1어드레스 운반색션은 목적 어드레스의 식별용 제1서브어드레스와 제1서브색션에서 발생하는 비트에러를 검출하는데 알맞는 합계 검사(check sum)를 포함하는 제2서브색션을 구비하고 있다.
[선행기술의 설명]
위에서 설명한 일반구조의 교환장비의 여러 상이한 설계가 선행기술에 공지되어 있다.
데이터셀의 제1어드레스 운반색션에서 선택될 수 있는 가상목적 어드레스의 도움으로 패킷교환을 제어하고, 이 목적을 위해, 바람직한 목적 어드레스에 관한 정보가 상기 제어를 제어수단을 경유해 실행하는데 필요할때 보다 테이블이 록업된다는 것을 알 수 있다.
ATM-시스템(동기전송 모우드) 및 본 발명이 특별한 응용에 따라 구성된 패킷교환은 또한 공지되어 있다.
표준포멧이 데이터셀에 의해 제어되는 위에서 설명한 종류의 교환장비의 경우에 제1어드레스 운반 서브색션에 대해 제2서브색션에 인서트하 수 있는 검색합을 형성하여서 특별히 선택된 알고리즘에 의해 제1서브색션의 비트에러의 발생을 발견한다.
비트에러가 제1서브색션에서 발견되면, 이러한 비트에러는 데이터셀의 어드레스가 잘못 되었다는 것을 암시하고, 이 잘못된 어드레스된 데이터셀이 위에서 설명한 종류의 교환장비에 통고하게 한다는 단점때문에 전체 데이터셀의 스크립핑(scrapping)을 해야함으로 매우 심각한 것으로 간주된다.
공지된 시스템의 경우에, 이러한 비트에러로 인한 결점이 중요하지 않기 때문에 제2정보 운반색션에서만 비트에러룰 포함하는 데이터셀을 스크랩하는 것을 불필요하다고 간주된다.
[발명의 요약]
[기술적인 문제들]
위에서 설명했듯이 기술배경을 검토할 때 기술적으로 적절한 고려 및 기술적인 문제들은 패킷형태의 교환장비에서의 제2정보운반색션의 비트에러를 감지함으로써 얻어진 장점은 상기 장치에 보조비트 에러감독수단을 도입하는 단점보다 증요하다는 것을 실현하는 것이다.
위에서 설명한 선행기술을 고려할 때, 이러한 교환장비내의 필요한 내부 신호제어와 관련된 기술적 문제는 정보 수행색션의 비트에러를 감지 또는 감독하는 것과 관련된 단순화 및 장점을 실현할 때 및 이용가능한 가능한 절차에 관한 발견된 비트 에러의 구조에 따라 제공되는 옵션(option)을 실현할 때 일어난다는 것을 알 수 있다.
따라서 기술적인 문제는 비트에러가 제2비트에러 감지색션에서 검출될 때, 다음 가능한 절차중 하나를 선택함으로써 교환장비의 제어기능에서 성취될 수 있는 단순화를 실현할 때 발생한다.
이러한 절차는 비트에러의 구조에 따라 관련 색션의 비트구성을 보완하는 절차 및/또는 상기 에러의 구성에 따라 발생한 비트에러를 보정하는 절자 및/또는 데이터셀의 한 위치의 비트에러를 제2정보색션이 포함하는 것을 간단히 번갈아서 표시하는 절차이다.
또한, 기술적인 문제점은 전체 데이터셀의 가능한 비트에 대해 매우 포괄적인 감지를 제공함으로써만 성취될 수 있는 교환장비장지의 단순화를 실현할때 발생한다. 또다른 기술적인 문제는 선택된 다항식에 의해 선택되고, 패래티비트를 평가함으로써 결정된 검색합의 도움으로 제2정보 운반색션의 비트에러의 발생을 감지하고 이동통로의 길이에 따라 감지방법을 선택하는 증요성을 실현할 때 발생한다.
또다른 기술적인 문제는 교환장비에 이용되지만 교환외부 데이터셀의 제1어드레스 운반색션에 포함된 어드레스 정보에 따라서만 다른 또다른 정보의 비트구성을 감지하는 것과 관련된 장점을 실현할 때 발생한다. 또다른 기술적인 문제점은 계산된 점검합 또는 추정된 패래티 비트가 상기 또다른 정보가 제공된 교환외부 데이터에 위치되게 할때 발생한다.
또한 기술적인 문제점은 인입데이터셀에 부가된 또다른 데이터를 교환내부 데이터셀을 형성하도록 하고, 교환외부 데이터셀의 어드레스 운반 제1색션을 점검합 또는 패래티 비트에 의해 비트에러에 대해 감지하고 상기 점검합 또는 상기 패래티 비트가 위치되게 하고 다항식이 점검합의 적절한 계산을 성취하기 위해 이용될 때 발생한다.
또한 기술적인 문제점은 제1색션을 감지하는 홀수 패래티와 데이터셀의 나머지부분을 감지하는 짝수 패래티를 실현하고, 교환장비의 데이터셀내의 부분 또는 색션이 상기 종류중 하나의 패래티에 대해 감지하는 경우에 실현된다. 또한 기술적인 문제은 비트에러가 소오스를 고립시킴으로서만 또는 국부화를 단순히 함으로써 제2색션에서 발견된 보정되는 경우의 장점을 실현하고 보정보충에 이용가능한 수단을 실현할 때 발생한다.
스위치내부 커플링의 경우에, 기술적인 문제점은 교환내부 데이터셀에 속한 점검합 또는 패래티가 변경될 때를 표시 잔류에러에도 불과하고 비트에러를 직접 아직 표시되지 않게 함으로써 제2색션에서 비트에러률 발견할 때의 장점을 실현할 때 발생한다.
[해결책]
본 발명은 전기통신장치에 포함된 패킷교환장비의 비트에러를 감지하는 것에 관한 것이다. 다수의 인출링크가 제1스위치 포트를 경유하며 교환장비에 연결되어 있고, 상기 교환장비는 인입링크를 표시된 인출링크에 연결하는 커플링 수단과 제어수단을 구비한다.
인출링크는 신호에 의해 선택되거나 표시되고, 이 신호는 하나 이상의 데이셀의 형을 지닌다. 각각의 데이터셀은 일정한 길이를 하고, 어드레스 운반 제1색션또는 영역과 정보운반 제2색션 또는 영역을 구비하고, 어드레스 운반부는 목적 어드레스의 식별용 제1서브색션과 선택된 다항식의 매체를 통하여 제2서브색션의 비트에러의 발생을 발견하기에 알맞는 비트구성의 제2서브색션을 구비한다.
하나 이상의 위의 기술적문제를 해결하기 위해, 본 발명에 따라 교환장비에는 제2정보운반 색션내의 비트에러의 발생을 발견하는 제1수단이 제공되어 있다. 또한, 교환장비는 비트에러를 감지할 때, 비트에러 감지유닛의 에러를 감지하는 제2수단을 구비하고 있다. 제1수단은 제2정보수행색션을 보충하거나 발생한 비트에러를 보정하는 역할을 한다.
본 발명의 개념범위내의 제안된 실시예에 따라 제2정보수행색션은 점검합에 의해 비트에러에 대해 감지되고, 이 계산된 점검합은 제2색션뒤의 영역에 위치한다.
위에서 언급한 정보운반색션은 제2색션 바로뒤에 위치하거나 상기 제2색션을 따르는 다수의 패래티 비트에 비해 비트에러를 감지한다.
또다른 정보가 교환내부 루우팅 및 어드레스정보를 이용할 때, 이들 정보는 점검합 또는 패래티 비트에 의해 비트에러를 감지할 수 있고, 계산된 점검합 또는 상기 패래티 비트가 상기 또다른 정보뒤에 영역에 위치한다.
본 발명의 특별한 특징에 따라, 또다른 정보 및 어드레스 운반 제1색션이 점검합 및 또는 패래티 비트에 의해 비트에러를 감지하고, 계산된 점검합은 제2서브색션내의 제1어드레스 운반색션뒤의 위치하고, 이 점검합이 다항식에 의해 계산된다,
X8+ X2+ X + 1
본 발명의 또다른 특징에 따라, 데이터셀의 평행전송인 경우 패래티 비트의 데이터셀을 감지하거나 여러 전송인 경우 계산된 점검합에 의해 각각의 데이터셀을 감지함으로써 비트에러 감지가 된다.
본 발명을 실행할 때, 소정의 색션을 감지할 때 홀수 패래티를 이용하고 데이터셀의 나머지 부분을 감지할 때 짝수 패래티를 이용하는 것이 바람직하다. 또한 이의 반대로도 이용된다.
홀수 패래티는 제1색션을 감지하는데 이용되고, 짝수패래티는 데이터셀의 나머지 부분을 감지하는데 이용될 수 있고, 이의 반대로도 이용가능하다. 비트에러가 제2색션에서 발견될 때, 에러는 에러원을 고립시키도록 정류되거나 에러 국부화를 간단히 하기 위해 정류된다.
데이터셀 점검합 또는 이의 패래티비트가 제2색션의 처음 발견된 비트에러로 인해 변경되는 것을 표시하기 위해 이것을 비트에러를 보충하거나 에러데이터셀의 점검합 또는 이의 패래티 비트를 보정하거나, 비트를 데이터셀에 가산함으로써 성취된다.
[장점]
교환장비의 비트에러 검지용 본 발명의 일차적인 장점은 접속 및 교환장비 및 고립 및 국부화된 엔어블 비트에러의 수행을 감지하는 조건을 제공하는 것이다.
교환장비내의 제어가능은 교환내부 데이터셀의 정보운반 제어부의 비트에러를 감지함으로써 가단히 될 수 있다.
이는 가능한 장비변화를 평가함으로써 간단한 방법으로 예상 에러감지를 수행할 수 있게 한다. 본 발명의 구성의 일차 특성은 청구항 1에 기재되어 있다.
[발명을 수행하기 위한 최선의 방식]
제1도는 전기통신장치(1)의 부분을 형성하는 교환장비(2)의 개략도로, 상기 교환장비는 ATM(동기전송 모우드)라고 하는 종류이다.
ATM기술은 공지되어 있고, 본 기술에서 상세히 설명할 필요가 없다.
인입선(4)의 수는 제1교환포트(3)를 경유해 교환장비(2)에 연결되어 있고, 인출링크(6)의 수는 제2교환포트(5)를 경유하여 상기 장비에 연결되어 있다, 예시된 교환장비(2)는 제어수단(10)과 링크(4)를 인출링크(6)에 연결하는데 필요한 커플링수단(11)을 구비하고 있고, 상기 인출링크(6)는 인입링크(4)에서 발생하는 하나 이상의 데이터셀(30)형의 신호에 의해 표시 또는 지지된다.
이들 데이터셀(30)는 가장 목적 어드레스를 포함하는 헤더 또는 어드레스 운반색션(32)에서 5옥텟 및 정보색션(payload) 또는 실제 정보를 포함하는 정보운반색션(33)에서 48옥텟의 CCITT-표준을 한다.
본 발명의 실시예를 따라 또다른 비트구성(1)의 형태의 또 다른 정보는 제1교환포트(3)의 교환외부 데이터셀(30)에 가산되고, 이 외부비트가 데이터셀 헤더(32)의 어드레스 정보에 따라 구성에 할당되어 액스트라 비트가 교환장비에 내부적으로만 이용되어서 데이터셀 헤더(32)의 비트구성 대신 선택된 기능을 제어한다. 이 액스트라 비트가 제2도에서 도시되어 있듯이 제2교환 포트(5)에서 제거된다.
이 또다른 정보가 형성되어서 이용되는 상태의 상세한 설명을 "Identification of Datapackets"이라는 제목의 스웨덴 특허출원 제92-03332-3(1992년 12월 9일)에 제공되어 있다.
제2도는 색션 또는 영역(31)의 형태의 또다른 정보가 교환포트(3)의 인입교환 내부 테이터셀(30)이 추가되어서 교환장비에서 내부적으로 이용되는 데이터셀(30')을 형성하고 이 또다른 정보 또는 영역 데이터(31)이 교환포트(5)에서 제거된 것을 도시한다.
제2도에서 알 수 있듯이 커플링장치(11)가 A 및 B 스위치 평면으로 표시된 두개의 스위치에러이와 겹쳐져 있고, 일반적으로 단지 하나의 평면이 관통접속으로 선택되어 있다. 두개의 교환평면이 높은 정도의 시스템 안정을 제공할지라도, 이러한 안정은 두개 이상의 평면이 이용될 때 보다 좋다는 것을 알 수 있다. 낮은 안정성에 수용될 때 하나의 교환평면이 이용된다.
제2도에 도시되어 있듯이 스위치포트(5a)와 (5b)는 데이터셀의 특성을 점검하는 수단(5a) 및 (5b)를 포함한다. 이들 수단은 특성 점검올 수행할 수 있고, 소정의 알고리즘에 따라 계산을 수행하고, 데이터셀의 비트구성에 의해 제어되고, 어떤 다른 방식으로 데이터셀의 현재 특성을 결정하고, 또한 스위치평면(A) 또는 중 하나 또는 모두를 선택하기 위해 스위치(5c)를 작동시키는 기능을 한다.
유닛(5d)는 또다른 또는 보조비트구성(31)을 제거하는데 이용된다.
제3도는 간단한 설계의 초기에 공지된 표준 ATM-셀의 구성 또는 포멧을 도시한다. 헤더로 언급된 영역 또는 제1서브색션(32)내의 필드(32')의 제1사 옥텟은 가상 목적 어드래스를 수용한다.
제1서브색션 또는 헤더(32)내의 제2서브색션 또는 필드(32") 제5옥텟는 어드래스색션 또는 필드(32')내의 비트에러를 발전하는데 이용되는 점검합을 수용한다. 점검합이 HEC(헤더 에러 제어)로 표시되어 있고, CCITT 표준의 대상이다. 정보운반색션 또는 영역(33)내의 다음 48옥텟는 사용자 데이터를 포함하고 "payload" 라고 한다.
ATM-셀이 제3도에 도시된 구성 또는 포멧을 할때, 어드래싱 색션 또는 필드(32')내의 비트에러가 제2서브색션 또는 필드(32")내에 나타나는 점검합에 의해 발견될 수 있고, 이 점검합은 다항식 X8+ X2+ X + 1에 의해 발성될 수 있는 8 비트 점검합이다.
필드(32')내에서 비트에러를 검출할때, 필드내의 모든 비트가 다수의 피드백 시프트 래지스터를 공지된 방식으로 통과한다. 단일 또는 이중에러가 이 시프트래지스터에 의해 검출될 수 있고, 단일 에러의 보정 또는 제한이 공지된 방식으로 수행된다.
제1서브색션 또는 필드(321)내의 비트에러에 대한 표준 ATM-셀을 감지할 수 있다는 것을 알 수 있다.
본 발명은 제2정보운반 색션 또는 영역(33)의 정보내용물에 기초하는 또다른 점검 또는 제어기능을 이용함으로써 스위치의 비트에러의 감지하는 내부적으로 향상시키고 각각의 데이터셀에 전달된다. 점검합은 다항식 X10+ X9+ X6+ X5+ X + 1 로 셀 또는(payload)의 정보운반 영역상에서 계산된다. 정보운색션 또는 영역(33)이 필드(32')보다 크기 때문에 이 다항식이 제2 제2서브색션 또는 필드(32')의 점검합을 계산하는데 이용되는 다항식과 다르다.
제4도는 데이터셀이 스위치의 내부포멧에 대해 구조될 수 있는 방법을 도시한다. 여기서, 정보운반 색션 또는 영역(33)가 계산된 점검합에 의해 비트에러를 감지한다. 이것은 일차적으로 더간접송로에 적용된다.
이 경우에 정보영역(33)에서 비트 에러를 감지하는데 이용되는 점검합은 자신 또는 각각의 영역내의 상기 영역 바로 뒤에 위치한다. 제4도의 점검합은 PEC(Payload Error Control)로 표시되어 있고 영역 및 제어필드(33') 10비트의 크기를 한다.
점검필드(33')가 정보영역(33)앞에 그대로 위치할지라도, 제4도에 따라 정보영역(33)뒤의 점검합 필드(33')에 위치할때 하드웨어 장점이 얻어진다. 후자의 경우에 제어필드를 발생시길때, 데이터셀은 추가적으로 버퍼해야 한다.
위의 다항식은 점검합을 제어 또는 점검 필드에 단 및 이중 및 3중 영역을 검출하게 한다. 그러나 에러를 보정하는데 이용될 수 있다.
제5도는 또다른 데이터셀 포멧을 도시한 것으로, 점검합이 처리하는데 너무 복잡하고, 선택된 전송통로가 작다. 이 예시에서, 전형적인 패래티 비트가 영역 또는 필드(33)내에서 정보운반 필드 또는 영역(33)에 공급된다.
전달된 다수의 패래티 비트가 비트에러 검출의 바람직한 정확도에 의존한다.
제5도에 도시된 방식으로 정보영역을 따라 패래티 비트를 위치시키는 것외에 이 비트는 제4도에서와 같이 정보영역(33)뒤에 적접 위치한다.
제5도는 패래티 비트가 정보영역(33)의 각각의 8번째 비트에 가산된다. 라벨 루우트된 ATM-스위치에는 스위치 외부 ATM-셀을 인입하는 스위지 내부에 적합한 루우팅 정보가 공급되고, 이 정보의 특징 및 기능이 위에서 언급한 스웨덴 특허 출원에 상세히 설명되어 있다.
이 정보는 제6도에 도시되어 있듯이 각각의 데이터셀 앞에 "presata"(31)라고 표시된 영역에 위치한 비트구성의 다수의 비트가 포함되어 있다. 교환장비내의 각각의 데이터셀은 전달되는 출력을 포함하는 정보를 포함하지 않는다. 루우팅 정보와의 정보는 또한 데이터셀에 전달된다. 영역(31)내의 위에서 언급한 부가적인 또는 보충비트가 데이터셀의 루우팅과 관련이 있기 때문에 이들 비트가 보정되는 것이 가장 중요한다. 따라서, 영역(31)의 비트구성은 비트에러에 대해 주의있게 감지되는 것이 바람직하다.
비트에러 감지처리는 가능한 다수의 방법중 어떤 하나로 수행될 수 있다. 하나의 방법은 점검합에 의해 영역(31)내의 부가적인 비트를 감지하고 필드(32)가 제3도의 영역(32')에 대해 계산되는 것과 같은 방식으로 영역(31)에 대한 점검합을 계산한다. 제6도에서, 이 점검합은(32')이고 "IHEC"로 표시되어 있다.
또다른 방법은 제7도에 도시된 방식으로 패래티 비트(31')에 의해 영역(31)을 감지하는 것이다.
셀에 공급된 다수의 비트를 감소시킬 필요가 있을때 또다른 방법은 영역(31)을 감지하고, 색션(32')의 비트에러 감지를 영역(31)의 감지와 결합한다.
영역(31)에 대한 점검합과 또다른 영역(32)에 대한 점검합을 계산하는 대신 양 영역에 공통인 점검합이 계산될 수 있다.
제6도는 점검합이 양영역(31) 및 (32)에 대해 계산될때 스뮈지 데이터셀의 구성으로 도시한다. 점검압이 IHEC(Internal Header Error Control)로 표시되어 있고, ATM-셀의 필드 HEC(32")와 같은 위치에 위치하고 있다. 점검합 대신 THEC-필드(32")가 패래티 비트를 구성하는 것을 방지할 수 없다.
필드(32"), 필드(32") 및 필드(33")에 대한 점검합과 같은 교환장비내의 두개의 매우 인접한 하드웨어 기능간의 내부관련 데이터셀을 전달할때 점검합을 계산할 필요가 없다. 평행 포멧에서 장점있게 수행되는 짧은 전송의 경우, 비트에러 감지가 제7도에 도시된 것처럼 정상패래티로 수행된다. 셀내에 다수의 점검합이 있을지라도, 패래티 비트가 비트에러를 감지하는데 이용된다.
패래티 비트는 직렬 포멧에서 병렬포멧으로 전환할때 패래티 비트가 공급된다. 두개의 필드(32")및 필드(33")를 이용하는 장점은 비트에러 제어와 점검이 동시에 중첩될 수 있다. 흔히 필드(32") 및 (33') 다시 계산될때, 비트에러감독이 패래티 비트에 의해 수행된다. 예시되어 있듯이 필드(32")에서의 점검합은 실제한을 발견하는데 이용된다.
회로기판부기능에 대한 이 필드(32")를 계산하는 것을 방지하기 위해 셀이 셀의 개시를 표시하는 신호를 포함하는 것이 더 바람직하다.
셀의 평행포멧의 폭은 줄이고 싶을때 패래터 비트와 셀 등기신호가 결합될 수 있다.
제1서브색션에 홀수 패래티(31)를 데이터셀의 나머지 부분에 짝수 패래티를 이용함으로써 제8도에서 분명히 알 수 있듯이 패리티에 의해 셀 동기신호와 비트 에러 감지기능 모두가 얻어진다.
제9도는 교환장비의 내부데이터셀의 영역(31),(32) 및 (33)의 비트구성의 예를 도시한다.
기본법칙은 비트에리가 셀레터(32)또는 프리데이터 영역에서 발견될때, 에러셀의 스크랩되어야 한다는 것이다. 이 필드중 하나의 비트에러가 셀의 루우팅을 잘못하게 하기 때문에 이것이 수행된다. 한편, 비트에러가 정보영역(33)에서 발견될때 셀이 지속되어야 한다. 사용자의 어떤 셀은 전혀 수요하지 않는것 보다 정보색션의 비트에러를 지닌 데이터셀은 수용하는 것이 더 바람직하다.
제10도는 발생비트를 평가하고, 비트에러의 특성 및 위치에 따라 소정의 측정을 하는 하나의 가능성을 도시한 블록도이다. 이 가능성은 이러한 가능성의 하나이다.
따라서, 제10도는 내부데이터셀(30')이 가능한 비트에러를 점검하기 위해 시험된다.
이 목적을 위해 원리상 공지된 에러 발견 유닛(100)이 이용된다. 이 유닛에는 축적기능이 있고, 관련된 기능선택이 다음 공보에 설명된 특성을 토대로 결정한다("Error-Correcting-code" Second Edition, 1972 by W. Wesley Peterson and J.E. Weldon, Jr., Published by The Mill Press, Cambeidge, Mass., U.S.A., and London)유닛(100)은 분명하게 정의된 다항식으로 수행된 계산에 의해 패래티 비트 점검의 비트에러 또는 비트에러를 평가하도록 구성되어 있다.
비트에러가 범위(31) 및 (32)에서 발견될 때 유닛(100)은 콘텍터(101)를 경유해 데이터셀(30')을 스크랩하도록 구조되어 있다.
비트에러가 상기 영역(33)에서 발견될때 이 유닛은 영역(33c)예 위치한 필드(33) 및 PEI(Payload Errors Identification)내의 디지탈 값을 변경한다.
이 발견이 하드웨어 카운티(102)에 등록되고 프로세서 유닛(103)예 전달된다.
하드웨어 카운터(100)은 메모리 및 타임 등록 유닛(104)에 연결되어서 예상비트에러 감지처리가 처리유닛(103)을 경유해 수행처리가 되게 한다. 단위시간당 영역의 다수의 비트에러에 관한 연속정보가 장비 순서기준에 판계하는 정보를 저하쪽으로 제공한다.
프로세서 유닛(103)이 비트에러의 특성에 따라 콘텍터(105)를 경유해 상위 프로세서에 발견된 비트에러를 전달하도록 구성되어 있다.
비트에러가 비트 구성을 보정하도록 보정되면, 유닛(100)이 이를 행하기에 적합한다.
에러발견 유닛(100)은 또한, 필드(33)(PEI)를 감지하도록 되어 있고, 비트에러가 필드(33)에서 발생하는 것은 필드(33)(PEI-필드)가 표시한 때를 설정할때, 어떠한 한도로 카운터(103) 또는 처리유닛(103)에 전달되지 않는다.
따라서, 영역(33)내의 비트에러가 다음 방식에 따라서 영역(33)내의 비트에러가 다음 방식에 따라 유닛(100)은 경유해 처리될 수 있다.
(가) 비트에러는 정류된 테이터셀이 보정되도록 계산된다.
(나) 비트에러는 데이터셀 점검합 및/또는 페래티 비트 점검이 보정되도록정류된다.
(다) 비트에러는 정류되지 않고, 필드(33c)에 비트에러가 존재한다는 것을 나타내는 상태에 설정된다.
(라) 비트에러는 정류되지 않고 비트에러 감지실행이 어떤다른 방식으로 수행되는 경향이 있다.
비트에러의 정류가 과다한 요구라고 감수되면, 필드(33')은 이의 내용이 비보정영역(33)과 일치하도록 필드(33')가 계산된다.
비트에러로 인한 절차 또는 비트에러의 각각의 정류 측정은 다음 비트에러 검출유닛이 비보정 필드(33')와 데이터셀을 표시하지 않아, 에러 보고를 상의 프로세서 유닛에 평가 또는 전달하지 않는다.
상의 프로세서 유닛이 하나의 간실 에러보고 만을 얻기 때문이 이에의해 에러가 고립되고 에러원이 쉽게 표시된다.
전에 언급했듯이, 괼드(33) 또는 (33')가 비트에러를 발견함으로서, 변경되었는데 여부를 표시하기 위해 데이터셀의 비트(33c)를 허락할 수 있게 한다. 이 비트에 포함된 정보가 스위치가 제2도에 따라 용장 스위치 평면을 갓을때 바람직하다. 데이터셀이 용장 소위치 평면으로 부터의 현재 셀을 결합할 때 데이터셀이 지수되는 선택이 된다. 데이터셀이 선택하는 유닛을 비트에러가 payload 또는 영역(33)에서 발생하는지 여부가 고려할 수 있다.
다른 선택을 위해 홀수 패래티외 짝수 패래티를 선택함으로써, 이들의 상이한 선택간의 언더패이스가 동기화 펄스에 대한 기준으로 역할을 할 수 있다.
본 발명은 청구범위내에서 여러수정과 변경이 가능하다.

Claims (19)

  1. 다수의 인입링크(4)가 교환장비(21)에 제1스위치 포트(5)를 경유해 연결되어 있고, 다수의 인출링크(6)가 제2스위치 포드(5)를 경유해 교환장비(2)에 연결되어 있고, 교환장비(2)는 제어수단(10)과 인입링크(4)를 인출링크(6)와 결합하는데 필요한 커플링수단(11)을 포함하고, 인출링크(6)의 표시는 인입링크(4)에서 발생하는 하나이상의 데이터셀(30)의 형태의 신호에 의해 초기화 되고, 데이터셀은 제어드레스 색션 또는 영역 및 제2정보운반 색션 또는 영역을 포함하는 일정길이를 하고; 어드래스운반 색션은 목적어드레스의 동일성에 대한 제1서브색션과 상기 제1 서브색션에서 비트에러의 발생을 발견할 수 있는 비트구성을 한 제2서브색션을 포함하는 전기통신장치(1)의 부분을 형성하는 패킷 교환장비(2)에서 비트에러를 감지하는 장치에 있어서, 상기 제2정보 운반색션(33)내에서 발생하는 교환장비 비트에러내에서 발견하는 제1수단(118)과 ; 비트에러가 발생하는 경우, 비트에러 감지 유닛(102)에서 발생한 비트에러를 감지하는 제2수단(102, 103)과 ; 상기 제2정보운반 색션(32)을 보충하고 또는 발생한 비트에러를 정류하는 제3수단(100)을 구비한 것을 특징으로 하는 비트에러 감지장치.
  2. 제1항에 있어서, 상기 제2정보 운반색션은 점검합에 의해 비트에러에 대해 감지되는 것을 특징으로 하는 비트에러 감지장지.
  3. 제2항에 있어서, 산출된 점검합은 제2색션 뒤에 위치하는 것을 특징으로 하는 비트에러 감지장치.
  4. 제1항에 있어서, 상기 제2정보운반 색션은 다수의 패래티에 의해 비트에러에 의해 감지되는 것을 특징으로 하는 비트에러 감지장치.
  5. 제4항에 있어서, 패래티 비트는 제2색션 바로 뒤에 위치하는 것을 특징으로 하는 비트에러 감지장치.
  6. 제4항에 있어서, 패래티 비트는 제2색션을 따라 위치하는 것을 특징으로 하는 비트에러 감지장치.
  7. 제1항에 있어서, 스위치 내부 루우팅을 포함하는 보충정보와, 어드레스 정보가 점검합 또는 패래티의 도움으로 비트에러에 대해 감지되는 것을 특징으로 하는 비트에러 감지장치.
  8. 제7항에 있어서, 계산된 점검합 또는 패래티 비트가 상기 보충정보 뒤에 위치하는 것을 특징으로 하는 비트에러 감지장치.
  9. 제1항 또는 제7항에 있어서, 보충정보와 제1어드래스 운반색션이 점검합 또는 패래티 비트의 도움으로 비트에러에 의해 감지되는 것을 특징으로 하는 비트에러 감지장치.
  10. 제9항에 있어서, 계산된 점검합은 상기 제1어드레스 운반색션 뒤에 위치하는 것을 특징으로 하는 비트에러 감지장치.
  11. 제10항에 있어서, 점검합은 다항식 X8+ X2+ X + 1에 의해 계산된 것을 특징으로 하는 비트에러 감지장치.
  12. 제1항에 있어서, 비트에러 감지는 평행 전송인 경우 패래티 비트로 및 계산된 점검합으로 각각의 데이터를 감지함으로써 수행되는 것을 특징으로 하는 비트에러 감지장치.
  13. 제12항에 있어서, 홀수 패래티는 선택된 색션을 가지하는데 이용되고 짝수 패래티는 데이터셀의 나머지 부분을 감지하는데 이용되고 또는 이와 반대로도 이용되는 것을 특징으로 하는 비트에러 감지장치.
  14. 제1항 또는 제2항에 있어서 홀수 패래티는 데이터셀의 나머지 부분을 감지하는데 이용되고 짝수 패래티는 데이터셀의 나머지 부분을 감지하는데 이용되거나 이와 반대로도 이용되는 것을 특징으로 하는 비트에러 감지장치.
  15. 제1항에 있어서, 데이터셀의 제1색션 및/또는 보충정보내에 비트에러를 설정할 때 비보정 데이터셀이 스크랩 또는 것을 특징으로 하는 비트에러 감지장치.
  16. 제1항에 있어서, 제2색션에 비트에러를 설정할때, 비트에러가 에러소오스를 고립시키거나 에러위치를 단수하게 하도록 보정되는 것을 특징으로 하는 비트에러 감지장치.
  17. 제16항에 있어서, 비트에러는 비보정 데이터셀의 점검합 또는 패래티 비트를 보정함으로써 정규되는 것을 특징으로 하는 비트에러 보정장치.
  18. 제17항에 있어서, 비트가 데이터셀에 공급되어서 제2색션에서 일찍 발견한 비트에러로 인해 데이터셀의 점검합 또는 패래티 비트가 변경되는 것을 표시하는 감지장치.
  19. 제18항에 있어서, 상기 비트가 제2색션뒤에 위치하는 것을 특징으로 하는 비트에러 감지장치.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE503589C2 (sv) * 1994-02-10 1996-07-15 Ericsson Telefon Ab L M Förfarande och anordning för övervakning av ett minne
US7190681B1 (en) * 1996-07-10 2007-03-13 Wu William W Error coding in asynchronous transfer mode, internet and satellites
US6148422A (en) * 1997-10-07 2000-11-14 Nortel Networks Limited Telecommunication network utilizing an error control protocol
US6209112B1 (en) * 1998-07-31 2001-03-27 Lucent Technologies Inc. Apparatus and method for reducing power consumption of an error-correcting decoder
US6434191B1 (en) * 1999-09-30 2002-08-13 Telcordia Technologies, Inc. Adaptive layered coding for voice over wireless IP applications
US6973084B1 (en) * 2000-02-23 2005-12-06 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6771663B1 (en) 2000-02-23 2004-08-03 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US7006525B1 (en) 2000-02-23 2006-02-28 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6999479B1 (en) 2000-02-23 2006-02-14 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6778561B1 (en) 2000-02-23 2004-08-17 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6847644B1 (en) 2000-02-23 2005-01-25 Cypress Semiconductor Corp. Hybrid data transport scheme over optical networks
US6894970B1 (en) * 2000-10-31 2005-05-17 Chiaro Networks, Ltd. Router switch fabric protection using forward error correction
US20020194363A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
US20020191621A1 (en) * 2001-06-14 2002-12-19 Cypress Semiconductor Corp. Programmable protocol processing engine for network packet devices
JP4918824B2 (ja) * 2006-08-18 2012-04-18 富士通株式会社 メモリコントローラおよびメモリ制御方法
CN104717031B (zh) * 2013-12-12 2018-06-26 华为终端（东莞）有限公司 流媒体报文的处理方法、WiFi芯片及移动终端
EP3358483B1 (de) * 2017-02-06 2021-10-20 Siemens Healthcare GmbH Übertragen eines datensatzes

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451827A (en) * 1981-09-22 1984-05-29 The Johns Hopkins University Local area communication network
JPS5866448A (ja) * 1981-10-16 1983-04-20 Hitachi Ltd パケット交換における誤り検出方式
US4712215A (en) * 1985-12-02 1987-12-08 Advanced Micro Devices, Inc. CRC calculation machine for separate calculation of checkbits for the header packet and data packet
US4712214A (en) * 1986-01-10 1987-12-08 International Business Machines Corporation Protocol for handling transmission errors over asynchronous communication lines
US4862461A (en) * 1987-01-12 1989-08-29 International Business Machines Corp. Packet switch network protocol
US5010553A (en) * 1988-12-05 1991-04-23 Compuquest, Inc. High speed, error-free data transmission system and method
EP0402741B1 (de) * 1989-06-16 1995-09-13 Siemens Aktiengesellschaft Verfahren und Schaltungsanordnung für das Weiterleiten von nach einem asynchronen Transfermodus übertragenen Zellen
US5119370A (en) * 1989-09-28 1992-06-02 Northern Telecom Limited Switching node for a communications switching network
US5182752A (en) * 1990-06-29 1993-01-26 Digital Equipment Corporation Method and apparatus for transferring data between a data bus and a data storage device
JP3001953B2 (ja) * 1990-10-20 2000-01-24 富士通株式会社 仮想識別子変換装置
US5130984A (en) * 1990-12-18 1992-07-14 Bell Communications Research, Inc. Large fault tolerant packet switch particularly suited for asynchronous transfer mode (ATM) communication
JP2892180B2 (ja) * 1991-04-30 1999-05-17 富士通株式会社 Ａｔｍクロスコネクト装置の監視方式
JP3069389B2 (ja) * 1991-05-27 2000-07-24 富士通株式会社 Ａｔｍセル誤り処理システム
BE1004959A3 (nl) * 1991-06-28 1993-03-02 Bell Telephone Mfg Werkwijze en inrichtingen voor het testen van atm-verbindingen.
US5184347A (en) * 1991-07-09 1993-02-02 At&T Bell Laboratories Adaptive synchronization arrangement

Also Published As

Publication number Publication date
EP0671093A1 (en) 1995-09-13
AU674370B2 (en) 1996-12-19
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JP3200439B2 (ja) 2001-08-20
BR9307512A (pt) 1999-08-31
WO1994013082A1 (en) 1994-06-09
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NO952046D0 (no) 1995-05-23
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US5537428A (en) 1996-07-16
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SE470544B (sv) 1994-07-25
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SE9203528D0 (sv) 1992-11-24
JPH08503589A (ja) 1996-04-16
CN1051891C (zh) 2000-04-26
NO952046L (no) 1995-07-21

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