JPH08503589A - 交換機器内のビットエラーを監視するための構成 - Google Patents

Abstract

(57)【要約】 本発明は電気通信システム（１）の一部を形成する、交換機器（２）内で使用される、データセル内で発生するビットエラーをチェックするための装置に関する。第一装置（１００）は情報搬送部（３３）内部のデ一タセル内で発生するビットエラーを検出するために使用され、ビットエラーが検出されたときに第二装置（１０２，１０３）が、このビットエラーをビットエラー記録装置（１０２）に通知するように配置されている。ユニット（１００）はその様な情報搬送部分（３３）を修正そして／または前記ビットエラーを訂正するように使用される。

Description

【発明の詳細な説明】 交換機器内のビットエラーを監視するための構成 本発明は交換機器内のビットエラーを監視するための構成に関する。 交換機器とは電気通信システムの中に含まれ、好適にパケットスイッチング機 器の形式を有するものを言う。 本発明が言及するところの交換機器は、これに対して多数の入力リンクが第一 スイッチポートを介して接続され、また多数の出力リンクが第二スイッチポート を介して接続されており、さらにこれは必要な制御装置ならびに入力リンクを、 指示された出力リンクに接続するための結合装置とを含み、ここで出力リンクの 指示が入力リンク上のひとつまたは複数のデータセルの形式の中に生じる信号で 指定される種類のものである。 通常これらのデータセルは標準化されており、アドレスを運ぶ第一セクション と情報を運ぶ第二セクションとを含む固定長を有し、ここで第一セクションは行 き先アドレスを示すための第一副セクションを含み、またチェックサムを含む第 二副セクションが付属されていて、第一副セクション内に発生するビットエラー を検出する。従来の技術 種々の異なる設計の交換機器で、先に述べた一般構成のパケット交換の形式の ものが技術上知られている。 パケット交換を仮想行き先アドレスを用いて制御することが知られており、仮 想行き先アドレスはデータセルの第一アドレス搬送セクションの中で指示される ことが可能であり、この目的のためにひとつの表がメモリの中で、希望する行き 先アドレスに関連する情報が、前記制御を制御装置を介して実施するために要求 される毎に検索される。 ＡＴＭシステム（非同期伝送モード）に従って構築され、それに対して本発明 が特別のアプリケーションを見いだしているパケット交換はこれもまた当該技術 で知られている。 先に述べた種類の交換機器の場合は、標準化されたフォーマットのデータセル を用いて制御されており、単に第一アドレス搬送副セクション用に第二副セクシ ョン内に挿入可能なチェックサムを形成することが知られており、これは特別に 選択されたアルゴリズムに基づいて第一副セクション内のビットエラーの発生を 発見するように適用されている。 もしもビットエラーが第一副セクション内で発見されると、これは通常は全て のデータセルを廃棄する必要が有るほどに十分重大であると考えられる、なぜな らばこの様なビットエラーは通常このデータセルのアドレスが正しくないことを 意味し、従って間違ってアドレス指定されたデータセルを先に述べた種類の交換 機器を通すことは重大な不利益となるためである。 知られているシステムの場合は、単に第二情報搬送セクションの中のみにビッ トエラーを含むデータセルを廃棄する必要はないと正当に考えられており、なぜ ならばその様なエラーで導かれる欠陥は重大ではないからである。本発明の要約 技術的問題点 先に述べた従来技術の背景を調査する時、技術的に妥当な考慮すべき事柄およ び技術的な問題点は、ひとつはパケット型交換機器の第二情報搬送セクション内 のビットエラーを監視することによって得られる利益が、前記機器内に補足のビ ットエラー監視装置を導入する不利益よりも重要であると認識することであるこ とが分かるであろう。 先に記述した従来技術を考察するとき、この様な交換機器内部で必要な内部信 号制御に関する技術的な問題が、第二情報搬送セクション内のビットエラーを監 視または監督することに関する簡単化と利益とを認識すること、またそれに伴い 発見されたビットエラーの構造に依存して実現可能な手順に関して提供される選 択肢を認識することに存在することが分かるであろう。 従って交換機器の制御機能の中で下記の可能性のある手順のひとつを、ビット エラーが第二ビットエラー監視セクション内で検出された際に選択することで実 現できる簡単化を認識するところに技術的な問題が存在することが分かるであろ う： ビット構成を関連するセクション内にビットエラーの構造に基づいて補足する ；そして／または 発生したビットエラーを前記エラーの構造に従って訂正する；そして／またはこ れとは別に、第二情報搬送セクションがビットエラーを含むことをデータセル内 の一箇所に、単に印を付ける（マーキングする）。 また技術的な問題が、データセル全体で起こり得るビットエラーに対する更に 包括的な監視を提供することのみで実施できる交換機器の簡単化を認識するとこ ろに存在することも分かるであろう。 また技術的な問題が、第二情報搬送セクション内でのビットエラーの発生を、 選択された多項式で決定されたチエックサム、または評価パリティービットを用 い、そして伝送経路の長さに基づいた監視方法を選択することにより監視するこ との重要性を認識するところに存在することが分かるであろう。 本文脈の中での別の技術的問題は、交換機器の中で使用され、スイッチ外デー タセル（ｓｗｉｔｃｈ−ｅｘｔｅｒｎａｌ ｄａｔａ ｃｅｌｌ）の第一アドレ ス搬送セクション内に含まれるアドレス情報とは異なるがこれに依存する更に別 の情報のビット構造をも監視することに関する利益を認識することである。 別の技術的問題は計算されたチェックサムまたは評価されたパリティービット が、前記付加情報を具備するスイッチ内データセル（ｓｗｉｔｃｈ−ｉｎｔｅｒ ｎａｌ ｄａｔａ ｃｅｌｌ）内のどこに配置されるかを認識することであるか が分かるであろう。 技術的には表に現れないが認識する必要のあることは、入カデータセルに加え られた付加情報がスイッチ内データセルを形成することを可能とし、スイッチ外 データセルのアドレス搬送第一セクションのビットエラーをチェックサムまたは パリティービットを用いて監視することを可能とし、また前記チェックサムまた は前記パリティービットがどこに配置されるべきかを認識すること、またはチェ ックサムの十分な計算を実施するためにどの多項式を使用すべきかを認識するこ との重要性を理解する能力の中に見いだされる。 また、奇数パリティーを第一セクションの監視用に、また偶数パリティーをデ ータセルの残りの部分の監視用に、またはその逆に選択することの重要性を認識 すること、そしてまた交換機器内部のデータセル内のどの部分またはセクション が前記種類のひとつのパリティーに関して監視されるべきかをを認識することも 技術的な問題であることが分かるであろう。 また、第二セクション内に発見されたビットエラーが、単に発生源を隔離する ことまたは特定（ｌｏｃａｌｉｚａｔｉｏｎ）を簡素化する事のみによって”訂 正”されるときに供される利益を認識する能力、及びその様な訂正的な補足を行 うことを可能とする装置を認識する能力の中に技術的問題が存在することが分か るであろう。 スイッチ内結合（ｓｗｉｔｃｈ ｉｎｔｅｒｎａｌ ｃｏｎｐｌｉｎｇ）の場 合の技術的な問題は、第二セクション内になんらかのビットエラーを発見したと きにスイッチ内データセルに属するチェックサムまたはそのパリティービットが 、エラーが残存しているにも関わらず、ビットエラーを直接印すこと（マークす ること）の無いように変更されていることの印を付けること（マーキングするこ と）で供される利益を認識することの中に存在する。解決策 本発明は電気通信システムの中に含まれるパケット交換機器内のビットエラー の監視に係わる。多数の出力リンクが交換機器に第一スイッチポート経由で接続 され、この交換機器は入力リンクを指定された出力リンクに接続するために必要 な、制御装置ならびに結合装置を含む。 出力リンクは入力リンクに出現する信号によって指定または指示され、これら の信号はひとつまたは複数のデータセルの形式を有する。各々のデータセルは固 定長を有し、第一セクションまたは区域を運ぶアドレスと第二セクションまたは 区域を運ぶ情報とを含み、ここでアドレス搬送セクションは行き先アドレスを識 別するための第一副セクションと、第一副セクション内でのビットエラーの発生 を選択された多項式の作用を通して発見するように適応されたビット構成を有す る第二副セクションとを含む。 先に述べたひとつまたは複数の技術的な問題を解決しようとする意図で、本発 明に基づいて提案されている交換機器には第二情報搬送セクション内でのビット エラーの発生を発見するための第一装置が具備されている。この交換機器はまた 第二装置を含み、これはビットエラーの発見に応じてビットエラー認知ユニット 内でエラーを認知させるように機能する。第一装置またはユニットは第二情報搬 送セクションを補いそして／または発生したビットエラーの訂正を可能とするよ うに意図されている。 発明された概念の範囲内にある、提案された実施例に基づけば、第二情報搬送 セクションはチェックサムを用いてビットエラーが監視されており、計算された チェックサムは第二セクションの後の区域に配置されている。 先に述べた情報搬送セクションはまた、複数のパリティービットを用いてビッ トエラーを監視されることも可能であり、この複数のパリティービットは第二セ クションの直後に配置することもまたは前記第二セクションに沿って配置するこ とも可能である。 もしも付加情報、なかんずく、スイッチ内ルーチングおよびアドレス情報を含 む付加情報が使用される場合は、この情報はビットエラーをチェックサムまたは パリティービットを用いて監視されることが可能であり、ここで計算されたチェ ックサムまたは前記パリティービットは前記付加情報の後の区域に配置される。 本発明のひとつの特別な特徴に基づけば、付加情報ならびにアドレス搬送第一 セクションのビットエラーがチェックサムそして／またはパリティービットを用 いて監視されており、ここで計算されたチェックサムは第二副セクション内の第 一アドレス搬送セクションの後に配置されており、またこのチェックサムは下記 の公式の多項式を用いて計算されている。 Ｘ⁸＋Ｘ²＋Ｘ＋１ 本発明の更に別の開発に基づけば、ビットエラー監視はデータセルがパラレル 伝送の場合はデータセルをパリティービットを用いて監視することにより実行さ れ、シリアル伝送の場合は計算されたチェックサムを用いてそれぞれのデータセ ルを監視する。 本発明を実施する際には、与えられたセクションを監視するときには奇数パリ ティーを、データセルの残りの部分を監視するときには偶数パリティーを、また はその逆も可、を用いるのが好適である。奇数パリティーは第一セクションおよ び付加情報の監視に使用可能であり、偶数パリティーはデータセルの残りの部分 の監視に使用可能であり、その逆も可能である。 第二セクションの中にビットエラーが発見されたときに、このエラーはエラー 源を絶縁するため、または単にこのエラーを特定するために修正される。これは このビットエラーを補足することによって、または誤りを含むデータセルのチェ ックサムまたはそのパリティービットを訂正することにより、またはそのデータ セルチェックサムまたはそのパリティービットが第二セクション内に発見された 先述のビットエラーのために変更されていることを示すひとつのビットを追加す ることにより実現される。特長 交換機器内のビットエラー監視を意図して発明された構成により主として供さ れる特長は、接続ならびに交換機器の性能の監視を改善し、ビットエラーを切り 放し、かつ特定することの可能な条件を用意することに存在する。 交換機器内部の制御機能は、スイッチ内データセルの情報搬送第二セクション 内のビットエラーを監視することで簡単に出来る。 これは簡単な方法で実現可能な予測エラー監視を可能とし、これは考えられる 機器劣化を評価することにより行う。 発明された構成の第一の特徴は請求項第１項の特徴を示す条項に記載されてい る。図面の簡単な説明 提案された交換機器を例示する実施例ならびに関連するビットエラー監視装置を 、以下に添付図を参照して更に詳しく説明する、此処で： 第１図は、ごく一般化されたＡＴＭ型交換機器を図示し、これは電気通信シス テムの一部を形成する； 第２図は、付加ビット構成を交換機器の入力部に導入し、この付加ビット構成 を交換機器の出力部で除去することを原理的に図示する； 第３図は、以前から知られており標準化されたスイッチ外データセル、いわゆ るＡＴＭセルの原理的設計を図示する； 第４図は、スイッチ内データセルのフォーマットの第一の実施例を図示し、こ こでは情報搬送第二セクションに関連する計算されたチェックサムが前記第二セ クションの後方に配置されている； 第５図は、スイッチ内データセルのフォーマットの第二の実施例を図示し、こ こではパリティービットが情報搬送第二セクション内のビットエラーを発見する ために使用されている； 第６図は、スイッチ内データセルのフォーマットの第三の実施例を図示し、こ こではスイッチ外データセルのアドレス搬送第一セクションのビット構成に対し てチェックサムが計算されている； 第７図は、スイッチ内データセルのフォーマットの第四の実施例を図示し、こ こではビットエラー監視が全データセルに対するパリティービットを用いて実施 されている； 第８図は、スイッチ内データセルのフォーマットの第五の実施例を図示し、こ こでは奇数または偶数パリティーのパリティービットが使用されている； 第９図は、スイッチ内データセルのフォーマット例を図示し、この中に付加情 報が第７図に基づいて挿人されている；そして 第１０図は、ビットエラーの発生を評価し、前記エラーの性質に基づいてひと つまたはいくつかの利用可能な手順を続いて実施する様ないくつかの実現性のあ るもののひとつの実現可能なブロック図である。発明を実行するための最良の方法 第１図は電気通信システム１の一部を形成する交換機器２のごく一般化された 図であり、前記機器はＡＴＭ交換器（非同期伝送モード）と呼ばれる種類である 。 ＡＴＭ技術は以前から知られているので、この技術を詳細に説明する必要は無 い。 多数の入力リンク４が交換機器２に第一スイッチポート３を経由して接続され 、また多数の出力リンク６が前記機器に第二スイッチポート５経由で接続されて いる。図示されている交換機器２は制御装置１０と、入力リンク４を指示された 出力リンク６に接続するために必要な結合装置１１とを含み、前記出力リンク６ は入力リンク４に生じるひとつまたは複数のデータセル３０の形式の信号で指示 、または指定されている。 これらのデータセル３０はＣＣＩＴＴ標準を有し、なかんずく仮想行き先アド レスを含むヘッダまたはアドレス搬送セクション３２に５個のオクテット、そし て実際の情報を含む情報セクション（ぺイロード）または情報搬送セクション３ ３に４８個のオクテットを備えている。 本発明のひとつの実施例に基づけば、付加ビット構成１の形式の付加情報が第 一スイッチポート３内でスイッチ外データセル３０に加えられ、これらの追加ビ ットはなかんずく、データセルヘッダ３２内のアドレス情報に従って構成が割り 当てられており、これは追加ビットがデータセルヘッダ３２内のビット構成の代 わりに、選択された機能を制御するために単に交換機器の中で内部的に使用され るようにする。これらの追加ビットは第二スイッチポート５の中で除去されるが 、これは第２図で更に詳しく図示する。 この付加情報が形成され使用される条件の更に詳細な説明は、スウェーデン特 許出願第９２ ０３３３２−３号、に与えられており、これは”データパケット の識別”という名称で１９９２年１１月９日に出願されている。 第２図は、セクションまたは区域３１の形式で付加情報が、入力スイッチ外デ ータセル３０に第一スイッチポート３の中で加えられて、データセル３０’を形 成し、これはスイッチ機器の中で内部的に使用され、この付加情報または区域３ １のみが第二スイッチポート５の中で除去されるのを図示する意図である。 第２図から分かるように、結合装置１１はふたつのスイッチ配列、参照番号Ａ およびＢスイッチ平面、で二重化されておりそして通常はひとつの平面のみが必 要な透過接続（ｔｈｒｏｕｇｈ−ｃｏｎｎｅｃｔｉｏｎ）のために選択される。 ふたつのスイッチ平面は高度のシステム安全性を提供するが、この安全性は二 つより多くのスイッチ平面が使用されるときに更に高くなることが理解されよう 。 システムの安全性が低くてもかまわない場合は、唯ひとつのスイッチ平面を使 用すればよい。 第２図に図示されるように、スイッチポート５はデータセルの品質をチェック するための装置５ａならびに５ｂを含む。これらの装置は品質チェックの実行、 与えられたアルゴリズムに基づいた計算の実行を行うことが可能であり、データ セル内のビット構成で制御されるか、またはデータセルの現在の品質を何か別の 方法で決定し、またスイッチ平面ＡまたはＢのひとつまたは両方を選択するため にスイッチ５ｃを活性化するように機能する。 ユニット５ｄは付加または補足ビット構成３１のみを除去するように具備され ている。 第３図は、以前から知られている標準化されたＡＴＭセルの構成またはフォー マットを簡略化された設計で原理的に図示する。 区域または第一副セクション３２参照ヘッダ内部のフィールド３２’内の最初 の４個のオクテットは、仮想行き先アドレスを含む。第一副セクションまたはヘ ッダ３２内部の第二副セクションまたはフィールド３２”内の第五オクテットは チェックサムを収納しており、これはアドレス指定セクションまたはフィールド ３２’内部のビットエラーを発見するために使用される。このチェックサムは” ＨＥＣ”（ヘッダエラー制御）と呼ばれ、ＣＣＩＴＴ標準化の主題項目である。 これに続く情報搬送セクションまたは区域３３内部の４８個のオクテットは、使 用者データを含み、”ぺイロード”と呼ばれている。 ＡＴＭセルが第３図に図示する構成またはフォーマットを有する場合は、アド レス指定セクションまたはフィールド３２’内部のビットエラーは第二副セクシ ョンまたはフィールド３２”の中に現れるチェックサムを用いて発見でき、この サムは八ビットチェックサムであって次の多項式で生成できる。 Ｘ⁸＋Ｘ²＋Ｘ＋１ フィールド３２’の中にビットエラーを検出すると、このフィールド内のすベ てのビットは、よく知られている方法で多数のフィードバックシフトレジスタを 通される。単独および二重エラーはこれらのシフトレジスタを用いて検出できて 、単独エラーの訂正または修正が既知の方法で実行される。 第一副セクションまたはフィールド３２’内部のビットエラーのために。ＡＴ Ｍセルを監視することが知られている。 本発明の意図するところはスイッチ内部でのビットエラーの監視を、第二情報 搬送セクションまたは区域３３に含まれ、それぞれのデータセルに送達される情 報に基づいた更なるチェックまたは制御機能を用いて改善することである。この チェックサムはセルの情報搬送区域、またはぺイロードの上で、次の様な多項式 に従って計算される。 Ｘ¹⁰＋Ｘ⁹＋Ｘ⁶＋Ｘ⁵＋Ｘ＋１ この多項式は第二副セクションまたはフィールド３２’内のチェックサムを計 算するために用いられた多項式とは違っているが、それは情報搬送セクションま たは区域３３がフィールド３２’よりももっと大きいためである。 第４図は交換機内部でのフォーマットに関してデータセルがどのように構成さ れるかの例を図示し、ここで情報搬送セクションまたは区域３３のビットエラー が計算されたチエックサムを用いて監視される。これは主としてより長い伝送経 路に適用される。 この場合情報区域３３内のビットエラーを監視するために使用されるチェック サムは、前記区域の直後で区域自身の内部または別の区域の中に配置されている 。第４図のチェックサムはＰＥＣ（ぺイロードエラー制御）と呼ばれ、３３’で 参照される領域および制御フィールドに配分されている。これらの領域並びにフ ィールドの大きさは十ビットである。 ハードウェア上の利点はチェックサムフィールド３３’を第４図に従うように 情報区域３３の後ろに置いた場合に得られるが、チェックフィールド３３’は情 報区域３３の前に配置することも可能である。後者の場合、制御フィールドを生 成する際にデータセルを追加でバッファリングする必要がある。 上記の多項式はチェックサムが制御またはチェックフィールド内で、単独、二 重並びに三重領域を検出することを可能とする。しかしながらエラーの訂正に用 いることはできない。 第５図は別のデータセルフォーマットを図示する目的であり、チェックサムを 取り扱うのが複雑すぎると判断されまた選択された伝送経路が短い場合である。 この図では、典型的なパリティビットが３３”で参照される区域またはフィール ド内部の、情報搬送フィールドまたは区域３３に供給される。 配送されるパリティビットの数はビットエラー検出で要求される精度に依存す る。 情報区域３３に沿って第５図に示す方法でパリティビットを配置することに加 えて、第４図に示すのと同様に情報区域３３の直後にビットを配置することも可 能である。 第５図はパリティビットが情報区域３３内の各第八ビットに加えられているこ とを例示する意図である。 ラベルがルーティングされたＡＴＭスイッチには、各々の入力されるスイッチ 外ＡＴＭセル毎にスイッチ内部で適用される回送情報が供給されるが、この情報 の性質並びに機能の詳細は先に述べたスウェーデン特許明細書の中にさらに詳細 に記述されている。 この情報は複数ビットのビット構成で、第６図に図示されるように各データセ ルの前の”プリデーダ”３１と呼ばれる区域の中に配置されている。交換機器内 部の各データセルは、それが配送されるべき出力を示す情報を含んでいる。 ルーチング情報以外の情報もまた、データセルに配送される。 先に述べた区域３１内部の追加、または補足ビットまたは”プリデーダ”は、 データセルのルーチングに関係しているので、これらのビットが正しいことが最 も重要である。その結果として区域３１内のビット構成もまた、ビットエラーに 関して注意深く監視されるのが望ましい。 ビットエラー監視手順は考えられるいくつかの方法のどれかひとつで実施でき る。 一つの方法は区域３１内の追加ビットをチェックサムを用いて監視し、区域３ １に対するチェックサムを第３図の区域３２’に対してフィールド３２”が計算 されたのと同じ方法で計算するやり方である。第６図において、このチェックサ ムは３２’’’と呼ばれ”ＩＨＥＣ”と示されている。 別の方法は区域３１をパリティビット３１’を用いて、第７図に図示される方 法で監視するやり方である。 セルに供給されるビット数を押さえる必要がある場合の別な方法は、区域３１ を監視しセクション３２’のビットエラー監視と区域３１の監視とを結合するや り方である。区域３１に対するチェックサムと別の区域３２に対するチェックサ ムの計算の代わりに、両方の区域に共通のチエックサムが計算できる。 第６図はチエックサムが両方の区域３１および３２に対して計算されたときの スイッチ内の内部デ一タセル構成を図示する。このチェックサムはＩＨＥＣ（内 部ヘッダエラー制御）と示されており、これはＡＴＭセルのフィールドＨＥＣ （３２”）と同一場所に配置されている。ＩＨＥＣフィールド３２”をチエック サムの代わりにパリティビットで構成することを妨げるものはなにもない。 内部的に関連するデータセルを交換機器内部で近接しているふたつのハードウ ェア機能の間で転送する際に、チェックサム、例えばフィールド３２”フィール ド３２’’’およびフィールド３３’に対するチェックサムを計算する必要はな いであろう。好適にパラレルフォーマットで実行される短距離伝送の場合は、ビ ットエラーの監視は代わりに第７図に示すように通常パリティで実施できる。第 ７図および第８図は共にパリティビットがセルに対してパラレルフォーマットで 如何にして配送できるかを図示する。パリティビットは多数のチェックサムがセ ルの中に存在してはいるが、ビットエラー監視のために使用される。 パリティビットはシリーズからパラレルフォーマットに変換する際に供給され る。フィールド３２’’’とフィールド３３’とを同時に用いることのひとつの 利点は、ビットエラー制御またはチェックが重複して行える点である。フィール ド３２’’’と３３’とが再計算されなければならないときに、ビットエラーの 監督はパリティビットによって維持される。 図示されるようにフィールド３２’’’内のチェックサムはセルの境界 （ｃｅｌｌ ｌｉｍｉｔｓ）を発見または見いだすために使用できる。このフィ ールド３２’’’の計算を各回路基板のサブ機能で行う必要を避けるために、セ ルがセルの始まりを示す信号を含むことがより有益である。セルのパラレルフォ ーマットの幅を抑制することに関心がある場合は、パリティビットとセルｓｙｎ ｃ．信号とを結合できる。奇数パリティ３１”を第一副セクション３２’に、そ して偶数パリティをデータセルの残りの部分に用いることにより、セル同期信号 とビットエラー監視機能の両方が、パリティビットを用いて得られるが、これは 第８図の図からさらにはっきりと分かる。 第９図は交換機器の内部データセルの区域３１，３２および３３内のビット構 成の例を図示する。 基本的な規則はビットエラーがセルヘッダ３２またはプリデータ区域３１内に 発見されると、エラーを含むまたは不正のセルは廃棄されなければならない。こ れは実施される、何故なら、これらのフィールドのひとつの中にビットエラーが あればセルを間違えてルーティングする結果となるためである。一方、ビットエ ラーが情報区域３３の内部で発見されたときにはセルは継続することを可能とさ れるべきである。使用者にとっていずれのセルも全く受信されないよりも、情報 セクションにビットエラーを含んだデータセルを受信する方がより良いと判断さ れる。 第１０図は発生したビットエラーを評価し、何処にビットエラーが存在するか を確定し、そしてあらかじめ定められた対策をビットエラーの性質と場所に従っ て行うためのひとつの実現性を図示するブロック図であり、この実現可能性は多 数のその様な実現性の中の一つである。 従って、第１０図は内部データセル３０’が、起こりうるビットエラーのチェ ックのために試験されるべきことを図示している。 この目的のために、それ自体原理的に知られている種類のエラー発見ユニット １００が用いられている。このユニットは諸機能を内蔵して有し、関連する機能 の選択は当業者の決定にゆだねられており、なかんずくこれらの基本的な特性は 、”エラー訂正符号”、第二版、１９７２年、ダブリュー．ウェズリー ピータ ーソンおよびジェイ．イー．ウェルドン ジュニア共著、ミルプレス発行、ケン ブリッジ、マサチューセッツ、米国並びにロンドン、英国、に図解され解説され ている。 このユニット１００はパリティビットチェックでのビットエラー、または明瞭 に定義された多項式で実行される計算を用いたビットエラーを評価するように構 成されている。 このユニット１００はビットエラーが区域３１並びに３２の中に発見された時 に、伝送線１０１経由でデータセル３０’を廃棄するように構成されている。 このユニットはビットエラーが前記区域３３の中に発見されたときには、区域 ３３の内部に配置されているフィールド３３ｃ内のディジタル値、ＰＥＩ（ぺイ ロードエラー識別）を変更するように構成されている。 この発見はハードウェアカウンタ１０２に登録され、処理ユニット１０３に伝 送される。 ハードウェアカウンタ１０２はメモリー時間登録ユニット１０４に接続されて いて、処理ユニット１０３経由で実行される予測ビットエラー監視処理を可能と する。単位時間当たりの区域３３内のビットエラーの個数に関する連続した情報 は、機器の瞬時基準並びに劣化の傾向に関する情報を与える。 処理ユニット１０３はまた、発見されたビットエラーをそのビットエラーの性 質に従って、伝送線１０５経由で上位の処理装置に伝送する。 もしもビットエラーが訂正されて正しいビット構成を与えるようにする場合は 、ユニット１００がこれを実行するように適応される。 このエラー発見ユニット１００はまた、フィールド３３ｃ（ＰＥＩ）を検知し 、このフィールド３３ｃ（ＰＥＩフィールド）が、フィールド３３内部にビット エラーが発生したことを示す場合は、カウンタ１０２または処理ユニット１０３ に信号が送られなくするように構成されている。 従って、区域３３内部のビットエラーが下記の方法で、ユニット１００経由で 処理できることを確証できる： ａ）このビットエラーは修正されたデータセルが正しくなるように計算される 。 ｂ）このビットエラーはデータセルチェックサムそして／またはパリティビッ トチェックが正しくなるように修正される。 ｃ）このビットエラーは修正されず、フィールド３３ｃはビットエラーが存在 することを示す状態に設定される。 ｄ）このビットエラーは修正されず、ビットエラー監視設備は何らかの別の方 法で表示するようになされる。 もしもビットエラーの修正が過度の要求と考えられる場合は、フィールド３３ ｃはその代わりにその内容が不正な区域３３と一致するように再計算される。 各々のビットエラーの修正または実施される処理手順の目的は、ビットエラー を後続の各ビットエラー検出ユニットが不正なフィールド３３’を具備したデー タセルを表示することなく、従って評価することもなくまたは上位処理ユニット にエラー報告も行わないようにすることである。 これはエラーを分離し、エラー源を容易に指示できるようにするが、それは上 位処理ユニットがひとつの単独エラー報告のみを得るからである。 先に説明したように、データセル内のビット３３ｃが、フィールド３３または ３３’のいずれかがビットエラーを発見した結果変更されていることを示すこと が可能とするようにもできる。このビットの中に含まれる情報は、スイッチが第 ２図に基づく冗長スイッチ平面を有する場合には関心があろう。どちらのデータ セルに継続を許すかの選択が、現行のセルを冗長スイッチ平面と結合する際に行 われる。データセル選択を行うためのユニットは、ビットエラーが”ぺイロード ”または区域３３の中で発生したか否かを考慮する。 奇数パリティおよび偶数パリティを異なるセクションに選定することにより、 これらの異なるセクション間のインタフェースは、同期パルスまたはそれ相当の 基準として機能することができる。 本発明は先に記述され図示されて例示された実施例には制限されず、従って修 正が以下の請求項で定義された本発明の範囲内で行えることを理解できよう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルバーゲ，ケルスティン，エリザベト スウェーデン国 エス ― 161 63 ブ ロムマ，３ティーアール．，バックボルナ ス ベーグ 19 (72)発明者 シスソネン，ライモ カレビ スウェーデン国 エス ― 172 49 サ ンドビィベルグ，１ティーアール．，バル キリアベーゲン 11

Claims (1)

1. 【特許請求の範囲】 １．電気通信システム（１）の一部を形成するパケット交換機器（２）内のビ ットエラー監視用構成において；複数の入力リンク（４）が交換機器（２）に第 一スイッチポート（３）経由で接続されており、そして複数の出力リンク（６） が前記交換機器に第二スイッチポート（５）経由で接続され、交換機器（２）は 制御装置（１０）と、入力リンク（４）を指示された出力リンク（６）に結合す るために必要とされる結合装置（１１）とを含み、ここで出力リンク（６）の指 示が入力リンク（４）上に生じる、ひとつまたは複数のデータセル（３０）形式 の信号で開始され；ここでデータセルは第一アドレス搬送セクションまたは区域 および第二情報搬送セクションまたは区域を含む固定長を有し；そしてここでア ドレス搬送セクションは行き先アドレスを識別するための第一副セクションと、 前記第一副セクション内のビットエラーの発生を発見できるように適合されたビ ット構成を有する第二副セクションとを含む、前記構成において、前記第二情報 搬送セクション（３３）内で発生するビットエラーを交換機器の内部で発見する ための第一装置（１００）と；ビットエラー発生に際して、ビットエラーの発生 をビットエラー知覚ユニット（１０２）の中に知覚させるように機能する第二装 置（１０２，１０３）と；そして前記第二情報搬送セクション（３３）を補いそ して／または発生したビットエラーを修正するための第三装置（１００）を含む ユニットとを特徴とする、前記構成。 ２．請求項第１項記載の構成において、前記第二情報搬送セクションがビット エラーに関してチェックサムを用いて監視されていることを特徴とする、前記構 成。 ３．請求項第２項記載の構成において、計算されたチェックサムが第二セクシ ョンの後ろに配置されていることを特徴とする、前記構成。 ４．請求項第１項記載の構成において、前記第二情報搬送セクションがビッ卜 エラーに関して複数のパリティビットを用いて監視されていることを特徴とする 、前記構成。 ５．請求項第４項記載の構成において、パリティビットが第二セクションの後 ろに配置されていることを特徴とする、前記構成。 ６．請求項第４項記載の構成において、パリティビットが第二セクションに沿 って配置されていることを特徴とする、前記構成。 ７．請求項第１項記載の構成において、なかんずくスイッチ内部回送並びにア ドレス情報を含む補足情報が、ビットエラーに関してチェックサムを用いて、ま たはパリティビットを用いて監視されることを特徴とする、前記構成。 ８．請求項第７項記載の構成において、計算されたチェックサムまたはパリテ ィビットが前記補足情報の後ろに配置されていることを特徴とする、前記構成。 ９．請求項第１項から第７項に記載の構成において、補足情報並びに第一アド レス搬送セクションが、ビットエラーに関してチェックサムを用いてまたはパリ ティビットを用いて監視されることを特徴とする、前記構成。 10． 請求項第９項記載の構成において、計算されたチェックサムが前記第一 アドレス搬送セクションの後ろに配置されていることを特徴とする、前記構成。 11． 請求項第１０項記載の構成において、チェックサムが下記の公式を有す る多項式を用いて計算されることを特徴とする、前記構成。 Ｘ⁸＋Ｘ²＋Ｘ＋１ 12． 請求項第１項記載の構成において、ビットエラー監視がデータセルをパ ラレル伝送する場合はパリティビットと、また計算されたチェックサムを用いて それぞれのデータセルを監視することにより実行されることを特徴とする、前記 構成。 13． 請求項第１２項記載の構成において、奇数パリティが選択されたセクシ ョンを監視するために使用され、そして偶数パリティがデータセルの残りの部分 を監視するために使用されること、またはその逆も可、を特徴とする前記構成。 14． 請求項第１項または第２項記載の構成において、奇数パリティが第一セ クションそしてまた補足情報を監視するために使用され、そして偶数パリティが データセルの残りの部分を監視するために使用されること、またはその逆も可、 を特徴とする前記構成。 15． 請求項第１項記載の構成において、データセルの第一セクション内部そ して／または補足情報の内部にビットエラーが確定されたときに、不正なデータ セルを廃棄することを特徴とする、前記構成。 16． 請求項第１項記載の構成において、第二セクション内にビットエラーが 確定されたときに、そのビットエラーがそのエラー源を分離するためまたは単に そのエラーを局部化するために訂正されることを特徴とする、前記構成。 17． 請求項第１６項記載の構成において、ビットエラーが不正なデータセル のチェックサムまたはそのパリティビットを訂正することによって、修正される ことを特徴とする、前記構成。 18． 請求項第１７項記載の構成において、データセルのチェックサムまたは そのパリティビットが、先に発見された第二セクション内のビットエラーのため に変更されていることを指示する意図で、一ビットがデータセルに供給されてい ることを特徴とする、前記構成。 19． 請求項第１８項記載の構成において、前記ビットが第二セクションの後 ろに配置されていることを特徴とする、前記構成。