JP5649855B2 - 伝送装置およびパリティ演算方法 - Google Patents
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Description
例えば、SDHインタフェースでは、VC(Virtual Container)−3信号(帯域は51.84Mbps)等のフレームを構成した際、フレーム単位に8ビットのパリティ(BIP−8:Bit Interleaved Parity code−8)を演算し、その結果を次のフレームの特定位置(B3バイト)に挿入する。
図2、図3はパリティデータが不一致となる現象を説明するための図である。図2はフレーム先頭コードの挿入の様子を示し、図3はパリティデータ挿入の様子を示している。
上記のパリティデータPw2は、次フレームf2aの付け替え前パリティデータP2の位置に挿入される。したがって、フレーム先頭コードF2が挿入されたフレームf2aに対して、パリティデータPw2が所定位置に挿入することで、フレームf2a−1が生成することになる。
=F1+F2+P1+Σ(D1+D2)・・・(2)
上記のパリティデータPw3は、次フレームf3aの付け替え前パリティデータP3の位置に挿入される。したがって、フレーム先頭コードF3が挿入されたフレームf3aに対して、パリティデータPw3が所定位置に挿入することで、フレームf3a−1が生成することになる。
上記のパリティデータP2は、次フレームf2bの付け替え前パリティデータP2の位置に挿入される。したがって、フレーム先頭コードF2が挿入されたフレームf2bに対して、パリティデータP2が所定位置に挿入することで、フレームf2b−1が生成することになる。
=N1+F2+P1+Σ(D1+D2)・・・(4)
上記のパリティデータPp3は、次フレームf3bの付け替え前パリティデータP3の位置に挿入される。したがって、フレーム先頭コードF3が挿入されたフレームf3bに対して、パリティデータPp3が所定位置に挿入することで、フレームf3b−1が生成することになる。
図6は現用系で算出したパリティデータを予備系の対応フレームへ挿入する様子を示す図である。現用系のフレームa2、a3に対して、予備系のフレームb2、b3が対応している。
Pp3=(F2+P2+ΣD2)+Pw2+P2
=F2+Pw2+ΣD2
=F1+F2+P1+Σ(D1+D2)・・・(5)
パリティ演算では、同一の値は打ち消されるため、パリティデータP2は打ち消されることになる。このため、現用系のフレームf2a−1のパリティ演算結果であるパリティデータPw3と、予備系のフレームf2b−1のパリティ演算結果であるパリティデータPp3とは共に値が一致する。したがって、上記のようなパリティ演算を繰り返し行うことにより、以降のフレームに対してもパリティデータは、現用系と予備系とで一致させることができる。
Pp3=F2+Pp2+ΣD2
=F2+(F1+Pw1+ΣD1)+ΣD2
=F1+F2+Pw1+Σ(D1+D2)・・・(6)
現用系のフレームfa−2のパリティデータPw3と、予備系のフレームfb−2のパリティデータPp3とは一致することがわかる。このように、図10で上述したパリティ一致制御を一旦行って、1フレームでもパリティデータを現用系と予備系とで一致させたとき、その後に、現用系のパリティデータが受信不可となった場合は、予備系の対象フレームの1フレーム前のパリティデータの使用も停止して、対象フレームのパリティ演算を行う構成とした。これにより、現用系から所望のパリティデータを受信できないときでも、現用系と予備系とのパリティデータを、対応するフレーム間で一致させることが可能になる。
(付記1) 第1のフレーム列に対して、フレーム単位にパリティ演算を行い、演算結果を次フレームに挿入する第1のパリティ演算制御部と、
第2のフレーム列に対して、フレーム単位にパリティ演算を行い、演算結果を次フレームに挿入する第2のパリティ演算制御部と、
を備え、
前記第2のパリティ演算制御部は、
前記第2のフレーム列の中のパリティ演算の対象フレームに対し、
前記第1のパリティ演算制御部でパリティ演算された演算結果であって、前記対象フレームに挿入されるべきパリティ演算結果と同じ値の第1のパリティデータを前記第1のパリティ演算制御部から受信し、
前記第1のパリティデータと、
前記対象フレームの1フレーム前にある、前記第2のフレーム列の中の前フレームに対して、前記前フレームをパリティ演算した結果である第2のパリティデータと、を含めて、前記対象フレームのパリティ演算を行う、
ことを特徴とする伝送装置。
第1のフレーム列に対し、第1のパリティ演算系でフレーム単位にパリティ演算を行って、演算結果を次フレームに挿入し、
第2のフレーム列に対して、第2のパリティ演算系でフレーム単位にパリティ演算を行って、演算結果を次フレームに挿入し、
前記第2のフレーム列の中のパリティ演算の対象フレームに対し、
前記第1のパリティ演算系でパリティ演算された演算結果であって、前記対象フレームに挿入されるべきパリティ演算結果と同じ値の第1のパリティデータと、
前記対象フレームの1フレーム前にある、前記第2のフレーム列の中の前フレームに対して、前記前フレームのパリティ演算結果である第2のパリティデータと、
を含めて、前記第2のパリティ演算系は、前記対象フレームのパリティ演算を行う、
ことを特徴とするパリティ演算方法。
自ユニットの挿入開始タイミングにもとづいて、前記フレーム先頭コードを所定位置に挿入した現用系フレーム列に対して、フレーム単位にパリティ演算を行い、演算結果を次フレームに挿入する第1のパリティ演算制御部を含む現用系ユニットと、
自ユニットの挿入開始タイミングにもとづいて、前記フレーム先頭コードを所定位置に挿入した予備系フレーム列に対して、フレーム単位にパリティ演算を行い、演算結果を次フレームに挿入する第2のパリティ演算制御部を含む予備系ユニットと、
前記現用系ユニットで生成された現用系フレームと、前記予備系ユニットで生成された予備系フレームとの切替出力を行うセレクタと、
を備え、
前記第2のパリティ演算制御部は、
前記予備系フレーム列の中のパリティ演算の対象フレームに対し、
前記第1のパリティ演算制御部でパリティ演算された演算結果であって、前記対象フレームに挿入されるべきパリティ演算結果と同じ値の第1のパリティデータを前記第1のパリティ演算制御部から受信し、
前記第1のパリティデータと、
前記対象フレームの1フレーム前にある、前記予備系フレーム列の中の前フレームに対して、前記前フレームをパリティ演算した結果である第2のパリティデータと、を含めて、前記対象フレームのパリティ演算を行う、
ことを特徴とする伝送装置。
11 第1のパリティ演算制御部
21 第2のパリティ演算制御部
D1 第1のパリティデータ
D2 第2のパリティデータ
Dc0、Dc パリティデータ
fc 対象フレーム
fc0 第1のフレーム列のフレーム
fc1、fc2 前フレーム
Claims (4)
- 第1のフレーム列に対して、フレーム単位にパリティ演算を行い、演算結果を次フレームに挿入する第1のパリティ演算制御部と、
第2のフレーム列に対して、フレーム単位にパリティ演算を行い、演算結果を次フレームに挿入する第2のパリティ演算制御部と、
を備え、
前記第2のパリティ演算制御部は、
前記第2のフレーム列の中のパリティ演算の対象フレームに対し、
前記第1のパリティ演算制御部でパリティ演算された演算結果であって、前記対象フレームの1フレーム前にある、第1のフレーム列の中の前フレームに対するパリティ演算結果である第1のパリティデータを前記第1のパリティ演算制御部から受信し、
前記第1のパリティデータと、
前記対象フレームの1フレーム前にある、前記第2のフレーム列の中の前フレームに対して、前記前フレームをパリティ演算した結果である第2のパリティデータと、を含めて、前記対象フレームのパリティ演算を行い、
前記対象フレームの前記パリティ演算によって、前記第1のフレーム列と前記第2のフレーム列それぞれのパリティデータを1フレームでも一致させた後に、前記第1のパリティデータが受信不可となった場合は、前記第2のパリティデータも含めず、前記対象フレームに含まれるデータのパリティ演算を行う、
ことを特徴とする伝送装置。 - 前記第1のパリティ演算制御部は、“0”、“1”の値を含む固定パターンと共に、前記第1のパリティデータを前記第2のパリティ演算制御部へ送信することを特徴とする請求項1記載の伝送装置。
- パリティ演算方法において、
第1のフレーム列に対し、第1のパリティ演算系でフレーム単位にパリティ演算を行って、演算結果を次フレームに挿入し、
第2のフレーム列に対して、第2のパリティ演算系でフレーム単位にパリティ演算を行って、演算結果を次フレームに挿入し、
前記第2のフレーム列の中のパリティ演算の対象フレームに対し、
前記第1のパリティ演算系でパリティ演算された演算結果であって、前記対象フレームの1フレーム前にある、第1のフレーム列の中の前フレームに対するパリティ演算結果である第1のパリティデータと、
前記対象フレームの1フレーム前にある、前記第2のフレーム列の中の前フレームに対して、前記前フレームのパリティ演算結果である第2のパリティデータと、
を含めて、前記第2のパリティ演算系は、前記対象フレームのパリティ演算を行い、
前記対象フレームの前記パリティ演算によって、前記第1のフレーム列と前記第2のフレーム列それぞれのパリティデータを1フレームでも一致させた後に、前記第1のパリティデータが受信不可となった場合は、前記第2のパリティデータも含めず、前記対象フレームに含まれるデータのパリティ演算を行う、
ことを特徴とするパリティ演算方法。 - 前記第1のパリティ演算系は、“0”、“1”の値を含む固定パターンと共に前記第1のパリティデータを、前記第2のパリティ演算系へ送信することを特徴とする請求項3記載のパリティ演算方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010125625A JP5649855B2 (ja) | 2010-06-01 | 2010-06-01 | 伝送装置およびパリティ演算方法 |
US13/064,552 US8543897B2 (en) | 2010-06-01 | 2011-03-30 | Transmission apparatus and parity calculation method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010125625A JP5649855B2 (ja) | 2010-06-01 | 2010-06-01 | 伝送装置およびパリティ演算方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011254200A JP2011254200A (ja) | 2011-12-15 |
JP5649855B2 true JP5649855B2 (ja) | 2015-01-07 |
Family
ID=45023177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010125625A Expired - Fee Related JP5649855B2 (ja) | 2010-06-01 | 2010-06-01 | 伝送装置およびパリティ演算方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8543897B2 (ja) |
JP (1) | JP5649855B2 (ja) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2661419B2 (ja) * | 1991-08-09 | 1997-10-08 | 日本電気株式会社 | パリティ付加方式 |
JPH05276135A (ja) * | 1992-03-25 | 1993-10-22 | Fujitsu Ltd | 多重化システムにおけるパリティー付加方式 |
JPH0717716A (ja) | 1993-06-30 | 1995-01-20 | Mitsubishi Materials Corp | フッ化ウラニルの製造方法 |
JP2933479B2 (ja) | 1993-12-16 | 1999-08-16 | 日本電気株式会社 | デジタル信号伝送装置 |
US5838698A (en) * | 1995-04-28 | 1998-11-17 | Lucent Technologies Inc. | Alignment of parity bits to eliminate errors in switching from an active to a standby processing circuit |
JP3884841B2 (ja) | 1997-11-14 | 2007-02-21 | 株式会社日立コミュニケーションテクノロジー | 光伝送システム及び光通信装置 |
JPH11225095A (ja) | 1998-02-06 | 1999-08-17 | Fujitsu Ltd | 現用予備伝送経路を有する伝送装置 |
JP3388464B2 (ja) * | 1999-11-04 | 2003-03-24 | 日本電気株式会社 | 誤り訂正を用いた光伝送システム及びそれに用いるパフォーマンスモニタ方式 |
DE60040805D1 (de) * | 1999-12-20 | 2008-12-24 | Research In Motion Ltd | Hybrid-wiederholungsaufforderungsystem und -verfahren |
JP4845582B2 (ja) * | 2006-05-09 | 2011-12-28 | 富士通株式会社 | 光伝送装置用プラグインカード |
-
2010
- 2010-06-01 JP JP2010125625A patent/JP5649855B2/ja not_active Expired - Fee Related
-
2011
- 2011-03-30 US US13/064,552 patent/US8543897B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011254200A (ja) | 2011-12-15 |
US8543897B2 (en) | 2013-09-24 |
US20110296284A1 (en) | 2011-12-01 |
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A621 | Written request for application examination |
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