JP4845582B2 - 光伝送装置用プラグインカード - Google Patents

Description

この発明は、高速デジタル通信方式の一つであるＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ ＮＥＴｗｏｒｋ）や、国際電気通信連合・電気通信標準化セクタ（ＩＴＵ−ＴＳ）により規定されたＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）において用いられる光伝送装置用プラグインカードに関し、特に、冗長構成を有する光伝送装置に対して、保守者が意図して、光伝送に供されている現用側のプラグインカードと、その代わりに用いられ得る予備側のプラグインカードとを、無瞬断で切り替える機能を備えた光伝送装置用プラグインカードに関する。

近年、高速デジタル通信サービスでは、伝送情報量が増大し、それに伴って、伝送信号の高速化および大容量化が進んでいる。特に、加入者側のプラグインにおいては、従来からある通信速度１．５Ｍｂｐｓ（ＤＳ１）や４５Ｍｂｐｓ（ＤＳ３）のデジタル専用回線などの他に、イーサネット（登録商標）方式を用いたものも発展してきている。そして、多種多様なサービスが、基幹網であるＳＯＮＥＴ網に取り込まれるようになってきている。

ＭＳＰＰ（Ｍｕｌｔｉ Ｓｅｒｖｉｃｅ Ｐｒｏｖｉｓｉｏｎｉｎｇ Ｐｌａｔｆｏｒｍ）は、これらの多種多様なサービスを１つのプラットフォームで収容することを目的に考えられたものである。図３１は、ＭＳＰＰを適用した光伝送装置の概略を示す図である。図３１に示すように、ＭＳＰＰ装置１は、必要なサービスタイプに応じて、実装するプラグインカード２を選択できる構成となっている。また、ＭＳＰＰ装置１には、ＣＰＵ等を有する制御系カード３、現用側のＳＴＳ−ＳＦ（Ｓｗｉｔｃｈ Ｆａｂｒｉｃ）カード４、予備側のＳＴＳ−ＳＦカード５、現用側のＳＹＮＣカード６および予備側のＳＹＮＣカード７が実装される。

各サービスを効率的に収容するため、ＥｏＳやＶＴ−クロスコネクト等のＳＴＳ ＰＴＥ（Ｐａｔｈ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｑｕｉｐｍｅｎｔ）機能を行う各プラグインカード（Ｕｎｉｔ）は、それぞれ必要なＳＯＮＥＴ ＳＴＳ パスオーバヘッドバイト（Ｐａｔｈ Ｏｖｅｒｈｅａｄ ｂｙｔｅ）の終端・生成機能（ＰＴＥ機能）を有する。図３２は、従来のプラグインカードが実装されたＭＳＰＰ装置のＰＴＥ機能実装例を示す図である。なお、本明細書および添付図面において、ＰＯＨは、パスオーバヘッドを表す。また、本明細書では、光伝送装置用プラグインカードを単にプラグインカードまたはカードと呼ぶことがある。

図３２に示すＭＳＰＰ装置では、第１のプラグインカード８のＰＯＨ生成回路９およびＰＯＨ終端回路１０、第１のＶＴ−ＳＦカード１１のＰＯＨ生成回路１２およびＰＯＨ終端回路１３、並びに第２のＶＴ−ＳＦカード１４のＰＯＨ終端回路１５が、ＰＴＥ機能を実現する回路として設けられている。第２のプラグインカード１６は、ＰＴＥ機能を備えていない。

プラグインカード８，１６は、入力されたデータに対してＳＯＮＥＴ ＳＯＨ／ＬＯＨ処理およびＰＴＥ機能処理を行う。これらの処理が済んだデータは、現用側のＳＴＳ−ＳＦカード４および予備側のＳＴＳ−ＳＦカード５に入力される。ＳＴＳ−ＳＦカード４，５は、入力されたデータの信号に対して回線交換処理を行う。この処理が済んだ信号は、プラグインカード８，１６から出力される。

あるいは、必要に応じて、ＳＴＳ−ＳＦカード４，５での処理が済んだ信号は、ＶＴ−ＳＦカード１１，１４に入力される。ＶＴ−ＳＦカード１１，１４は、現用側および予備側の双方からの信号を選択し、ＶＴポインタ処理を行い、クロスコネクト処理を行う。この処理が済んだ信号は、再びＳＴＳ−ＳＦカード４，５に戻され、プラグインカード８，１６から出力される。ＶＴクロスコネクト処理を行う必要がない場合には、ＶＴ−ＳＦカードは実装されていなくてもよい。

一方、近年、半導体の微細化技術の進歩に伴って、一枚のプラグインカードで処理される信号容量が増大している。そのため、保守やメンテナンスを行う際に現用系統から予備系統にプラグインカードを切り替えるが、そのときに発生する回線エラーによる影響がより広範囲に及ぶようになってきている。これを回避するために、パスオーバヘッドを含むエラーレスの完全無瞬断切り替えの要求が高まっており、そのような機能を有するシステムを開発することが求められている。

図３３は、ＳＯＮＥＴ ＳＴＳ−１フレームのフォーマットとそのペイロードにマッピングされるＶＴのフレーム構造を示す図である。図３３に示すように、ＳＴＳ−１フレーム２１のペイロード２２に２８チャネルのＶＴ２３がマッピングされる。ＶＴ２３は、４マルチフレームからなり、それぞれのフレームを識別するフラグがＳＴＳ−１パスオーバヘッドのＨ４バイト２４に埋め込まれている。Ｈ４バイト２４は、インジケータを示す。

ＶＴフレーム２５は、１０８（＝２７×４）バイトから構成されており、ポインタを示すＶ１バイト２６およびＶ２バイト２７が、ＶＴペイロード２８の先頭であるＶ５バイト２９の位置を示している。また、ＳＴＳ−１パスオーバヘッドには、パストレースを示すＪ１バイト３０、およびＢＩＰ（ビットインタリーブパリティ）−８を示すＢ３バイト３１が含まれている。

ところで、現用系伝送路と予備系伝送路の切り替えを無瞬断で行う方法として、次の伝送路無瞬断切換方法が公知である。この方法は、現用系および予備系の送信手段から現用系および予備系伝送路を介して受信手段へ、現用系および予備系伝送路ＳＤＨフレームのＶＣ−４パスオーバヘッドに識別信号を多重化してＶＣ−４フレームを同一タイミングで送信し、前記受信手段で受信された現用系および予備系受信ＶＣ−４フレームの位相差を検出し、現用系および予備系の受信識別信号から一方の系に対する他方の系の受信ＶＣ−４フレームの遅れ／進みを判定し、この判定結果と前記位相差とから現用系および予備系受信データの遅延・位相を合わせたのち現用系および予備系伝送路の切り換えを行うことを特徴とする（例えば、特許文献１参照。）。

特開２０００−１９６５５１号公報

しかしながら、上述した従来のプラグインカードを用いた場合、ＭＳＰＰ装置内に冗長配置されるＳＴＳ ＰＴＥ機能を有するプラグインカードでＳＴＳ ＰＯＨ処理およびＶＴ−ポインタ処理を行うと、パスオーバヘッドの特にＪ１バイトとＢ３バイトの値が現用側と予備側とで異なってしまうことがある。Ｊ１バイトの値が異なる理由は、次の通りである。図３４は、現用側と予備側とでＪ１バイトの値が異なる理由を説明する図である。ＳＯＮＥＴのＧＲ−２５３には、Ｊ１バイトとして６４連続フレームを使用することによるパストレース機能が規定されている。

図３４に示すように、現用側のカードが起動してから予備側のカードが起動した場合や、現用側のカードへのパストレース設定と予備側のカードへのパストレース設定が同時に実施されなかった場合などには、現用側データ４１と予備側データ４２でＪ１バイトの先頭１バイト目の挿入タイミングにずれが生じる。そのため、それ以降のＪ１バイトの出力データは、現用側と予備側で異なってしまう。Ｊ１バイトの値が異なった状態で冗長切り替えが実行されると、装置から出力されるＪ１バイトの６４バイトの連続性が崩れることになる。

図３５は、冗長切り替え時のＪ１バイトの連続性が崩れた様子を示す図である。図３５に示すように、本来の出力されるべきＪ１バイト４３は、連続した６４バイトのはずである。しかし、冗長切り替えを実行したときに出力されるＪ１バイト４４では、現用側データ４１に予備側データ４２が続くことになるため、６４バイトの連続性が崩れてしまう。この場合、パストレースを監視する隣接局（対向するノード）において、パストレースアイデンティファイヤミスマッチ（ＴＩＭ）のアラームが発生するため、ネットワーク保守の妨げとなる。ＳＤＨにおけるパストレース機能（１６バイト／６４バイト）においても同様である。

Ｂ３バイトの値が異なる理由は、次の通りである。図３６は、現用側と予備側とでＢ３バイトの値が異なる理由を説明する図である。ＳＯＮＥＴのＧＲ−２５３には、Ｂ３バイトの演算方法として、毎回、前回のフレームのＢ３演算範囲の演算結果を含むように規定されている。従って、現用側のカードが起動してから予備側のカードが起動した場合や、装置を起動したときのカードの立ち上がり順序とその時間差などの原因により、現用側と予備側で同時にＢ３バイト演算を開始しなかった場合には、それ以降、現用側データ４１と予備側データ４２とでＢ３演算範囲の演算結果、すなわちＢ３バイトの値が異なってしまう。

また、Ｂ３演算範囲に含まれるＪ１バイトやＶＴ−ポインタ（Ｖ１、Ｖ２、Ｖ３およびスタッフバイト）の値が現用側と予備側とで一致しないことも、現用側と予備側とでＢ３バイトの値が異なる原因の一つである。隣接局（対向するノード）は、送信側の装置から送られてきたデータからＢ３バイトの値を演算し、その演算結果を、送信側の装置から送られてきたデータの次のフレームに含まれるＢ３バイトの値と比較する。

図３７は、冗長切り替え時に隣接局でＢ３バイトを比較した様子を示す図である。図３７に示すように、隣接局は、冗長切り替えの実行前では現用側データ４１を受信し、冗長切り替えの実行後は予備側データ４２を受信する。現用側と予備側とでＢ３バイトの値が異なった状態で冗長切り替えが実行されると、その直前に隣接局が現用側データ４１のＢ３演算範囲を演算した結果［Ｂ３−Ａ４］と、切り替え直後に隣接局が受信した予備側データ４２に含まれるＢ３バイトの値［Ｂ３−Ｓ４］が一致しない。この場合、隣接局は、加入者（主信号）データのエラーの有無にかかわらず、Ｂ３エラーを検出してしまうため、ネットワーク保守の妨げとなる。

この発明は、上述した従来技術による問題点を解消するため、現用側として動作する場合に、冗長構成の予備側となるプラグインカードに、現用側のプラグインカードから出力されるＪ１バイトおよびＢ３バイトの値と同じ値を予備側のプラグインカードから出力させるための情報を供給し、予備側として動作する場合に、冗長構成の現用側となるプラグインカードから出力されるＪ１バイトおよびＢ３バイトの値と同じ値を出力する光伝送装置用プラグインカードを提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明の一態様にかかる光伝送装置用プラグインカードは、現用側のプラグインカードとして動作する際に、現用側のＪ１バイトデータに関する情報を、冗長構成の予備側となるプラグインカードへ送るＪ１バイト生成部を備えることを特徴とする。このＪ１バイト生成部は、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから、現用側のＪ１バイトデータに関する情報を受け取り、その情報に基づいて予備側のＪ１バイトデータを、現用側のＪ１バイトデータに一致させる。このＪ１バイト生成部は、現用側のプラグインカードとして動作する際に、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するオフセット値を加算して、Ｊ１バイトデータを遅延して読み出す。また、Ｂ３バイトデータについても同様の動作を行うＢ３バイト演算部を備えることを特徴とする。

本発明にかかる光伝送装置用プラグインカードによれば、現用側として動作する場合に、冗長構成の予備側となるプラグインカードに、現用側のプラグインカードから出力されるＪ１バイトおよびＢ３バイトの値と同じ値を予備側のプラグインカードから出力させるための情報を供給することができるという効果を奏する。また、予備側として動作する場合に、冗長構成の現用側となるプラグインカードから出力されるＪ１バイトおよびＢ３バイトの値と同じ値を出力することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる光伝送装置用プラグインカードの好適な実施の形態を詳細に説明する。なお、以下の各例の説明において、同様の構成には同一の符号を付して、重複する説明を省略する。

（ＭＳＰＰ装置のＰＴＥ機能実装例）
まず、この発明にかかる光伝送装置用プラグインカードが実装されたＭＳＰＰ装置について説明する。図１は、この発明にかかるプラグインカードが実装されたＭＳＰＰ装置のＰＴＥ機能実装例を示す図である。図１に示すように、ＭＳＰＰ装置は、この発明にかかる光伝送装置用プラグインカードとして、第１のプラグインカード５１、第２のプラグインカード５２、第１のＶＴ−ＳＦカード５３および第２のＶＴ−ＳＦカード５４を実装している。また、ＭＳＰＰ装置は、現用側のＳＴＳ−ＳＦカード５５および予備側のＳＴＳ−ＳＦカード５６を実装している。

第１のプラグインカード５１と第２のプラグインカード５２は、例えば同じ構成のカードであり、冗長構成となっている。第１のＶＴ−ＳＦカード５３と第２のＶＴ−ＳＦカード５４は、例えば同じ構成のカードであり、冗長構成となっている。ＰＴＥ機能を実現する回路として、例えば、第１のプラグインカード５１のＰＯＨ生成回路５７およびＰＯＨ終端回路５８、第２のプラグインカード５２のＰＯＨ生成回路５９およびＰＯＨ終端回路６０、第１のＶＴ−ＳＦカード５３のＰＯＨ生成回路６１およびＰＯＨ終端回路６２、並びに第２のＶＴ−ＳＦカード５４のＰＯＨ生成回路６３およびＰＯＨ終端回路６４が設けられている。

これらＰＯＨ生成回路５７，５９，６１，６３およびＰＯＨ終端回路５８，６０，６２，６４は、サービスタイプに応じて実装される。第１のプラグインカード５１のＰＯＨ生成回路５７と第２のプラグインカード５２のＰＯＨ生成回路５９は、後述するように、相互にパスオーバヘッドのＪ１バイトとＢ３バイトに関する情報の授受を行い、現用側となったカードと予備側となったカードで同じ値のパスオーバヘッドを出力する。

同様に、第１のＶＴ−ＳＦカード５３のＰＯＨ生成回路６１と第２のＶＴ−ＳＦカード５４のＰＯＨ生成回路６３についても同様であり、相互に情報の授受を行い、同じ値のパスオーバヘッドを出力する。現用側のＳＴＳ−ＳＦカード５５と予備側のＳＴＳ−ＳＦカード５６は、例えば同じ構成のカードであり、冗長構成となっている。

また、ＭＳＰＰ装置は、装置制御部６５を備えている。この装置制御部６５は、制御系カードに設けられている（図３１参照）。装置制御部６５は、ＰＴＥ機能を備えた各カード、すなわち図１の例では、第１および第２のプラグインカード５１，５２、並びに第１および第２のＶＴ−ＳＦカード５３，５４に対して、それぞれのカードが現用側であるか、あるいは予備側であるか、ということを通知する。

第１のプラグインカード５１が装置制御部６５から現用側であることの通知を受け取ると、そのＰＯＨ生成回路５７は、現用側として動作する。また、第１のプラグインカード５１に設けられたセレクタ６６は、現用側のＳＴＳ−ＳＦカード５５の出力データを選択する。第１のプラグインカード５１が装置制御部６５から予備側であることの通知を受け取ると、そのＰＯＨ生成回路５７は、予備側として動作する。第１のプラグインカード５１のセレクタ６６は、予備側のＳＴＳ−ＳＦカード５６の出力データを選択する。

第２のプラグインカード５２の動作についても同様である。ただし、上述した第１のプラグインカード５１の動作の説明において、ＰＯＨ生成回路５７をＰＯＨ生成回路５９と読み替え、セレクタ６６をセレクタ６７と読み替える。

第１のＶＴ−ＳＦカード５３が装置制御部６５から現用側であることの通知を受け取ると、そのＰＯＨ生成回路６１は、現用側として動作する。また、第１のＶＴ−ＳＦカード５３に設けられたセレクタ６８は、現用側のＳＴＳ−ＳＦカード５５の前段からの出力データを選択する。第１のＶＴ−ＳＦカード５３が装置制御部６５から予備側であることの通知を受け取ると、そのＰＯＨ生成回路６１は、予備側として動作する。第１のＶＴ−ＳＦカード５３のセレクタ６８は、予備側のＳＴＳ−ＳＦカード５６の前段からの出力データを選択する。

第２のＶＴ−ＳＦカード５４の動作についても同様である。ただし、上述した第１のＶＴ−ＳＦカード５３の動作の説明において、ＰＯＨ生成回路６１をＰＯＨ生成回路６３と読み替え、セレクタ６８をセレクタ６９と読み替える。

現用側のＳＴＳ−ＳＦカード５５は、装置制御部６５から制御情報を受け取る。現用側のＳＴＳ−ＳＦカード５５に設けられたセレクタ７０は、その制御情報に基づいて、第１のＶＴ−ＳＦカード５３および第２のＶＴ−ＳＦカード５４のうち、現用側のＶＴ−ＳＦカードの出力データを選択する。予備側のＳＴＳ−ＳＦカード５６は、装置制御部６５から受けた取った制御情報に基づいて、予備側のＳＴＳ−ＳＦカード５６に設けられたセレクタ７１により、予備側のＶＴ−ＳＦカードの出力データを選択する。

第１および第２のプラグインカード５１，５２に入力されたデータが、現用側および予備側のＳＴＳ−ＳＦカード５５，５６並びに第１および第２のＶＴ−ＳＦカード５３，５４を経て、再び第１および第２のプラグインカード５１，５２から出力されるまでの各カードでの処理については、［背景技術］の項において図３２を参照しながら説明した通りである。また、ＶＴ−ＳＦカードを省略できることも、［背景技術］の項において説明した通りである。

保守者が、上述した冗長構成を有するＭＳＰＰ装置では、装置制御部６５による上述した制御によって、現用側のＰＯＨ出力データと予備側のＰＯＨ出力データが常に一致することになる。従って、保守者は、保守やメンテナンスを行う任意の時点で、切り替えコマンド入力によりエラーを発生させることなく、現用側と予備側を無瞬断で切り替えることができる。冗長切り替え後、装置制御部６５は、切り替え前に現用側であったカードに対して新たに予備側になったことを通知するとともに、切り替え前に予備側であったカードに対して新たに現用側になったことを通知する。それによって、各カードは、新たに通知された情報に基づいてそれぞれの動作を行う。

（ＰＯＨ生成回路の構成例）
次に、前記ＰＯＨ生成回路５７，５９，６１，６３の構成を説明する。ＰＯＨ生成回路５７，５９，６１，６３は、いずれも同じ構成であるので、ここでは代表としてＰＯＨ生成回路５７について説明する。

（１）ＰＯＨ生成回路の概略構成の第１の例
図２は、ＰＯＨ生成回路の第１の例の概略を示す図である。図２に示すように、ＰＯＨ生成回路５７は、ＰＯＨ挿入部８１、Ｊ１バイト生成部８２、Ｂ３バイト演算部８３、マルチプレクサ８４およびデマルチプレクサ８５を備えている。

Ｊ１バイト生成部８２は、Ｊ１バイトデータをＰＯＨ挿入部８１に供給する。Ｊ１バイト生成部８２は、Ｊ１バイトを補正するためのデータ（以下、Ｊ１バイト補正データとする）をマルチプレクサ８４に供給する。Ｊ１バイト生成部８２は、デマルチプレクサ８５からＪ１バイト補正データを受け取り、その補正データに基づいてＪ１バイトデータを補正する。

Ｂ３バイト演算部８３は、ＰＯＨ挿入部８１の出力データに基づいてＢ３バイト演算を行い、その演算結果をＰＯＨ挿入部８１に供給する。Ｂ３バイト演算部８３は、Ｂ３バイトを補正するためのデータ（以下、Ｂ３バイト補正データとする）をマルチプレクサ８４に供給する。Ｂ３バイト演算部８３は、デマルチプレクサ８５からＢ３バイト補正データを受け取り、その補正データに基づいてＢ３バイト演算結果を補正する。

マルチプレクサ８４は、Ｊ１バイト生成部８２から受け取ったＪ１バイト補正データと、Ｂ３バイト演算部８３から受け取ったＢ３バイト補正データをまとめて、冗長構成をなす相手方のプラグインカードへ出力する。デマルチプレクサ８５は、冗長構成をなす相手方のプラグインカードから受け取ったデータをＪ１バイト補正データとＢ３バイト補正データに分け、Ｊ１バイト補正データおよびＢ３バイト補正データをそれぞれＪ１バイト生成部８２およびＢ３バイト演算部８３に供給する。ＰＯＨ挿入部８１は、入力データに、Ｊ１バイト生成部８２およびＢ３バイト演算部８３から受け取ったＪ１バイトデータおよびＢ３バイト演算結果を含むパスオーバヘッドを挿入し、出力データとして出力する。

図３は、図２に示すＰＯＨ生成回路の動作を説明する図である。ここでは、ＰＯＨ生成回路５７が現用側として動作し、このＰＯＨ生成回路５７と冗長構成をなす相手方のＰＯＨ生成回路５９が予備側として動作する場合について説明する（他の例において動作を説明する場合も同様とする）。なお、ＰＯＨ生成回路５７，５９が逆の系として動作する場合や、ＰＯＨ生成回路６１，６２の組み合わせについても同様である。また、図３においては、図が繁雑になるのを避けるため、ＰＯＨ生成回路がそれぞれの系で動作する際に必要でない構成を省略した（図５、図７、図１０、図１３、図１５、図１８、図２１、図２４、図２６、図２８および図３０においても同じ）。

図３に示すように、現用側のＰＯＨ生成回路（以下、現用側ＰＯＨ生成回路とする）５７では、Ｊ１バイト生成部８２から出力されたＪ１バイトデータと、Ｂ３バイト演算部８３から出力されたＢ３バイト演算結果を用いて、ＰＯＨ挿入部８１により入力データにパスオーバヘッドを挿入する。また、現用側ＰＯＨ生成回路５７では、Ｊ１バイト生成部８２から出力されたＪ１バイト補正データと、Ｂ３バイト演算部８３から出力されたＢ３バイト補正データを、マルチプレクサ８４を介して予備側のＰＯＨ生成回路５９へ送る。

予備側のＰＯＨ生成回路（以下、予備側ＰＯＨ生成回路とする）５９では、デマルチプレクサ８５を介して、現用側ＰＯＨ生成回路５７から送られてきたＪ１バイト補正データとＢ３バイト補正データを受け取る。そして、予備側ＰＯＨ生成回路５９では、Ｊ１バイト生成部８２が、Ｊ１バイト補正データに基づいてＪ１バイトデータを補正し、現用側ＰＯＨ生成回路５７のＪ１バイトデータと同じデータにする。

また、予備側ＰＯＨ生成回路５９では、Ｂ３バイト演算部８３が、Ｂ３バイト補正データに基づいてＢ３バイト演算結果を補正し、現用側ＰＯＨ生成回路５７のＢ３バイト演算結果と同じデータにする。このようにして、予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７と同じ値のＪ１バイトデータと、現用側ＰＯＨ生成回路５７と同じ値のＢ３バイト演算結果を有するパスオーバヘッドを、ＰＯＨ挿入部８１により入力データに挿入することができる。

（２）ＰＯＨ生成回路の概略構成の第２の例
図４は、ＰＯＨ生成回路の第２の例の概略を示す図である。この第２の例が上記「（１）ＰＯＨ生成回路の概略構成の第１の例」と異なるのは、Ｊ１バイト生成部８２およびＢ３バイト演算部８３がそれぞれＪ１バイトデータおよびＢ３バイト演算結果を、プラグインカードの外部に設けられた制御ＣＰＵ等のシステム共通演算部８６に供給することと、Ｊ１バイト生成部８２およびＢ３バイト演算部８３がそれぞれシステム共通演算部８６からＪ１バイト補正データおよびＢ３バイト補正データを受け取ることである。

システム共通演算部８６は、現用側ＰＯＨ生成回路５７から受け取ったＪ１バイトデータおよびＢ３バイト演算結果と、予備側ＰＯＨ生成回路５９から受け取ったＪ１バイトデータおよびＢ３バイト演算結果に基づいて演算処理を行い、Ｊ１バイト補正データとＢ３バイト補正データを求める。システム共通演算部８６は、例えばＭＳＰＰ装置に実装された制御系カードに設けられている（図３１参照）。この第２の例では、現用側ＰＯＨ生成回路５７は、前記マルチプレクサ８４と前記デマルチプレクサ８５を備えていない。

図５は、図４に示すＰＯＨ生成回路の動作を説明する図である。現用側ＰＯＨ生成回路５７では、Ｊ１バイト生成部８２から出力されたＪ１バイトデータと、Ｂ３バイト演算部８３から出力されたＢ３バイト演算結果を用いて、ＰＯＨ挿入部８１により入力データにパスオーバヘッドを挿入する。また、現用側ＰＯＨ生成回路５７では、Ｊ１バイト生成部８２から出力されたＪ１バイトデータと、Ｂ３バイト演算部８３から出力されたＢ３バイト演算結果を、データバスを介してシステム共通演算部８６へ送る。

予備側ＰＯＨ生成回路５９では、Ｊ１バイト生成部８２から出力されたＪ１バイトデータと、Ｂ３バイト演算部８３から出力されたＢ３バイト演算結果を、データバスを介してシステム共通演算部８６へ送る。そして、予備側ＰＯＨ生成回路５９では、データバスを介してシステム共通演算部８６からＪ１バイト補正データとＢ３バイト補正データを受け取る。

予備側ＰＯＨ生成回路５９では、それらの補正データに基づいて、Ｊ１バイト生成部８２およびＢ３バイト演算部８３により、現用側ＰＯＨ生成回路５７のＪ１バイトデータと同じデータおよび現用側ＰＯＨ生成回路５７のＢ３バイト演算結果と同じデータを得る。このようにして、予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７と同じ値のＪ１バイトデータと、現用側ＰＯＨ生成回路５７と同じ値のＢ３バイト演算結果を有するパスオーバヘッドを、ＰＯＨ挿入部８１により入力データに挿入することができる。

次に、ＰＯＨ生成回路におけるＪ１バイトデータを一致させるための構成について説明する。以下の各構成例は、前記「（１）ＰＯＨ生成回路の概略構成の第１の例」に適用される。

（３）Ｊ１バイトデータを一致させるための構成の第１の例
図６は、Ｊ１バイトデータを一致させるための構成の第１の例を示す図である。図６に示すように、Ｊ１バイト生成部８２は、第１のバッファメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１０１、例えば６４進のアドレスカウンタ１０２、オフセット回路１０３、第２のバッファメモリ（ＲＡＭ）１０４、第３のバッファメモリ（ＲＡＭ）１０５およびセレクタ１０６を備えている。

第１のバッファメモリ１０１および第２のバッファメモリ１０４は、装置制御部６５（図示省略、図１参照）から入力された例えば６４バイトのＪ１バイトデータ１０７を保持する。アドレスカウンタ１０２は、第１のバッファメモリ１０１からＪ１バイトデータを読み出す際のアドレスを発行する。オフセット回路１０３は、第２のバッファメモリ１０４からＪ１バイトデータを読み出す際のアドレスとして、アドレスカウンタ１０２から発行されたアドレスの値に所定のオフセット値を加算する。

従って、第２のバッファメモリ１０４から読み出されるＪ１バイトデータは、第１のバッファメモリ１０１から読み出されるＪ１バイトデータよりもオフセット値分だけ進んだデータとなる。このオフセット値は、現用側として動作するプラグインカードと予備側として動作するプラグインカードを接続するケーブル等の伝送路による信号の伝搬遅延分に相当する。第２のバッファメモリ１０４から読み出されたＪ１バイトデータは、マルチプレクサ８４（図示省略、図２参照）へ送られる。

第３のバッファメモリ１０５は、デマルチプレクサ８５（図示省略、図２参照）から送られてきたＪ１バイト補正データを保持する。このＪ１バイト補正データは、冗長構成をなす相手方のプラグインカードにおいて、既にその相手方のカードのＪ１バイトデータと同じデータになるようにプラグインカード間の伝搬遅延が補正されたデータである。セレクタ１０６は、ＰＯＨ生成回路５７が現用側として動作する際には、第１のバッファメモリ１０１から読み出されたＪ１バイトデータを選択し、ＰＯＨ生成回路５７が予備側として動作する際には、第３のバッファメモリ１０５から読み出された補正済みのＪ１バイトデータを選択する。ＰＯＨ挿入部８１は、セレクタ１０６により選択されたＪ１バイトデータを入力データに挿入する。

図７は、図６に示す構成の動作を説明する図である。図８は、図７に示す構成においてＪ１バイトデータを一致させる動作のフローチャートである。図７に示すように、現用側のプラグインカードが起動すると（図８、ステップＳ１）、現用側ＰＯＨ生成回路５７では、Ｊ１バイト生成部８２の第１のバッファメモリ１０１および第２のバッファメモリ１０４に、装置制御部６５（図示省略、図１参照）から受け取った例えば６４バイトのＪ１バイトデータ１０７が保持される（図８、ステップＳ２）。

続いて、現用側ＰＯＨ生成回路５７では、アドレスカウンタ１０２から出力されるアドレスの値に基づいて、第１のバッファメモリ１０１からＪ１バイトデータを、その先頭から順に最後の例えば６４バイト目まで連続して出力する。第１のバッファメモリ１０１から出力されたＪ１バイトデータは、現用側ＰＯＨ生成回路５７のＰＯＨ挿入部８１へ送られる。同時に、現用側ＰＯＨ生成回路５７では、アドレスカウンタ１０２から出力されたアドレスの値にオフセット回路１０３によりオフセット値を加算した値に基づいて、第２のバッファメモリ１０４からＪ１バイトデータを、その先頭に対してオフセット値分だけ進んだフレームから順に連続して出力する。

現用側ＰＯＨ生成回路５７の第２のバッファメモリ１０４から出力されたＪ１バイトデータは、予備側ＰＯＨ生成回路５９へ送られる（図８、ステップＳ３）。例えば、オフセットを１だけ進めると、予備側ＰＯＨ生成回路５９へ送られるＪ１バイトデータは、現用側ＰＯＨ生成回路５７のＰＯＨ挿入部８１へ送られるＪ１バイトデータよりも１フレーム分（例えば、１２５μｓｅｃ）だけ進んだデータとなる。以後、現用側ＰＯＨ生成回路５７では、ステップＳ３を繰り返す。一方、予備側のプラグインカードが起動すると（図８、ステップＳ４）、予備側ＰＯＨ生成回路５９では、Ｊ１バイト生成部８２の第１のバッファメモリ１０１に、装置制御部６５（図示省略、図１参照）から受け取った例えば６４バイトのＪ１バイトデータ１０７が保持される（図８、ステップＳ５）。

続いて、予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７から送られてきたＪ１バイトデータを第３のバッファメモリ１０５で保持する。そして、予備側ＰＯＨ生成回路５９では、セレクタ１０６により、第３のバッファメモリ１０５に保持されたＪ１バイトデータと第１のバッファメモリ１０１に保持されたＪ１バイトデータのうち、第３のバッファメモリ１０５側のデータが選択され、その選択されたＪ１バイトデータがＰＯＨ挿入部８１へ送られる（図８、ステップＳ６）。従って、予備側ＰＯＨ生成回路５９において予備側の入力データに挿入されるＪ１バイトデータと、現用側ＰＯＨ生成回路５７において現用側の入力データに挿入されるＪ１バイトデータが一致する。

なお、予備側ＰＯＨ生成回路５９において、第３のバッファメモリ１０５を省略し、現用側ＰＯＨ生成回路５７から送られてきたＪ１バイトデータを直接、セレクタ１０６へ入力させるようにしてもよい。その理由は、現用側ＰＯＨ生成回路５７と予備側ＰＯＨ生成回路５９が同じ周波数、例えば８ＫＨｚのタイミングで同期して動作しており、かつオフセット回路１０３により現用側ＰＯＨ生成回路５７から予備側ＰＯＨ生成回路５９へ伝搬する信号の遅延分が考慮されているからである。

（４）Ｊ１バイトデータを一致させるための構成の第２の例
図９は、Ｊ１バイトデータを一致させるための構成の第２の例を示す図である。図９に示すように、この第２の例が上記「（３）Ｊ１バイトデータを一致させるための構成の第１の例」と異なるのは、Ｊ１バイト生成部８２にオフセット回路１０３、第２のバッファメモリ１０４、第３のバッファメモリ１０５およびセレクタ１０６がなく、その代わりに、固定パターン検出部１１１およびオフセット回路１１２が設けられていることである。

例えば、ＧＲ−２５３の規定では、必ず固定パターンとして、Ｊ１パストレースの６３バイト目および６４バイト目にそれぞれＣＲ（キャリッジリターン）コードおよびＬＦ（ラインフィード）コードが挿入される。そこで、固定パターン検出部１１１は、このような固定パターンを検出する。ここでは、固定パターン検出部１１１は、アドレスカウンタ１０２が「６３」であるとき、すなわち最終カウントであるときに固定パターンを検出したとする。あるいは、固定パターン検出部１１１は、ＣＲコードやＬＦコードを実際に検出してもよい。そして、固定パターン検出部１１１は、固定パターンを検出すると、タイミング信号を生成する。生成されたタイミング信号は、マルチプレクサ８４（図示省略、図２参照）へ送られる。

オフセット回路１１２は、デマルチプレクサ８５（図示省略、図２参照）から送られてきたタイミング信号を所定のタイミングだけ遅延させる。この遅延時間は、現用側として動作するプラグインカードと予備側として動作するプラグインカードを接続するケーブル等の伝送路による信号の伝搬遅延分に相当する。オフセット回路１１２により遅延させられたタイミング信号は、カウンタリセット信号としてアドレスカウンタ１０２へ送られる。アドレスカウンタ１０２は、カウンタリセット信号が入力されると、カウント値をリセットする。

図１０は、図９に示す構成の動作を説明する図である。図１０に示すように、現用側ＰＯＨ生成回路５７では、アドレスカウンタ１０２が「６３」であるとき、あるいはＣＲコードを検出したときに、固定パターン検出部１１１から予備側ＰＯＨ生成回路５９へタイミング信号を出力する。予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７から送られてきたタイミング信号を受け取り、そのタイミング信号を、信号の伝搬遅延分に相当するタイミング、例えば１フレーム分だけオフセット回路１１２により遅延させて、カウンタリセット信号とする。

そして、予備側ＰＯＨ生成回路５９では、カウンタリセット信号によりアドレスカウンタ１０２をリセットする。それによって、予備側ＰＯＨ生成回路５９では、第１のバッファメモリ１０１に保持されているＪ１バイトデータがその先頭から順に、第１のバッファメモリ１０１からＰＯＨ挿入部８１へ出力される。予備側ＰＯＨ生成回路５９においてＪ１バイトデータの１バイト目が出力されるときに、同時に、現用側ＰＯＨ生成回路５７では、第１のバッファメモリ１０１に保持されているＪ１バイトデータの１バイト目が、第１のバッファメモリ１０１からＰＯＨ挿入部８１へ出力される。

従って、これ以降、現用側と予備側とで６４バイトのパストレースのシーケンス開始タイミングが一致することになるので、現用側と予備側とでＪ１バイトデータが一致することになる。これ以降、予備側ＰＯＨ生成回路５９では、アドレスカウンタ１０２の周期開始タイミングと、現用側ＰＯＨ生成回路５７から送られてくるタイミング信号を監視することにより、両タイミングが不一致になったことを検出することができる。予備側ＰＯＨ生成回路５９において両タイミングの不一致を検出した場合には、再度、カウンタリセットを実行すればよい。

なお、予備側ＰＯＨ生成回路５９において、オフセット回路１１２を省略し、現用側ＰＯＨ生成回路５７から送られてきたタイミング信号で直接、予備側ＰＯＨ生成回路５９のアドレスカウンタ１０２をリセットするようにしてもよい。その理由は、現用側ＰＯＨ生成回路５７と予備側ＰＯＨ生成回路５９が同じ周波数、例えば８ＫＨｚのタイミングで同期して動作しているので、予備側ＰＯＨ生成回路５９が現用側ＰＯＨ生成回路５７からタイミング信号を受信した時点で予備側ＰＯＨ生成回路５９のアドレスカウンタ１０２をリセットすれば、その次のタイミングで、現用側ＰＯＨ生成回路５７と予備側ＰＯＨ生成回路５９がともにＪ１バイトデータの１バイト目の処理から実行することになるからである。

また、固定パターンとしてＣＲコードやＬＦコードを用いるかわりに、別のＪ１バイトのタイミング、例えば特定のＮ（Ｎは整数）バイト目のタイミングを用いてもよい。このようにすれば、ＩＴＵ−Ｔ Ｇ．７０７に規定されたパストレースフォーマットにも対応できる。Ｇ．７０７の規定には、６４バイトのフリーフォーマットストリングと、図１１に示すＧ．８３１に規定された１６バイトのアクセスポイントアイデンティファイヤフォーマット１１３またはそれを４倍にした６４バイトのアクセスポイントアイデンティファイヤフォーマットが規定されている。６４バイトのフリーフォーマットストリングの場合には、特定のＮバイト目のタイミングを用いればよい。Ｇ．８３１に規定されたアクセスポイントアイデンティファイヤフォーマットの場合には、Ｆ１のカントリコードのタイミングを用いればよい。

（５）Ｊ１バイトデータを一致させるための構成の第３の例
図１２は、Ｊ１バイトデータを一致させるための構成の第３の例を示す図である。図１２に示すように、この第３の例が上記「（３）Ｊ１バイトデータを一致させるための構成の第１の例」と異なるのは、Ｊ１バイト生成部８２にオフセット回路１０３、第２のバッファメモリ１０４、第３のバッファメモリ１０５およびセレクタ１０６がなく、その代わりに、オフセット回路１２１およびセレクタ１２２が設けられていることである。

アドレスカウンタ１０２から発行されたアドレスは、セレクタ１２２とマルチプレクサ８４（図示省略、図２参照）へ送られる。オフセット回路１２１は、デマルチプレクサ８５（図示省略、図２参照）から送られてきたアドレスの値に所定のオフセット値を加算する。このオフセット値は、現用側として動作するプラグインカードと予備側として動作するプラグインカードを接続するケーブル等の伝送路による信号の伝搬遅延分に相当する。

セレクタ１２２は、ＰＯＨ生成回路５７が現用側として動作する際には、アドレスカウンタ１０２から送られてきたアドレスを選択し、ＰＯＨ生成回路５７が予備側として動作する際には、オフセット回路１２１によりオフセット値が加算されたアドレスを選択する。セレクタ１２２により選択されたアドレスは、第１のバッファメモリ１０１からＪ１バイトデータを読み出す際のアドレスとして第１のバッファメモリ１０１へ送られる。

図１３は、図１２に示す構成の動作を説明する図である。図１３に示すように、現用側ＰＯＨ生成回路５７では、アドレスカウンタ１０２から出力されるアドレスの値に基づいて、第１のバッファメモリ１０１からＪ１バイトデータを、その先頭から順に連続して出力する。同時に、現用側ＰＯＨ生成回路５７では、アドレスを予備側ＰＯＨ生成回路５９へ送る。

予備側ＰＯＨ生成回路５９では、オフセット回路１２１において、現用側ＰＯＨ生成回路５７から送られてきたアドレスの値にオフセット値を加算する。そして、予備側ＰＯＨ生成回路５９では、セレクタ１２２は、オフセット回路１２１でオフセット値が加算されたアドレスを選択する。それによって、予備側ＰＯＨ生成回路５９では、第１のバッファメモリ１０１からＪ１バイトデータを、現用側ＰＯＨ生成回路５７と同じアドレス（カウンタ値）で読み出すことになるので、現用側と予備側とでＪ１バイトデータが一致することになる。

なお、現用側ＰＯＨ生成回路５７において、アドレスカウンタ１０２のカウンタ値にオフセット値を加算して予備側ＰＯＨ生成回路５９へ送るようにしてもよい。この場合、予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７から送られてきたアドレスに基づいて、第１のバッファメモリ１０１からＪ１バイトデータを読み出せばよい。

（６）Ｊ１バイトデータを一致させるための構成の第４の例
図１４は、Ｊ１バイトデータを一致させるための構成の第４の例を示す図である。図１４に示すように、この第４の例が上記「（３）Ｊ１バイトデータを一致させるための構成の第１の例」と異なるのは、Ｊ１バイト生成部８２にオフセット回路１０３、第２のバッファメモリ１０４、第３のバッファメモリ１０５およびセレクタ１０６がなく、その代わりに、オフセット回路１３１、現用／予備比較回路１３２および一致・不一致回路１３３が設けられていることである。

例えば、ＧＲ−２５３の規定では、主信号がＶＴ−Ｓｔｒｕｃｔｕｒｅｄ ＳＴＳ−１である場合、Ｈ４バイトデータ１３４の７ビット目と８ビット目（以下、Ｈ４バイト−ビット７，８とする）は、１〜４のＶＴシーケンス番号を示す。従って、Ｈ４バイト−ビット７，８を、４フレーム（５００μｓｅｃ）を一周期とする４進カウンタとみなすことができる。そこで、現用側と予備側とでアドレスカウンタ値とＨ４バイト−ビット７，８の値の組み合わせを監視し、現用側と予備側とでアドレスカウンタ値が一致するように制御する。

アドレスカウンタ１０２から発行されたアドレスの値およびＨ４バイト−ビット７，８の値は、オフセット回路１３１とマルチプレクサ８４（図示省略、図２参照）へ送られる。オフセット回路１３１は、アドレスカウンタ１０２から発行されたアドレスの値およびＨ４バイト−ビット７，８の値にそれぞれ所定のオフセット値を加算する。このオフセット値は、現用側として動作するプラグインカードと予備側として動作するプラグインカードを接続するケーブル等の伝送路による信号の伝搬遅延分に相当する。

現用／予備比較回路１３２は、デマルチプレクサ８５（図示省略、図２参照）から送られてきたアドレスの値およびＨ４バイト−ビット７，８の値と、オフセット回路１３１によりオフセット値が加算されたアドレスの値およびＨ４バイト−ビット７，８の値を、それぞれ比較する。一致・不一致回路１３３は、現用／予備比較回路１３２での比較の結果、一致または不一致を確認し、不一致であれば、アドレスカウンタ１０２へカウンタシフト信号を出力する。アドレスカウンタ１０２は、一致・不一致回路１３３からカウンタシフト信号を受け取ると、カウンタ値を所定の値Ｍ（Ｍは自然数）だけ戻すか、または進める。

図１５は、図１４に示す構成の動作を説明する図である。図１６は、現用／予備比較回路の動作を説明する図である。図１５に示すように、現用側ＰＯＨ生成回路５７では、アドレスカウンタ１０２から出力されるアドレスの値に基づいて、第１のバッファメモリ１０１からＪ１バイトデータを、その先頭から順に連続して出力する。同時に、現用側ＰＯＨ生成回路５７では、アドレスの値Ｎ１３５とＨ４バイト−ビット７，８の値Ｈ４ａ１３６を予備側ＰＯＨ生成回路５９へ送る。

予備側ＰＯＨ生成回路５９では、オフセット回路１３１において、アドレスカウンタ１０２から出力されるアドレスの値とＨ４バイト−ビット７，８の値にそれぞれオフセット値を加算し、予備側のアドレスの値Ｎ１３７および予備側のＨ４バイト−ビット７，８の値Ｈ４ｓ１３８とする。そして、予備側ＰＯＨ生成回路５９では、現用側からのアドレスの値Ｎ１３５および現用側からのＨ４バイト−ビット７，８の値Ｈ４ａ１３６と、予備側のアドレスの値Ｎ１３７および予備側のＨ４バイト−ビット７，８の値Ｈ４ｓ１３８を、それぞれ比較する。

比較の結果、予備側ＰＯＨ生成回路５９で不一致を検出したときには、予備側ＰＯＨ生成回路５９では、カウンタシフト信号によりアドレスカウンタ１０２の値を所定の値Ｍだけ戻すか、または進める。それによって、予備側ＰＯＨ生成回路５９では、第１のバッファメモリ１０１から読み出されるＪ１バイトデータがＭフレーム分だけ後ろ、または前にシフトする。そして、再度、Ｈ４バイト−ビット７，８の値およびアドレス値（カウンタ値）について同様の比較を行う。

これを繰り返すことによって、予備側ＰＯＨ生成回路５９では、第１のバッファメモリ１０１からＪ１バイトデータを、現用側ＰＯＨ生成回路５７と同じアドレス（カウンタ値）で読み出すことになる。従って、現用側と予備側とでＪ１バイトデータが一致することになる。ここで、Ｍを単純に「１」ずつシフトさせるようにしてもよいし、シーケンス番号の１周期である「４」と、予備側のシーケンス番号および現用側のシーケンス番号の差分値（１〜３）とを組み合わせてシフトさせるようにしてもよい。

この第４の例では、現用側と予備側とでアドレスの値Ｎが同じであるときのＨ４バイト−ビット７，８の値Ｈ４ａとＨ４ｓを比較することにより、現用側と予備側の間のタイミングのずれをフレーム数（Ｈ４ｓ−Ｈ４ａ）で算出することができる。また、この第４の例では、５００μｓｅｃまでの処理時間のバラツキを許容できる。

なお、現用側ＰＯＨ生成回路５７において、アドレスの値Ｎ１３５とＨ４バイト−ビット７，８の値Ｈ４ａ１３６にオフセット値を加算して予備側ＰＯＨ生成回路５９へ送るようにしてもよい。この場合、予備側ＰＯＨ生成回路５９では、オフセット値を加算しないで、予備側のアドレスの値Ｎ１３７および予備側のＨ４バイト−ビット７，８の値Ｈ４ｓ１３８とすればよい。また、アドレスの値の代わりにＪ１バイトデータを、Ｈ４バイト−ビット７，８の値と組みにして現用／予備比較回路１３２で比較してもよい。

（７）Ｊ１バイトデータを一致させるための構成の第５の例
図１７は、Ｊ１バイトデータを一致させるための構成の第５の例を示す図である。図１７に示すように、この第５の例が上記「（３）Ｊ１バイトデータを一致させるための構成の第１の例」と異なるのは、Ｊ１バイト生成部８２にオフセット回路１０３、第２のバッファメモリ１０４、第３のバッファメモリ１０５およびセレクタ１０６がなく、その代わりに、オフセット回路１４１、固定パターン検出部１１１、現用／予備比較回路１３２および一致・不一致回路１３３が設けられていることである。

オフセット回路１４１は、ＰＯＨ生成回路５７が現用側として動作する際には、アドレスカウンタ１０２のカウンタ値をそのまま固定パターン検出部１１１に渡し、ＰＯＨ生成回路５７が予備側として動作する際には、アドレスカウンタ１０２のカウンタ値に所定のオフセット値を加算して固定パターン検出部１１１に渡す。固定パターン検出部１１１は、オフセット回路１４１から渡されたアドレスの値に基づいて、Ｊ１パストレースの固定パターンを検出する。固定パターン検出部１１１の詳細については、「（４）Ｊ１バイトデータを一致させるための構成の第２の例」において説明した通りである。また、現用／予備比較回路１３２および一致・不一致回路１３３については、「（６）Ｊ１バイトデータを一致させるための構成の第４の例」において説明した通りである。

第５の例は、上述した第４の例と同様に、主信号がＶＴ−Ｓｔｒｕｃｔｕｒｅｄ ＳＴＳ−１である場合に適用可能である。第５の例では、現用側と予備側とで、固定パターン検出部１１１が固定パターンを検出したときに生成するタイミング信号とＨ４バイト−ビット７，８の値の組み合わせを監視し、現用側と予備側とでアドレスカウンタ値が一致するように制御する。従って、固定パターン検出部１１１で生成されたタイミング信号とＨ４バイト−ビット７，８の値が現用／予備比較回路１３２とマルチプレクサ８４（図示省略、図２参照）へ送られる。

現用／予備比較回路１３２は、デマルチプレクサ８５（図示省略、図２参照）から送られてきたタイミング信号およびＨ４バイト−ビット７，８の値と、固定パターン検出部１１１から送られてきたタイミング信号およびＨ４バイト−ビット７，８の値を、それぞれ比較する。アドレスカウンタ１０２は、現用／予備比較回路１３２での比較の結果が不一致である場合に一致・不一致回路１３３から送られてくるカウンタシフト信号を受け取ると、カウンタ値をＭだけシフトする。

図１８は、図１７に示す構成の動作を説明する図である。図１８に示すように、現用側ＰＯＨ生成回路５７では、アドレスカウンタ１０２から出力されるアドレスの値に基づいて、第１のバッファメモリ１０１からＪ１バイトデータを、その先頭から順に連続して出力する。また、現用側ＰＯＨ生成回路５７では、固定パターン検出部１１１がＪ１パストレースの固定パターンを検出したときに、タイミング信号とＨ４バイト−ビット７，８の値を予備側ＰＯＨ生成回路５９へ送る。

予備側ＰＯＨ生成回路５９では、オフセット回路１４１において、アドレスカウンタ１０２から出力されるアドレスの値にオフセット値を加算する。そして、予備側ＰＯＨ生成回路５９では、オフセット値が加算されたアドレスの値に基づいて、固定パターン検出部１１１によりＪ１パストレースの固定パターンを検出する。予備側ＰＯＨ生成回路５９では、固定パターン検出部１１１がＪ１パストレースの固定パターンを検出したときに、タイミング信号とＨ４バイト−ビット７，８の値を現用／予備比較回路１３２へ送る。

予備側ＰＯＨ生成回路５９では、現用／予備比較回路１３２により、現用側からのタイミング信号および現用側からのＨ４バイト−ビット７，８の値と、予備側のタイミング信号および予備側のＨ４バイト−ビット７，８の値を、それぞれ比較する。これ以降の動作は、「（６）Ｊ１バイトデータを一致させるための構成の第４の例」において説明した通りである。この第５の例では、５００μｓｅｃまでの処理時間のバラツキを許容できる。なお、カウンタ値のシフト量Ｍについては、「（６）Ｊ１バイトデータを一致させるための構成の第４の例」において説明した通りである。

次に、ＰＯＨ生成回路におけるＢ３バイトデータを一致させるための構成について説明する。以下の各構成例は、前記「（１）ＰＯＨ生成回路の概略構成の第１の例」に適用される。

（８）Ｂ３バイトデータを一致させるための構成の第１の例
図１９は、Ｂ３バイトデータを一致させるための構成の第１の例を説明する図である。図１９に示すように、この第１の例では、現用側データ４１のＢ３バイト演算結果２０１ａ，２０１ｂ，２０１ｃを予備側へ転送する。予備側では、現用側から送られてきたＢ３バイト演算結果２０１ａ，２０１ｂ，２０１ｃを保持する。また、予備側では、予備側データ４２のＢ３バイト演算結果２０２ａ，２０２ｂ，２０２ｃを保持する。特に限定しないが、ここでは、現用側も予備側も３フレーム分のＢ３バイト演算結果を保持するとして説明する。

そして、予備側では、現用側データ４１のＢ３バイト演算結果２０１ａ，２０１ｂ，２０１ｃと予備側データ４２のＢ３バイト演算結果２０２ａ，２０２ｂ，２０２ｃをそれぞれ比較し、それぞれの差分（オフセット値）を算出する。このようにして得られた例えば３つのオフセット値２０３ａ，２０３ｂ，２０３ｃが一致している場合には、そのオフセット値を補正値として予備側の次のフレームのＢ３挿入値に反映させる。

予備側で補正値を反映させた後は、現用側と予備側で同じデータを用いてＢ３バイト演算を繰り返すことになるので、次に主信号のエラーが発生するまでは、Ｂ３バイト演算結果は一致し続ける。また、現用側と予備側のＢ３バイト演算結果の差分を連続するフレームで求めることにより、現用側から予備側へのエラーが発生した場合でも、予備側のＢ３挿入値に正しい補正値を反映させることができる。

図２０は、Ｂ３バイトデータを一致させるための構成の第１の例を示す図である。図２０に示すように、Ｂ３バイト演算部８３は、Ｂ３演算回路２１１、セレクタ２１２、補正Ｂ３データ生成回路２１３およびＢ３比較部２１４を備えている。Ｂ３比較部２１４は、タイミングシフト回路２１５、予備側Ｂ３演算結果保持メモリ２１６、現用側Ｂ３演算結果保持メモリ２１７およびオフセット算出回路２１８を備えている。

Ｂ３演算回路２１１は、前回のフレームのＢ３演算範囲の演算結果に基づいてＢ３バイト演算を行う。Ｂ３バイト演算結果は、ＰＯＨ挿入部８１およびマルチプレクサ８４（図示省略、図２参照）へ送られる。また、Ｂ３バイト演算結果は、セレクタ２１２、タイミングシフト回路２１５および補正Ｂ３データ生成回路２１３へ送られる。タイミングシフト回路２１５は、Ｂ３バイト演算結果を所定のタイミングだけシフトさせて予備側Ｂ３演算結果保持メモリ２１６へ渡す。タイミングのシフト量は、現用側として動作するプラグインカードと予備側として動作するプラグインカードを接続するケーブル等の伝送路による信号の伝搬遅延分に相当する。

予備側Ｂ３演算結果保持メモリ２１６は、タイミングシフト回路２１５から渡された例えば３フレーム分のＢ３バイト演算結果（Ｂ３（Ｓ−１）、Ｂ３（Ｓ−２）、Ｂ３（Ｓ−３））を保持する。現用側Ｂ３演算結果保持メモリ２１７は、デマルチプレクサ８５（図示省略、図２参照）から送られてきた例えば３フレーム分のＢ３バイト演算結果（Ｂ３（Ａ−１）、Ｂ３（Ａ−２）、Ｂ３（Ａ−３））を保持する。

オフセット算出回路２１８は、予備側Ｂ３演算結果保持メモリ２１６に保持されている複数のＢ３バイト演算結果と、現用側Ｂ３演算結果保持メモリ２１７に保持されている複数のＢ３バイト演算結果を、同じフレームに相当する演算結果同士で比較し、それぞれについて前記オフセット値２０３ａ，２０３ｂ，２０３ｃを求める。そして、オフセット算出回路２１８は、例えば３フレーム間のオフセット値が同じ値である場合には、そのオフセット値を補正値として補正Ｂ３データ生成回路２１３に通知する。

補正Ｂ３データ生成回路２１３は、オフセット算出回路２１８から通知された補正値を用いて、その時点でのＢ３バイト演算結果を補正する。セレクタ２１２は、ＰＯＨ生成回路５７が現用側として動作する際には、Ｂ３演算回路２１１から出力されたＢ３バイト演算結果を選択し、ＰＯＨ生成回路５７が予備側として動作する際には、補正Ｂ３データ生成回路２１３から主力された補正済みのＢ３バイト演算結果を選択する。ＰＯＨ挿入部８１は、セレクタ２１２により選択されたＢ３バイト演算結果を入力データに挿入する。

図２１は、図２０に示す構成の動作を説明する図である。図２２は、図２１に示す構成においてＢ３バイトデータを一致させる動作のフローチャートである。図２１に示すように、現用側のプラグインカードが起動すると（図２２、ステップＳ１１）、現用側ＰＯＨ生成回路５７では、Ｂ３バイト演算部８３がＢ３バイト演算を開始する（図２２、ステップＳ１２）。そして、現用側ＰＯＨ生成回路５７では、Ｂ３バイト演算部８３がＢ３バイト演算を継続し、Ｂ３バイト演算結果を出力する。Ｂ３バイト演算部８３から出力されたＢ３バイト演算結果は、予備側ＰＯＨ生成回路５９へ送られる（図２２、ステップＳ１３）。

一方、予備側のプラグインカードが起動すると（図２２、ステップＳ１４）、予備側ＰＯＨ生成回路５９では、Ｂ３演算回路２１１がＢ３バイト演算を開始する（図２２、ステップＳ１５）。予備側ＰＯＨ生成回路５９では、タイミングシフト回路２１５により、Ｂ３演算回路２１１から出力されたＢ３バイト演算結果のタイミングをシフトして、予備側Ｂ３演算結果保持メモリ２１６で保持する。また、予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７から送られてきたＢ３バイト演算結果を現用側Ｂ３演算結果保持メモリ２１７で保持する。

そして、予備側ＰＯＨ生成回路５９では、オフセット算出回路２１８により、予備側Ｂ３演算結果保持メモリ２１６に保持されている例えば３フレーム分のＢ３バイト演算結果と、現用側Ｂ３演算結果保持メモリ２１７に保持されている例えば３フレーム分のＢ３バイト演算結果を比較して、例えば３つのオフセット値２０３ａ，２０３ｂ，２０３ｃを求める（図２２、ステップＳ１６）。例えば３フレーム分のオフセット値２０３ａ，２０３ｂ，２０３ｃが一致しない場合には、ステップＳ１６に戻り、一致するまでオフセット値の算出、比較を行う。

例えば３フレーム分のオフセット値２０３ａ，２０３ｂ，２０３ｃが一致し、かつその値が「０」でない場合には、予備側ＰＯＨ生成回路５９では、補正Ｂ３データ生成回路２１３により、オフセット値を補正値として用いて、その時点でのＢ３バイト演算結果を補正する（図２２、ステップＳ１７）。そして、ステップＳ１６に戻る。現用側と予備側でＢ３バイト演算結果が一致していれば、例えば３フレーム分のオフセット値２０３ａ，２０３ｂ，２０３ｃがすべて「０」になるので、その場合には、補正を行わずにステップＳ１６に戻り、オフセット値の監視を続ける。

オフセット値が「０」以外の値になったときには、ステップＳ１７へ進み、Ｂ３バイト演算結果の補正を実施する。このようにして、予備側ＰＯＨ生成回路５９において予備側の入力データに挿入されるＢ３バイト演算結果と、現用側ＰＯＨ生成回路５７において現用側の入力データに挿入されるＢ３バイト演算結果が一致する。オフセットの連続一致を確認するフレーム数は、３フレームに限らない。オフセットの連続一致を確認するフレーム数を調整することにより、転送時のデータエラー等に対する最適なエラー耐性を有する保護機能を実現することができる。

（９）Ｂ３バイトデータを一致させるための構成の第２の例
図２３は、Ｂ３バイトデータを一致させるための構成の第２の例を説明する図である。図２３に示すように、この第２の例が上記「（８）Ｂ３バイトデータを一致させるための構成の第１の例」と異なるのは、Ｂ３比較部２１４にタイミングシフト回路２１５がなく、その代わりに、予備側Ｈ４バイト保持メモリ２２１および現用側Ｈ４バイト保持メモリ２２２が設けられていることである。第２の例は、主信号がＶＴ−Ｓｔｒｕｃｔｕｒｅｄ ＳＴＳ−１である場合に適用できる。

予備側Ｈ４バイト保持メモリ２２１は、Ｈ４バイトデータ１３４のＨ４バイト−ビット７，８の値を保持する。また、Ｈ４バイト−ビット７，８の値は、マルチプレクサ８４（図示省略、図２参照）へ送られる。現用側Ｈ４バイト保持メモリ２２２は、デマルチプレクサ８５（図示省略、図２参照）から送られてきたＨ４バイト−ビット７，８の値を保持する。特に限定しないが、ここでは、現用側も予備側も３フレーム分のＢ３バイト演算結果と３フレーム分のＨ４バイト−ビット７，８の値を保持する。

図２４は、図２３に示す構成の動作を説明する図である。図２４に示すように、現用側ＰＯＨ生成回路５７では、Ｂ３バイト演算部８３から出力されるＢ３バイト演算結果をＰＯＨ挿入部８１へ送る。また、現用側ＰＯＨ生成回路５７では、Ｂ３バイト演算結果とそれと同じフレームのＨ４バイト−ビット７，８の値を予備側ＰＯＨ生成回路５９へ送る。予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７から送られてきたＢ３バイト演算結果とＨ４バイト−ビット７，８の値を現用側Ｂ３演算結果保持メモリ２１７および現用側Ｈ４バイト保持メモリ２２２で保持する。

また、予備側ＰＯＨ生成回路５９では、Ｂ３演算回路２１１から出力されるＢ３バイト演算結果とそれと同じフレームのＨ４バイト−ビット７，８の値を予備側Ｂ３演算結果保持メモリ２１６および予備側Ｈ４バイト保持メモリ２２１で保持する。そして、予備側ＰＯＨ生成回路５９では、オフセット算出回路２１８により、予備側Ｈ４バイト保持メモリ２２１および現用側Ｈ４バイト保持メモリ２２２にそれぞれ保持されているＶＴシーケンス番号（Ｈ４バイト−ビット７，８の値）が一致する組のＢ３バイト演算結果を比較し、補正値を求める。

補正値の求め方および補正値を求めた後の動作については、「（８）Ｂ３バイトデータを一致させるための構成の第１の例」において説明した通りである。このようにすれば、予備側で現用側からのデータの時間対応を判別することが可能となるので、Ｂ３比較部２１４の回路規模またはＢ３比較部２１４での処理量が減り、より容易に実現できる。また、上述した「（６）Ｊ１バイトデータを一致させるための構成の第４の例」と同様に、５００μｓｅｃまでの処理時間のバラツキを許容できる。

（１０）Ｂ３バイトデータを一致させるための構成の第３の例
図２５は、Ｂ３バイトデータを一致させるための構成の第３の例を説明する図である。図２５に示すように、この第３の例では、現用側ＰＯＨ生成回路５７は、ＰＯＨ挿入部８１、Ｂ３バイト演算部８３およびセレクタ２３１を備えている。ＧＲ−２５３の規定によれば、Ｂ３バイトは、前フレームのＢＩＰ−８演算結果である。

従って、あるフレームのＢＩＰ−８演算を行ってから、その演算結果であるＢ３バイトを入力データに挿入するまでに、１フレームを例えば１２５μｓｅｃとすると、１２５μｓｅｃからＢＩＰ−８演算時間を引いた残りの時間だけ猶予があることになる。そこで、この猶予時間中に、現用側から予備側へ、現用側の次フレーム用のＢ３バイト値を転送する。Ｂ３バイト演算部８３は、ＰＯＨ挿入部８１の出力データに基づいてＢ３バイト演算を行う。そのＢ３バイト演算結果は、セレクタ２３１およびマルチプレクサ８４（図示省略、図２参照）へ送られる。

セレクタ２３１は、ＰＯＨ生成回路５７が現用系として動作する際には、Ｂ３バイト演算部８３から出力されたＢ３バイト演算結果を選択し、ＰＯＨ生成回路５７が予備系として動作する際には、デマルチプレクサ８５（図示省略、図２参照）から送られてきたＢ３バイト演算結果を選択する。ＰＯＨ挿入部８１は、セレクタ２３１により選択されたＢ３バイト演算結果を入力データに挿入する。

図２６は、図２５に示す構成の動作を説明する図である。図２６に示すように、現用側ＰＯＨ生成回路５７では、Ｂ３バイト演算部８３から出力されるＢ３バイト演算結果をＰＯＨ挿入部８１および予備側ＰＯＨ生成回路５９へ送る。予備側ＰＯＨ生成回路５９では、セレクタ２３１により、現用側ＰＯＨ生成回路５７から送られてきたＢ３バイト演算結果を選択してＰＯＨ挿入部８１へ送る。このように、予備側ＰＯＨ生成回路５９が、前記猶予時間中に現用側ＰＯＨ生成回路５７から送られてきたＢ３バイト演算結果を用いることによって、現用側と予備側でＢ３バイト演算結果が一致する。

（１１）Ｂ３バイトデータを一致させるための構成の第４の例
図２７は、Ｂ３バイトデータを一致させるための構成の第４の例を説明する図である。図２７に示すように、この第４の例が上記「（１０）Ｂ３バイトデータを一致させるための構成の第３の例」と異なるのは、現用側ＰＯＨ生成回路５７にセレクタ２３１がなく、その代わりに、Ｂ３バイト演算部８３にＢ３演算回路２１１、コピー生成回路２４１、多数決判定回路２４２、イネーブル／ディセーブル回路２４３およびセレクタ２４４が設けられていることである。

コピー生成回路２４１は、Ｂ３演算回路２１１から出力されたＢ３バイト演算結果のコピーを生成し、複数の同じ値のＢ３バイト演算結果を用意する。複数の同じ値のＢ３バイト演算結果は、同時にマルチプレクサ８４（図示省略、図２参照）へ送られる。多数決判定回路２４２は、デマルチプレクサ８５（図示省略、図２参照）から同時に送られてきた複数のＢ３バイト演算結果が同じ値でない場合に、多数決判定を行い、多数決が成立した値を正規の値として採用する。

イネーブル／ディセーブル回路２４３は、デマルチプレクサ８５（図示省略、図２参照）から同時に送られてきた複数のＢ３バイト演算結果がすべて同じ値である場合には、その値をセレクタ２４４に渡し、そうでない場合には、多数決判定回路２４２で採用された値をセレクタ２４４に渡す。セレクタ２４４は、ＰＯＨ生成回路５７が現用系として動作する際には、Ｂ３演算回路２１１から出力されたＢ３バイト演算結果を選択し、ＰＯＨ生成回路５７が予備系として動作する際には、イネーブル／ディセーブル回路２４３から送られてきたＢ３バイト演算結果を選択する。ＰＯＨ挿入部８１は、セレクタ２４４により選択されたＢ３バイト演算結果を入力データに挿入する。

図２８は、図２７に示す構成の動作を説明する図である。図２８に示すように、現用側ＰＯＨ生成回路５７では、Ｂ３演算回路２１１から出力されるＢ３バイト演算結果をＰＯＨ挿入部８１へ送る。また、現用側ＰＯＨ生成回路５７では、コピー生成回路２４１により、Ｂ３バイト演算結果のコピーを２つ以上、作成し、同じ値の３つ以上のＢ３バイト演算結果を予備側ＰＯＨ生成回路５９へ同時に送る。

予備側ＰＯＨ生成回路５９では、イネーブル／ディセーブル回路２４３およびセレクタ２４４により、現用側ＰＯＨ生成回路５７から同時に送られてきた複数のＢ３バイト演算結果の値が同じである場合には、その値を選択してＰＯＨ挿入部８１へ送る。予備側ＰＯＨ生成回路５９において、現用側ＰＯＨ生成回路５７から同時に送られてきた複数のＢ３バイト演算結果の一部が破損している場合には、多数決判定回路２４２により多数決判定を行い、多数決が成立した値を正規の値として、ＰＯＨ挿入部８１へ送る。このようにすれば、データエラーに対する耐性を持たせることができる。

（１２）Ｂ３バイトデータを一致させるための構成の第５の例
図２９は、Ｂ３バイトデータを一致させるための構成の第５の例を説明する図である。図２９に示すように、この第５の例が上記「（８）Ｂ３バイトデータを一致させるための構成の第１の例」と異なるのは、Ｂ３比較部２１４にタイミングシフト回路２１５がなく、その代わりに、予備側Ｊ１カウンタ値保持メモリ２５１および現用側Ｊ１カウンタ値保持メモリ２５２が設けられていることである。

予備側Ｊ１カウンタ値保持メモリ２５１は、Ｊ１バイト生成回路内の例えば６４進のカウンタ値２５３を保持する。このカウンタ値２５３は、例えばバッファメモリからＪ１バイトデータを読み出すためのアドレスカウンタ１０２の値である。このカウンタ値２５３は、Ｂ３演算回路２１１から出力されるＢ３バイト演算結果とともにマルチプレクサ８４（図示省略、図２参照）へ送られる。現用側Ｊ１カウンタ値保持メモリ２５２は、デマルチプレクサ８５（図示省略、図２参照）から送られてきたカウンタ値を保持する。特に限定しないが、ここでは、現用側も予備側も３フレーム分のＢ３バイト演算結果とカウンタ値を保持する。

図３０は、図２９に示す構成の動作を説明する図である。図３０に示すように、現用側ＰＯＨ生成回路５７では、Ｂ３バイト演算部８３から出力されるＢ３バイト演算結果をＰＯＨ挿入部８１へ送る。また、現用側ＰＯＨ生成回路５７では、Ｂ３バイト演算結果とそれと同じフレームのＪ１バイト生成回路内の例えば６４進のカウンタ値２５３を予備側ＰＯＨ生成回路５９へ送る。予備側ＰＯＨ生成回路５９では、現用側ＰＯＨ生成回路５７から送られてきたＢ３バイト演算結果とカウンタ値を現用側Ｂ３演算結果保持メモリ２１７および現用側Ｊ１カウンタ値保持メモリ２５２で保持する。

また、予備側ＰＯＨ生成回路５９では、Ｂ３演算回路２１１から出力されるＢ３バイト演算結果とそれと同じフレームのＪ１バイト生成回路内の例えば６４進のカウンタ値２５３を予備側Ｂ３演算結果保持メモリ２１６および予備側Ｊ１カウンタ値保持メモリ２５１で保持する。そして、予備側ＰＯＨ生成回路５９では、オフセット算出回路２１８により、予備側Ｊ１カウンタ値保持メモリ２５１および現用側Ｊ１カウンタ値保持メモリ２５２にそれぞれ保持されているカウンタ値が一致する組のＢ３バイト演算結果を比較し、補正値を求める。

補正値の求め方および補正値を求めた後の動作については、「（８）Ｂ３バイトデータを一致させるための構成の第１の例」において説明した通りである。このようにすれば、予備側で現用側からのデータの時間対応を判別することが可能となるので、Ｂ３比較部２１４の回路規模またはＢ３比較部２１４での処理量が減り、より容易に実現できる。また、現用側と予備側でタイミングが一致する例えば６４進のカウンタを持つことになるので、最大で８ｍｓｅｃ（＝１２５μｓｅｃ／フレーム×６４フレーム）までの処理時間のバラツキを許容できる。従って、上述した「（９）Ｂ３バイトデータを一致させるための構成の第２の例」よりも処理時間の制約を緩和できる。

以上説明したように、実施の形態によれば、現用側ＰＯＨ生成回路５７および予備側ＰＯＨ生成回路５９から、同じ値のＪ１バイトデータとＢ３バイト演算結果を出力させることができる。従って、現用側と予備側でＳＴＳ−ＰＯＨの出力データを一致させることができるので、冗長構成においてエラーレスで無瞬断切り替えを実現することができる。また、ＳＤＨにおいても同様である。なお、本実施の形態は、故障時に自動的に現用側から予備側へ切り替わる場合には適用されない。

（付記１）Ｊ１バイトデータおよびＢ３バイトデータを含むパスオーバヘッドバイトを入力データに挿入するＰＯＨ挿入部と、現用側のプラグインカードとして動作する際に、パスオーバヘッドバイトのＪ１バイトデータを生成して前記ＰＯＨ挿入部へ送るとともに、該Ｊ１バイトデータに関する情報を、冗長構成の予備側となるプラグインカードへ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから、該現用側のプラグインカードで用いられるＪ１バイトデータに関する情報を受け取り、該情報に基づいて予備側のＪ１バイトデータを、現用側のＪ１バイトデータに一致させて前記ＰＯＨ挿入部へ送るＪ１バイト生成部と、現用側のプラグインカードとして動作する際に、パスオーバヘッドバイトのＢ３バイトデータを生成して前記ＰＯＨ挿入部へ送るとともに、該Ｂ３バイトデータに関する情報を、冗長構成の予備側となるプラグインカードへ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから、該現用側のプラグインカードで用いられるＢ３バイトデータに関する情報を受け取り、該情報に基づいて予備側のＢ３バイトデータを、現用側のＢ３バイトデータに一致させて前記ＰＯＨ挿入部へ送るＢ３バイト演算部と、を備えることを特徴とする光伝送装置用プラグインカード。

（付記２）前記Ｊ１バイト生成部は、外部から入力されたＪ１バイトデータを保持する第１のバッファメモリと、外部から入力されたＪ１バイトデータを保持する第２のバッファメモリと、現用側のプラグインカードとして動作する際に、前記第１のバッファメモリおよび前記第２のバッファメモリからそれぞれＪ１バイトデータを読み出すためのアドレスを発行するアドレスカウンタと、現用側のプラグインカードとして動作する際に、前記第１のバッファメモリから読み出されたＪ１バイトデータを選択して前記ＰＯＨ挿入部へ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから送られてきたＪ１バイトデータを選択して前記ＰＯＨ挿入部へ送るセレクタと、を備え、現用側のプラグインカードとして動作する際に、前記第２のバッファメモリから読み出されたＪ１バイトデータを、冗長構成の予備側となるプラグインカードへ送ることを特徴とする付記１に記載の光伝送装置用プラグインカード。

（付記３）前記アドレスカウンタから出力されたカウンタ値に、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するオフセット値を加算して、前記第２のバッファメモリからＪ１バイトデータを読み出すためのアドレスを生成するオフセット回路、をさらに備えることを特徴とする付記２に記載の光伝送装置用プラグインカード。

（付記４）前記Ｂ３バイト演算部は、前回のフレームのＢ３演算範囲の演算結果に基づいてＢ３バイト演算を行うＢ３演算回路と、予備側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータと冗長構成の現用側となるプラグインカードから送られてきたＢ３バイトデータを比較するＢ３比較部と、前記Ｂ３比較部の比較結果に基づいて、予備側のＢ３バイトデータを補正する補正Ｂ３データ生成回路と、を備え、現用側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを冗長構成の予備側となるプラグインカードへ送り、現用側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを前記ＰＯＨ挿入部へ送り、予備側のプラグインカードとして動作する際に、前記補正Ｂ３データ生成回路から出力された補正済みのＢ３バイトデータを前記ＰＯＨ挿入部へ送ることを特徴とする付記１に記載の光伝送装置用プラグインカード。

（付記５）予備側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するタイミングだけシフトさせるタイミングシフト回路、をさらに備えていることを特徴とする付記４に記載の光伝送装置用プラグインカード。

（付記６）前記Ｊ１バイト生成部は、外部から入力されたＪ１バイトデータを保持するバッファメモリと、現用側のプラグインカードとして動作する際に、Ｊ１パストレースの特定のパターンを検出してタイミング信号を生成する固定パターン検出部と、前記バッファメモリからＪ１バイトデータを読み出すためのアドレスを発行し、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから送られてきたタイミング信号に基づいてカウンタ値がリセットされるアドレスカウンタと、を備え、前記アドレスカウンタのカウンタ値に基づいて前記バッファメモリから読み出されたＪ１バイトデータを前記ＰＯＨ挿入部へ送ることを特徴とする付記１に記載の光伝送装置用プラグインカード。

（付記７）前記固定パターン検出部は、Ｊ１パストレースの最終部にあるＣＲコードを検出することを特徴とする付記６に記載の光伝送装置用プラグインカード。

（付記８）前記タイミング信号を、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するタイミングだけ遅延させるオフセット回路、をさらに備えることを特徴とする付記６に記載の光伝送装置用プラグインカード。

（付記９）前記Ｊ１バイト生成部は、外部から入力されたＪ１バイトデータを保持するバッファメモリと、前記バッファメモリからＪ１バイトデータを読み出すためのアドレスを発行するアドレスカウンタと、前記バッファメモリからＪ１バイトデータを読み出すためのアドレスとして、現用側のプラグインカードとして動作する際に、前記アドレスカウンタのカウンタ値を選択し、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから送られてきたカウンタ値を選択するセレクタと、を備え、現用側のプラグインカードとして動作する際に、前記アドレスカウンタのカウンタ値を、冗長構成の予備側となるプラグインカードへ送り、前記セレクタにより選択されたカウンタ値に基づいて前記バッファメモリから読み出されたＪ１バイトデータを前記ＰＯＨ挿入部へ送ることを特徴とする付記１に記載の光伝送装置用プラグインカード。

（付記１０）前記バッファメモリから予備側のＪ１バイトデータを読み出すためのアドレスの値として、前記バッファメモリから現用側のＪ１バイトデータを読み出すためのアドレスの値に、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するオフセット値を加算するオフセット回路、をさらに備えることを特徴とする付記９に記載の光伝送装置用プラグインカード。

（付記１１）前記Ｊ１バイト生成部は、外部から入力されたＪ１バイトデータを保持するバッファメモリと、前記バッファメモリからＪ１バイトデータを読み出すためのアドレスを発行し、予備側のプラグインカードとして動作する際に、カウンタシフト信号に基づいてカウンタ値がシフトするアドレスカウンタと、予備側のプラグインカードとして動作する際に、前記アドレスカウンタのカウンタ値と冗長構成の現用側となるプラグインカードから送られてきたカウンタ値、および予備側のＨ４バイトデータと冗長構成の現用側となるプラグインカードから送られてきたＨ４バイトデータと、をそれぞれ比較する現用／予備比較回路と、前記現用／予備比較回路での比較の結果、不一致であるときに前記アドレスカウンタへ前記カウンタシフト信号を出力する一致・不一致回路と、を備え、現用側のプラグインカードとして動作する際に、前記アドレスカウンタのカウンタ値および現用側のＨ４バイトデータを、冗長構成の予備側となるプラグインカードへ送り、前記アドレスカウンタのカウンタ値に基づいて前記バッファメモリから読み出されたＪ１バイトデータを前記ＰＯＨ挿入部へ送ることを特徴とする付記１に記載の光伝送装置用プラグインカード。

（付記１２）予備側のプラグインカードとして動作する際に、前記アドレスカウンタのカウンタ値および予備側の前記Ｈ４バイトデータに、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するオフセット値を加算するオフセット回路、をさらに備えることを特徴とする付記１１に記載の光伝送装置用プラグインカード。

（付記１３）前記Ｊ１バイト生成部は、外部から入力されたＪ１バイトデータを保持するバッファメモリと、Ｊ１パストレースの特定のパターンを検出してタイミング信号を生成する固定パターン検出部と、前記バッファメモリからＪ１バイトデータを読み出すためのアドレスを発行し、予備側のプラグインカードとして動作する際に、カウンタシフト信号に基づいてカウンタ値がシフトするアドレスカウンタと、予備側のプラグインカードとして動作する際に、予備側の前記タイミング信号と冗長構成の現用側となるプラグインカードから送られてきたタイミング信号、および予備側のＨ４バイトデータと冗長構成の現用側となるプラグインカードから送られてきたＨ４バイトデータと、をそれぞれ比較する現用／予備比較回路と、前記現用／予備比較回路での比較の結果、不一致であるときに前記アドレスカウンタへ前記カウンタシフト信号を出力する一致・不一致回路と、を備え、現用側のプラグインカードとして動作する際に、現用側のタイミング信号および現用側のＨ４バイトデータを、冗長構成の予備側となるプラグインカードへ送り、前記アドレスカウンタのカウンタ値に基づいて前記バッファメモリから読み出されたＪ１バイトデータを前記ＰＯＨ挿入部へ送ることを特徴とする付記１に記載の光伝送装置用プラグインカード。

（付記１４）予備側のプラグインカードとして動作する際に、前記アドレスカウンタのカウンタ値に、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するオフセット値を加算するオフセット回路、をさらに備えることを特徴とする付記１３に記載の光伝送装置用プラグインカード。

（付記１５）現用側から予備側へ、前記Ｂ３バイトデータとともにＨ４バイトデータを送り、前記Ｂ３比較部は、予備側のＨ４バイトデータと現用側のＨ４バイトデータが一致する組のＢ３バイトデータを比較することを特徴とする付記４に記載の光伝送装置用プラグインカード。

（付記１６）現用側のプラグインカードとして動作する際に、前記Ｂ３バイト演算部から出力されたＢ３バイトデータを選択して前記ＰＯＨ挿入部へ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから送られてきたＢ３バイトデータを選択して前記ＰＯＨ挿入部へ送るセレクタ、をさらに備え、現用側のプラグインカードとして動作する際に、前記Ｂ３バイト演算部から出力されたＢ３バイトデータを冗長構成の予備側となるプラグインカードへ１フレーム以内で送ることを特徴とする付記１に記載の光伝送装置用プラグインカード。

（付記１７）前記Ｂ３バイト演算部は、前回のフレームのＢ３演算範囲の演算結果に基づいてＢ３バイト演算を行うＢ３演算回路と、現用側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータのコピーを複数、生成して、冗長構成の予備側となるプラグインカードへ送るコピー生成回路と、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから送られてきた複数のＢ３バイトデータのコピーに対して多数決判定を行い、多数決が成立したデータを正規のＢ３バイトデータとする多数決判定回路と、現用側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを選択して前記ＰＯＨ挿入部へ送り、予備側のプラグインカードとして動作する際に、前記多数決判定回路から出力されたＢ３バイトデータを選択して前記ＰＯＨ挿入部へ送るセレクタと、を備えることを特徴とする付記１６に記載の光伝送装置用プラグインカード。

（付記１８）現用側から予備側へ、前記Ｂ３バイトデータとともに、Ｊ１バイトデータを生成するためのアドレスを発行するアドレスカウンタの値を送り、前記Ｂ３比較部は、予備側のカウンタ値と現用側のカウンタ値が一致する組のＢ３バイトデータを比較することを特徴とする付記４に記載の光伝送装置用プラグインカード。

以上のように、本発明にかかる光伝送装置用プラグインカードは、ＳＯＮＥＴ／ＳＤＨ用の光伝送装置に有用である。

本発明にかかるプラグインカードが実装されたＭＳＰＰ装置のＰＴＥ機能実装例を示す図である。 本発明にかかるプラグインカードを構成するＰＯＨ生成回路の第１の例の概略を示す図である。 図２に示すＰＯＨ生成回路の動作を説明する図である。 本発明にかかるプラグインカードを構成するＰＯＨ生成回路の第２の例の概略を示す図である。 図４に示すＰＯＨ生成回路の動作を説明する図である。 Ｊ１バイトデータを一致させるための構成の第１の例を示す図である。 図６に示す構成の動作を説明する図である。 図７に示す構成においてＪ１バイトデータを一致させる動作のフローチャートである。 Ｊ１バイトデータを一致させるための構成の第２の例を示す図である。 図９に示す構成の動作を説明する図である。 ＩＴＵ−Ｔ Ｇ．８３１に規定されたファフォーマットを示す図である。 Ｊ１バイトデータを一致させるための構成の第３の例を示す図である。 図１２に示す構成の動作を説明する図である。 Ｊ１バイトデータを一致させるための構成の第４の例を示す図である。 図１４に示す構成の動作を説明する図である。 現用／予備比較回路の動作を説明する図である。 Ｊ１バイトデータを一致させるための構成の第５の例を示す図である。 図１７に示す構成の動作を説明する図である。 Ｂ３バイトデータを一致させるための構成の第１の例を説明する図である。 Ｂ３バイトデータを一致させるための構成の第１の例を示す図である。 図２０に示す構成の動作を説明する図である。 図２１に示す構成においてＢ３バイトデータを一致させる動作のフローチャートである。 Ｂ３バイトデータを一致させるための構成の第２の例を示す図である。 図２３に示す構成の動作を説明する図である。 Ｂ３バイトデータを一致させるための構成の第３の例を示す図である。 図２５に示す構成の動作を説明する図である。 Ｂ３バイトデータを一致させるための構成の第４の例を示す図である。 図２７に示す構成の動作を説明する図である。 Ｂ３バイトデータを一致させるための構成の第５の例を示す図である。 図２９に示す構成の動作を説明する図である。 ＭＳＰＰ装置の概略を示す図である。 従来のプラグインカードが実装されたＭＳＰＰ装置のＰＴＥ機能実装例を示す図である。 ＳＯＮＥＴ ＳＴＳ−１フレームの構成を示す図である。 現用側と予備側とでパスオーバヘッドのＪ１バイトの値が異なる理由を説明する図である。 冗長切り替え時にＪ１バイトの連続性が崩れる様子を示す図である。 現用側と予備側とでパスオーバヘッドのＢ３バイトの値が異なる理由を説明する図である。 冗長切り替え時に隣接局でＢ３バイトを比較した様子を示す図である。

符号の説明

５１，５２，５３，５４ プラグインカード
８１ ＰＯＨ挿入部
８２ Ｊ１バイト生成部
８３ Ｂ３バイト演算部
１０１，１０４ バッファメモリ
１０２ アドレスカウンタ
１０３，１１２，１２１，１３１，１４１ オフセット回路
１０６，１２２，２３１，２４４ セレクタ
１０７ Ｊ１バイトデータ
１１１ 固定パターン検出部
１３２ 現用／予備比較回路
１３３ 一致・不一致回路
１３４ Ｈ４バイトデータ
２１１ Ｂ３演算回路
２１３ 補正Ｂ３データ生成回路
２１４ Ｂ３比較部
２１５ タイミングシフト回路
２４１ コピー生成回路
２４２ 多数決判定回路
２５３ カウンタ値

Claims (6)

1. Ｊ１バイトデータおよびＢ３バイトデータを含むパスオーバヘッドバイトを入力データに挿入するＰＯＨ挿入部と、
   現用側のプラグインカードとして動作する際に、パスオーバヘッドバイトのＪ１バイトデータを生成して前記ＰＯＨ挿入部へ送るとともに、該Ｊ１バイトデータに関する情報を、冗長構成の予備側となるプラグインカードへ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから、該現用側のプラグインカードで用いられるＪ１バイトデータに関する情報を受け取り、該情報に基づいて予備側のＪ１バイトデータを、現用側のＪ１バイトデータに一致させて前記ＰＯＨ挿入部へ送るＪ１バイト生成部と、
   現用側のプラグインカードとして動作する際に、パスオーバヘッドバイトのＢ３バイトデータを生成して前記ＰＯＨ挿入部へ送るとともに、該Ｂ３バイトデータに関する情報を、冗長構成の予備側となるプラグインカードへ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから、該現用側のプラグインカードで用いられるＢ３バイトデータに関する情報を受け取り、該情報に基づいて予備側のＢ３バイトデータを、現用側のＢ３バイトデータに一致させて前記ＰＯＨ挿入部へ送るＢ３バイト演算部と、を備え、
   前記Ｊ１バイト生成部は、現用側のプラグインカードとして動作する際に、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するオフセット値を加算して、Ｊ１バイトデータを遅延して読み出すことを特徴とする光伝送装置用プラグインカード。
2. 前記Ｊ１バイト生成部は、
   外部から入力されたＪ１バイトデータを保持する第１のバッファメモリと、
   外部から入力されたＪ１バイトデータを保持する第２のバッファメモリと、
   現用側のプラグインカードとして動作する際に、前記第１のバッファメモリおよび前記第２のバッファメモリからそれぞれＪ１バイトデータを読み出すためのアドレスを発行するアドレスカウンタと、
   現用側のプラグインカードとして動作する際に、前記第１のバッファメモリから読み出されたＪ１バイトデータを選択して前記ＰＯＨ挿入部へ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから送られてきたＪ１バイトデータを選択して前記ＰＯＨ挿入部へ送るセレクタと、
   を備え、
   現用側のプラグインカードとして動作する際に、前記第２のバッファメモリから読み出されたＪ１バイトデータを、冗長構成の予備側となるプラグインカードへ送ることを特徴とする請求項１に記載の光伝送装置用プラグインカード。
3. 前記アドレスカウンタから出力されたカウンタ値に、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するオフセット値を加算して、前記第２のバッファメモリからＪ１バイトデータを読み出すためのアドレスを生成するオフセット回路、をさらに備えることを特徴とする請求項２に記載の光伝送装置用プラグインカード。
4. Ｊ１バイトデータおよびＢ３バイトデータを含むパスオーバヘッドバイトを入力データに挿入するＰＯＨ挿入部と、
   現用側のプラグインカードとして動作する際に、パスオーバヘッドバイトのＪ１バイトデータを生成して前記ＰＯＨ挿入部へ送るとともに、該Ｊ１バイトデータに関する情報を、冗長構成の予備側となるプラグインカードへ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから、該現用側のプラグインカードで用いられるＪ１バイトデータに関する情報を受け取り、該情報に基づいて予備側のＪ１バイトデータを、現用側のＪ１バイトデータに一致させて前記ＰＯＨ挿入部へ送るＪ１バイト生成部と、
   現用側のプラグインカードとして動作する際に、パスオーバヘッドバイトのＢ３バイトデータを生成して前記ＰＯＨ挿入部へ送るとともに、該Ｂ３バイトデータに関する情報を、冗長構成の予備側となるプラグインカードへ送り、予備側のプラグインカードとして動作する際に、冗長構成の現用側となるプラグインカードから、該現用側のプラグインカードで用いられるＢ３バイトデータに関する情報を受け取り、該情報に基づいて予備側のＢ３バイトデータを、現用側のＢ３バイトデータに一致させて前記ＰＯＨ挿入部へ送るＢ３バイト演算部と、を備え、
   前記Ｂ３バイト演算部は、予備側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するタイミングだけシフトさせることを特徴とする光伝送装置用プラグインカード。
5. 前記Ｂ３バイト演算部は、
   前回のフレームのＢ３演算範囲の演算結果に基づいてＢ３バイト演算を行うＢ３演算回路と、
   予備側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータと冗長構成の現用側となるプラグインカードから送られてきたＢ３バイトデータを比較するＢ３比較部と、
   前記Ｂ３比較部の比較結果に基づいて、予備側のＢ３バイトデータを補正する補正Ｂ３データ生成回路と、
   を備え、
   現用側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを冗長構成の予備側となるプラグインカードへ送り、
   現用側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを前記ＰＯＨ挿入部へ送り、予備側のプラグインカードとして動作する際に、前記補正Ｂ３データ生成回路から出力された補正済みのＢ３バイトデータを前記ＰＯＨ挿入部へ送ることを特徴とする請求項４に記載の光伝送装置用プラグインカード。
6. 予備側のプラグインカードとして動作する際に、前記Ｂ３演算回路から出力されたＢ３バイトデータを、現用側として動作するプラグインカードから予備側として動作するプラグインカードまでの信号の伝搬遅延分に相当するタイミングだけシフトさせるタイミングシフト回路、をさらに備えていることを特徴とする請求項５に記載の光伝送装置用プラグインカード。

Images