JP3609473B2 - 並列処理計算機の命令組み合わせチェック装置 - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、並列処理計算機における実行命令の組み合わせが適切なものであるかをチェックする並列処理計算機の命令組み合わせチェック装置に関する。
【0002】
【従来の技術】
近年、複数の命令を同時に実行する並列処理計算機が開発され、実用化されてきている。
例えばVLIWアーキテクチャを持つ並列処理計算機では、通常、並列した複数(通常は4つ)の命令を組み合わせ並列して実行できるようになっている。
【0003】
ところが、元々、計算機による処理は、順次処理によって実現するものであるので、このような並列処理を行う場合、命令の組み合わせによっては、正常な処理が不能となってしまうことがある。
【0004】
このような不都合に対し、命令の実行に関する4つのステージ、すなわち命令供給装置から命令を読み出す命令フェッチと、命令を解読するデコードと、命令に基づく演算と、演算結果をレジスタ等に書き込むライトバックとを有する4段パイプライン構造のVLIWアーキテクチャ計算機においては、演算結果がレジスタに書き込まれる前に割り込みをかけて演算を中止すれば、その命令は実行されなかったことになり、不都合は生じない。
【0005】
したがって、命令フェッチ後、デコード、演算を行っている間に、不都合な命令であるか否かチェックすれば、計算処理の高速性を損なうことなく、不都合を回避することができる。
【0006】
従来、このような不都合な命令の組み合わせによる不都合な、正しくない演算を回避するには、並列する複数の命令のうち特定位置の1命令をチェックすることで実現されていた。
【0007】
【発明が解決しようとする課題】
しかしながら、従来のように並列する複数の命令のうち特定位置の1命令をチェックすることのより、不都合な命令の組み合わせを検出する方法では、不都合でない命令の組み合わせも検出されることになり、効率が悪い。
【0008】
また、不都合でない命令の組み合わせが多く検出されれば、不都合でなくても一々割り込みが生じて演算結果を破棄することになり、計算の高速性も阻害されることになる。
【0009】
さらに、このような不都合の命令のチェックは、計算機の制作段階における動作確認、検証時に行うことが多く、したがって、不都合な命令の組み合わせを検出する効率の向上が望まれている。
【0010】
本発明は、このような実情を考慮してなされたもので、並列して同時に実行される命令に対してチェックを行い、この命令が不都合な組み合わせ命令であれば命令実行中の命令実行部に対して割込処理を行う並列処理計算機の命令組み合わせチェック装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記課題を解決するために、請求項1に対応する発明は、複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、計算機において同時に実行される複数の命令と、命令実行に対する割込対象として予め設定された複数の命令に対応する複数の比較命令とを、各命令,比較命令の組毎にそれぞれ比較する命令比較回路と、この命令比較回路による複数組の比較結果の内、少なくとも予め指定された全ての組における命令と比較命令とが一致するとき、複数の命令を同時に実行している計算機の命令実行部に対して割り込みを行う割込実行手段とを備えた並列処理計算機の命令組み合わせチェック装置である。
【0012】
また、請求項2に対応する発明は、複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、計算機において同時に実行される複数の命令と、命令実行に対する割込対象として予め設定された複数の命令に対応する複数の比較命令とを、各命令,比較命令の組毎にそれぞれ比較する命令比較回路と、この命令比較回路による複数組の比較結果の内、少なくとも予め指定された何れかの組における命令と比較命令とが一致するとき、複数の命令を同時に実行している計算機の命令実行部に対して割り込みを行う割込実行手段とを備えた並列処理計算機の命令組み合わせチェック装置である。
【0013】
【作用】
したがって、まず、請求項1に対応する発明の並列処理計算機の命令組み合わせチェック装置においては、命令比較回路によって、実行される複数の命令と予め不都合が生じるとわかっている複数の比較命令とがそれぞれ比較され、各命令,比較命令の組ごとに一致しているか否かの比較結果が出力される。
【0014】
これらの各組の比較結果のうち、例えば並列処理計算機の動作確認をするために、これらの各組の比較結果のうち、チェックしたい組全ての比較結果が一致したときに割込を行うことができる。
【0015】
すなわち、割込実行手段によって、予め指定された組全ての比較結果が一致したときに、当該計算機の命令実行部に対して割込が実行される。したがって、このようなときは、命令実行のライトバックステージの前に命令の実行を中止することができる。
【0016】
次に、請求項2に対応する発明の並列処理計算機の命令組み合わせチェック装置においては、まず。命令比較回路において、請求項1に対応する発明と同様に作用する。
【0017】
次に、割込実行手段によって、予め指定された組何れかの命令,比較命令の比較結果が一致したときに、当該計算機の命令実行部に対して割込が実行される。したがって、このようなときは、命令実行のライトバックステージの前に命令の実行を中止することができる。
【0018】
【実施例】
以下、本発明の実施例について説明する。
(第1の実施例)
図1は本発明に係る第1の実施例の並列処理計算機の命令組み合わせチェック装置を用いた計算処理を説明する全体構成図であり、図2は同実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図である。
【0019】
本実施例で用いる並列処理計算機は、4命令の同時処理が可能な4段パイプライン構造の4並列VLIWアーキテクチャ計算機である。
図1に示すように、この計算機の命令実行部1においては、命令供給装置2からの4命令よりなる命令を読み出す命令フェッチステージ3と、命令を解読するデコードステージ4と、命令に基づく演算ステージ5と、演算結果をレジスタ等に書き込むライトバックステージ6との4つのステージが実行されて、命令の実行が実現されている。
【0020】
この命令実行部1に対し、命令組み合わせチェック装置7は、デコード4の終了した組み合わせ命令が演算ステージ5に引き渡されると同時に同じ組み合わせ命令を受取り、組み合わせ命令が演算5されている間に並行して同命令をチェックをする。そして組み合わせ命令が不都合な組み合わせであった場合、命令組み合わせチェック装置7は、演算結果がレジスタ等にライトバック6される前に、割り込みをかけて演算処理を中止する。
【0021】
図2に示す命令組み合わせチェック装置7には、命令実行部1から今回実行する組み合わせ命令を受け取り、受け取った組み合わせ命令のチェック結果データ及びチェック対象フィールド指定データを出力するチェック・条件設定部100と、この命令チェック結果データ及びチェック対象フィールド指定データを受け取り、割込をかけるか否かの判定ビットを出力するAND条件検出回路200とが設けられている。
【0022】
さらに、命令組み合わせチェック装置7には、AND条件検出回路200からの判定ビットを受け取る割込出力レジスタ300と、割込をかけてライトバックされる前に演算処理を中止するための判定ビットを命令実行部1に伝送する割込信号転送路301とが設けられている。
【0023】
命令実行部1において、命令供給装置2は、各8ビットの4命令からなる32ビットの組み合わせ命令を命令フェッチとしての第1のレジスタ31に格納する。第1のレジスタ31は、各8ビットの命令を格納可能な4つのフィールドf0〜f3を有している。
【0024】
第1のレジスタ31に格納された組み合わせ命令は、1サイクル後に図示しないデコード手段を介してデコードされて、第2のレジスタ41に格納される。第2のレジスタ41は、各8ビットの命令を格納可能な4つのフィールドf0〜f3を有している。
【0025】
第2のレジスタ41内の命令は、次のサイクルにおいて信号線l10a,l11a,l12a,l13aを介して図示しない演算手段に入力され、演算ステージ5が実行される。
【0026】
一方、第2のレジスタ41内の組み合わせ命令は、信号線l10b,l11b,l12b,l13bを介して出力するチェック・条件設定部100に入力される。
【0027】
チェック・条件設定部100は、第2のレジスタ41内のフィールドf3の命令が信号線l13cを介して入力される命令チェックレジスタ設定部101と、命令チェックレジスタ102と、命令比較回路103,104,105,106と、命令チェックフィールドレジスタ107とによって構成されている。
【0028】
命令チェックレジスタ設定部101は、信号線l13cから入力された8ビット命令が命令チェックレジスタ設定であるとき、命令チェックレジスタ102に対し、信号線l2aを介して1ビットの書き込み許可信号を送ると共に、信号線l2bを介して各8ビット合計32ビットの命令チェックデータを転送する。
【0029】
また、このとき、命令チェックレジスタ設定部101は、命令チェックフィールドレジスタ107に対し、信号線l3aを介して1ビットの書き込み許可信号を送ると共に、信号線l3bを介して各1ビット合計4ビットのチェック対象フィールド指定データを転送する。
【0030】
命令チェックレジスタ102は、各8ビットの命令チェックデータを格納可能な4つのフィールドf0〜f3からなり、各フィールド内に収められる8ビットの比較命令としての命令チェックデータは、検出したい8ビット命令と同じ情報からなっている。したがって、命令チェックレジスタ102の各フィールドf0〜f3は、第2のレジスタ41の各フィールドf0〜f3に対応している。
【0031】
命令チェックフィールドレジスタ107は、各1ビットの4つのビットb0〜b3からなり、それぞれのビットb0〜b3に命令チェックレジスタ設定部101から転送されたそれぞれ1ビットのチェック対象フィールド指定データが収められている。
【0032】
命令チェックフィールドレジスタ107の各ビットb0〜b3は、命令チェックレジスタ102の各フィールドf0〜f3に対応し、チェック対象フィールド指定データは、それぞれどのフィールドについて命令チェックを行うか指定する。例えばビットb0〜b3がすべて「1」であれば、第2のレジスタ41内フィールドf0〜f3内の4命令すべてについてチェックを行うことになる。
【0033】
命令比較回路103,104,105,106は、それぞれ第2のレジスタ41及び命令チェックレジスタ102の各フィールドf0〜f3に対応している。各命令比較回路103,104,105,106には、命令チェックレジスタ102に命令チェックデータが格納された1サイクル後、命令チェックレジスタ102から信号線l40,l41,l42,l43を介して命令チェックデータが入力される。
【0034】
同時に、各命令比較回路103,104,105,106には、第2のレジスタ41から命令チェックを行う対象の組み合わせ命令、すなわち命令チェックレジスタ設定部101に命令チェックレジスタ設定命令を送出した次のサイクルに第2のレジスタ41に格納された組み合わせ命令が、信号線l10b,l11b,l12b,l13bを介して入力される。
【0035】
各命令比較回路は、第2のレジスタ41の各フィールド内の命令と命令チェックレジスタ102の各フィールド内の命令チェックデータとを比較し、それぞれのフィールドについて一致不一致を判定し、それぞれ1ビットデータとして真偽のチェック結果データを信号線l50,l51,l52,l53から出力する。
【0036】
図3は、命令比較回路103,104,105,106の詳細構成を示す図である。
それぞれの命令比較回路103,104,105,106には、8ビットの信号線l1b、すなわち信号線l10b,l11b,l12b,l13bと、8ビットの信号線l4、すなわち信号線l40,l41,l42,l43とが接続されている。
【0037】
信号線はl1bは、各々1ビットの信号線である信号線l1ba,l1bb,l1bc,l1bd,l1be,l1bf,l1bg,l1bhから構成され、信号線l1ba〜l1bhは、それぞれEXCLUSIVE NOR回路110,111,112,113,114,115,116,117に入力している。
【0038】
同様に、信号線はl4は、各々1ビットの信号線である信号線l4a,l4b,l4c,l4d,l4e,l4f,l4g,l4hから構成され、信号線l4a〜l4hは、それぞれEXCLUSIVE NOR回路110,111,112,113,114,115,116,117に接続されている。
【0039】
各EXCLUSIVE NOR回路110〜117からの出力は全てAND回路120に入力している。したがって、前述したように、信号線l1bと信号線l4との入力が一致しているとき、すなわち命令と命令チェックデータが一致しているときのみ、真「1」が出力される。
【0040】
AND条件検出回路200には、チェック・条件設定部100からチェック結果データが信号線l50,l51,l52,l53を介して、チェック対象フィールド指定データが信号線l60,l61,l62,l63を介して入力される。
【0041】
AND条件検出回路200は、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データがすべて真であったとき、すなわち、命令のチェックをしたい対象のフィールドf0〜3のうち指定されたフィールドすべての命令がチェックすべき命令と一致する命令であったとき、割込出力レジスタ300に対して判定ビットとして真「1」を出力し、それ以外のときは偽「0」を出力する。
【0042】
AND条件検出回路200において、命令チェックフィールドレジスタ107に接続される信号線l60,l61,l62,l63から分岐した信号線l60a,l61a,l62a,l63aがAND回路201,202,203,204に接続されている。また、同様に各命令比較回路103,104,105,106に接続される信号線l50,l51,l52,l53がAND回路201,202,203,204に接続されている。
【0043】
そして、各AND回路201〜204において、2つの信号のANDが判定される。
このANDについての真偽を示すビットは、信号線l70,l71,l72,l73を介して、EXCLUSIVE NOR回路205,206,207,208に入力される。
【0044】
また、EXCLUSIVE NOR回路205,206,207,208には、命令チェックフィールドレジスタ107に接続される信号線l60,l61,l62,l63から分岐した信号線l60b,l61b,l62b,l63bが接続されており、AND回路201〜204からの真偽ビットとチェック対象フィールド指定データとのEXCLUSIVE NORが判定される。そして、EXCLUSIVE NORの真偽を示すビットが信号線l80,l81,l82,l83より出力される。
【0045】
一方、命令チェックフィールドレジスタ107に接続される信号線l60,l61,l62,l63から分岐した信号線l60c,l61c,l62c,l63cがOR回路209に接続されている。OR回路209は、チェック対象フィールド指定データORを取り、チェック対象のフィールドが存在しないときは、偽「0」ビット信号を信号線l9に出力する。
【0046】
信号線l80,l81,l82,l83と信号線l9は、割込判定用AND回路210に接続されている。
割込判定用AND回路210は、各信号線l80,l81,l82,l83,l9からの入力データに基づき、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データがすべて真であるか否かの最終的な判定を行う。
【0047】
割込判定用AND回路210からの判定ビット出力は、上記AND回路201〜204,EXCLUSIVE NOR回路205〜208及びOR回路209の動作により、命令比較回路103〜106及び命令チェックフィールドレジスタ107からの出力に対し、図4に示す真理値表の通りとなる。
【0048】
割込出力レジスタ300は、伝送路l100を介して割込判定用AND回路210からの判定ビットを受け取って格納する。
1サイクル後、割込出力レジスタ300は、割込信号転送路301を介して判定ビットを命令実行部1に伝送し、判定ビットが真「1」のとき、割込が成立して、ライトバックステージ6が実行される前に演算処理が中止される。
【0049】
なお、割込実行手段は、例えばAND条件検出回路200と割込出力レジスタ300と割込信号転送路とによって構成されている。
次に、以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作について説明する。
【0050】
まず、組み合わせ命令をチェックするために、組み合わせ命令の4番目の命令すなわち第1のレジスタ31のf3内に命令チェックレジスタ設定命令を入力する。
【0051】
この命令チェックレジスタ設定命令は、第2のレジスタ41のフィールドf3,信号線l13cを介して、命令チェックレジスタ設定部101に入力される。命令チェックレジスタ設定命令を受けた命令チェックレジスタ設定部101は、8ビット4組,合計32ビットからなるチェックすべき組み合わせ命令を命令チェックレジスタ102に格納する。さらに、命令チェックレジスタ設定部101は、フィールドf0〜f3の内、どのフィールドについてチェックを行うかの指定を命令チェックフィールドレジスタ107に対して行う。このとき、チェックすべき8ビット命令の入力されるべきフィールドは、組み合わせにより決まっており、これらのフィールドに入力される命令チェックのフィールド位置指定は、1〜4命令について、具体的には図4に示す組み合わせが考えられる。
【0052】
次のサイクルで、チェックされるべき、すなわち実行される組み合わせ命令を格納した第2のレジスタ41の内容と、命令チェックレジスタ102の内容とが命令比較回路103〜106に入力され、各8ビット命令のチェックが行われる。
【0053】
そして、この命令チェック結果と、どのフィールドについてチェックを行うかの対象フィールド指定データとがAND条件検出回路200に入力される。
AND条件検出回路200では、命令チェック結果がチェックを行うべき対象フィールドすべてについて真であったかが判定され、すなわちAND条件がとられ、これが真であれば、ライトバックステージ6を中止すべき判定ビットが出力される。
【0054】
以下、割込出力レジスタ300より、割込信号転送路301を介して判定ビットが命令実行部1に伝送される。
そして、判定ビットが真「1」のとき、割込が成立して、ライトバックステージ6が実行される前に演算処理が中止される。
【0055】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、命令比較回路103〜106によって、命令実行部1で実行される組み合わせ命令と命令チェックデータとを比較して各命令各々の一致不一致を判定し、AND条件検出回路200によって、命令チェック結果をチェックすべきフィールドのについてAND条件を判定して、条件が満たされるとき、命令実行部1に対して割込をかけるようにしたので、実行されている組み合わせ命令の演算結果がライトバックされる前に演算を中止することができる。
【0056】
したがって、不都合な命令の組み合わせを効率よく検出することができる。
また、不都合でない命令の組み合わせを検出することが少ないので、不必要な演算結果破棄することが少なく、計算の高速性を阻害せずに不都合な命令の組み合わせを検出することができる。
【0057】
また、命令チェックの組み合わせは、自由に決めることができるので、計算機の制作段階における動作確認、検証を効率よく行うことができる。
なお、本実施例では、命令チェックレジスタ設定命令は、第2のレジスタ41のフィールドf3から信号線l13cを介して、命令チェックレジスタ設定部101に入力されるとした。しかし、第2のレジスタ41の他のフィールドf0,f1,f2と命令チェックレジスタ設定部101とをつなぐ、信号線l10c,l11c,l12cを設け、第2のレジスタ41の何れのフィールドから命令チェックレジスタ設定命令が出力されたときでも、本実施例に係る命令組み合わせチェックが動作するようにしてもよい。
(第2の実施例)
図5は本発明に係る第2の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図であり、図2と同一部分には同一符号を付して説明を省略し、ここでは異なる部分についてのみ述べる。
【0058】
本実施例の装置では、ライトバックステージ6前に割込をかけるか否かの判定が、指定された対象フィールドに対する命令チェック結果のOR条件で行われる。
【0059】
したがって、第1の実施例におけるAND条件検出回路200に代えて、OR条件検出回路400が設けられている。
OR条件検出回路400には、チェック・条件設定部100からチェック結果データが信号線lb50,lb51,lb52,lb53を介して、チェック対象フィールド指定データが信号線lb60,lb61,lb62,lb63を介して入力される。
【0060】
OR条件検出回路400は、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データの何れかが真であったとき、割込出力レジスタ300に対して判定ビットとして真「1」を出力し、それ以外のときは偽「0」を出力する。
【0061】
OR条件検出回路400において、命令チェックフィールドレジスタ107に接続される信号線lb60,lb61,lb62,lb63がAND回路401,402,403,404に接続されている。また、同様に各命令比較回路103,104,105,106に接続される信号線lb50,lb51,lb52,lb53がAND回路401,402,403,404に接続されている。
【0062】
そして、各AND回路401〜404において、2つの信号のANDが判定される。
このANDについての真偽を示すビットは、信号線lb70,lb71,lb72,lb73を介して、割込判定用OR回路405に入力される。
【0063】
割込判定用OR回路405は、AND回路401〜404からの出力の何れかが「真」であれば、指定された対象フィールドに対応するチェック結果データの何れかが「真」であることになり、OR条件が成立する。したがって、割込判定用OR回路405は、このときは、割込出力レジスタ300に判定ビットとして「真」(「1」)を出力し、これ以外のときは、判定ビットとして「偽」(「0」)を出力する。具体的には、判定ビットの出力は、図6に示す真理値表の通りとなる。
【0064】
なお、割込実行手段は、例えばOR条件検出回路400と割込出力レジスタ300と割込信号転送路とによって構成されている。
以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作は、上記説明の通り、割込条件の判定については、OR条件検出回路400によって命令チェック結果データとチェック対象フィールド指定データとのOR条件に基づいて行われる。
【0065】
その他、組み合わせ命令のチェック、ライトバックステージ6への割り込み等の動作は第1の実施例の場合と同様である。
このように本実施例によれば、(構成;コンパクトに)したので、〜効果〜できる。
【0066】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、第1の実施例と同様な構成の他、AND条件検出回路200に代えてOR条件検出回路400を設けて、命令チェック結果をチェックすべきフィールドのについてOR条件を判定して、条件が満たされるとき、命令実行部1に対して割込をかけるようにしたので、第1の実施例と同様の効果が得られる他、OR条件に基づき、AND条件とは異なるチェック条件で計算機の動作チェックを行うことができる。
(第3の実施例)
図7は本発明に係る第3の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図であり、図2,図3と同一部分には同一符号を付して説明を省略し、ここでは異なる部分についてのみ述べる。
【0067】
この並列処理計算機の命令組み合わせチェック装置は、第1実施例におけるAND条件検出回路200と第2実施例におけるOR条件検出回路400とを組み合わせたものである。
【0068】
チェック・条件設定部100bには、両条件検出回路200,400にそれぞれにチェック対象フィールド指定データを入力するために2つの命令チェックフィールドレジスタ107a,107bが設けられている。
【0069】
AND条件検出回路200には、命令比較回路103〜106及び命令チェックフィールドレジスタ107aから命令チェック結果データ及びチェック対象フィールド指定データが入力され、同様にOR条件検出回路400には、命令比較回路103〜106及び命令チェックフィールドレジスタ107bから命令チェック結果データ及びチェック対象フィールド指定データが入力されている。
【0070】
そして、それぞれの条件検出回路200,400において、AND条件とOR条件とに基づく、判定ビットが出力される。さらに、これらのORがOR回路500において求められて、その結果が割込出力レジスタ300に入力される。
【0071】
以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作は、割込条件の判定については、AND条件検出回路200とOR条件検出回路400とによって、命令チェック結果データとチェック対象フィールド指定データとのAND条件とOR条件との双方について行われる。さらに、OR回路500にてこれらOR条件が求められ、最終的な判定ビットが割込出力レジスタ300に入力される。
【0072】
その他、組み合わせ命令のチェック、ライトバックステージ6への割り込み等の動作は第1の実施例の場合と同様である。
このように本実施例によれば、(構成;コンパクトに)したので、〜効果〜できる。
【0073】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、第1,第2の実施例と同様な構成の他、AND条件検出回路200とOR条件検出回路400との双方を設けたので、チェック条件の自由度をより広くすることができる。
また、本発明は、その要旨を逸脱しない範囲で種々変形が可能である。
【0074】
【発明の効果】
以上詳記したように本発明によれば、命令比較回路によって組み合わせ命令の比較チェックをするので、並列して同時に実行される命令が不都合な組み合わせ命令であれば命令実行中の命令実行部に対して割込処理を行う並列処理計算機の命令組み合わせチェック装置を提供することができる。
【図面の簡単な説明】
【図1】本発明に係る第1の実施例の並列処理計算機の命令組み合わせチェック装置を用いた計算処理を説明する全体構成図。
【図2】同実施例における並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【図3】命令比較回路を示す詳細構成図。
【図4】AND条件検出回路における真偽値の関係を示す図。
【図5】本発明に係る第2の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【図6】OR条件検出回路における真偽値の関係を示す図。
【図7】本発明に係る第3の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【符号の説明】
1…命令実行部、2…命令供給装置、3…命令フェッチステージ、4…デコードステージ、5…演算ステージ、6…ライトバックステージ、7…命令組み合わせチェック装置、100,100b…チェック・条件設定部100、103,104,105,106…命令比較回路、107,107a,107b…命令チェックフィールドレジスタ、200…AND条件検出回路、210…割込判定用AND回路、300…割込出力レジスタ、301…割込信号転送路、400…OR条件検出回路、405…割込判定用OR回路。
【産業上の利用分野】
本発明は、並列処理計算機における実行命令の組み合わせが適切なものであるかをチェックする並列処理計算機の命令組み合わせチェック装置に関する。
【0002】
【従来の技術】
近年、複数の命令を同時に実行する並列処理計算機が開発され、実用化されてきている。
例えばVLIWアーキテクチャを持つ並列処理計算機では、通常、並列した複数(通常は4つ)の命令を組み合わせ並列して実行できるようになっている。
【0003】
ところが、元々、計算機による処理は、順次処理によって実現するものであるので、このような並列処理を行う場合、命令の組み合わせによっては、正常な処理が不能となってしまうことがある。
【0004】
このような不都合に対し、命令の実行に関する4つのステージ、すなわち命令供給装置から命令を読み出す命令フェッチと、命令を解読するデコードと、命令に基づく演算と、演算結果をレジスタ等に書き込むライトバックとを有する4段パイプライン構造のVLIWアーキテクチャ計算機においては、演算結果がレジスタに書き込まれる前に割り込みをかけて演算を中止すれば、その命令は実行されなかったことになり、不都合は生じない。
【0005】
したがって、命令フェッチ後、デコード、演算を行っている間に、不都合な命令であるか否かチェックすれば、計算処理の高速性を損なうことなく、不都合を回避することができる。
【0006】
従来、このような不都合な命令の組み合わせによる不都合な、正しくない演算を回避するには、並列する複数の命令のうち特定位置の1命令をチェックすることで実現されていた。
【0007】
【発明が解決しようとする課題】
しかしながら、従来のように並列する複数の命令のうち特定位置の1命令をチェックすることのより、不都合な命令の組み合わせを検出する方法では、不都合でない命令の組み合わせも検出されることになり、効率が悪い。
【0008】
また、不都合でない命令の組み合わせが多く検出されれば、不都合でなくても一々割り込みが生じて演算結果を破棄することになり、計算の高速性も阻害されることになる。
【0009】
さらに、このような不都合の命令のチェックは、計算機の制作段階における動作確認、検証時に行うことが多く、したがって、不都合な命令の組み合わせを検出する効率の向上が望まれている。
【0010】
本発明は、このような実情を考慮してなされたもので、並列して同時に実行される命令に対してチェックを行い、この命令が不都合な組み合わせ命令であれば命令実行中の命令実行部に対して割込処理を行う並列処理計算機の命令組み合わせチェック装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記課題を解決するために、請求項1に対応する発明は、複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、計算機において同時に実行される複数の命令と、命令実行に対する割込対象として予め設定された複数の命令に対応する複数の比較命令とを、各命令,比較命令の組毎にそれぞれ比較する命令比較回路と、この命令比較回路による複数組の比較結果の内、少なくとも予め指定された全ての組における命令と比較命令とが一致するとき、複数の命令を同時に実行している計算機の命令実行部に対して割り込みを行う割込実行手段とを備えた並列処理計算機の命令組み合わせチェック装置である。
【0012】
また、請求項2に対応する発明は、複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、計算機において同時に実行される複数の命令と、命令実行に対する割込対象として予め設定された複数の命令に対応する複数の比較命令とを、各命令,比較命令の組毎にそれぞれ比較する命令比較回路と、この命令比較回路による複数組の比較結果の内、少なくとも予め指定された何れかの組における命令と比較命令とが一致するとき、複数の命令を同時に実行している計算機の命令実行部に対して割り込みを行う割込実行手段とを備えた並列処理計算機の命令組み合わせチェック装置である。
【0013】
【作用】
したがって、まず、請求項1に対応する発明の並列処理計算機の命令組み合わせチェック装置においては、命令比較回路によって、実行される複数の命令と予め不都合が生じるとわかっている複数の比較命令とがそれぞれ比較され、各命令,比較命令の組ごとに一致しているか否かの比較結果が出力される。
【0014】
これらの各組の比較結果のうち、例えば並列処理計算機の動作確認をするために、これらの各組の比較結果のうち、チェックしたい組全ての比較結果が一致したときに割込を行うことができる。
【0015】
すなわち、割込実行手段によって、予め指定された組全ての比較結果が一致したときに、当該計算機の命令実行部に対して割込が実行される。したがって、このようなときは、命令実行のライトバックステージの前に命令の実行を中止することができる。
【0016】
次に、請求項2に対応する発明の並列処理計算機の命令組み合わせチェック装置においては、まず。命令比較回路において、請求項1に対応する発明と同様に作用する。
【0017】
次に、割込実行手段によって、予め指定された組何れかの命令,比較命令の比較結果が一致したときに、当該計算機の命令実行部に対して割込が実行される。したがって、このようなときは、命令実行のライトバックステージの前に命令の実行を中止することができる。
【0018】
【実施例】
以下、本発明の実施例について説明する。
(第1の実施例)
図1は本発明に係る第1の実施例の並列処理計算機の命令組み合わせチェック装置を用いた計算処理を説明する全体構成図であり、図2は同実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図である。
【0019】
本実施例で用いる並列処理計算機は、4命令の同時処理が可能な4段パイプライン構造の4並列VLIWアーキテクチャ計算機である。
図1に示すように、この計算機の命令実行部1においては、命令供給装置2からの4命令よりなる命令を読み出す命令フェッチステージ3と、命令を解読するデコードステージ4と、命令に基づく演算ステージ5と、演算結果をレジスタ等に書き込むライトバックステージ6との4つのステージが実行されて、命令の実行が実現されている。
【0020】
この命令実行部1に対し、命令組み合わせチェック装置7は、デコード4の終了した組み合わせ命令が演算ステージ5に引き渡されると同時に同じ組み合わせ命令を受取り、組み合わせ命令が演算5されている間に並行して同命令をチェックをする。そして組み合わせ命令が不都合な組み合わせであった場合、命令組み合わせチェック装置7は、演算結果がレジスタ等にライトバック6される前に、割り込みをかけて演算処理を中止する。
【0021】
図2に示す命令組み合わせチェック装置7には、命令実行部1から今回実行する組み合わせ命令を受け取り、受け取った組み合わせ命令のチェック結果データ及びチェック対象フィールド指定データを出力するチェック・条件設定部100と、この命令チェック結果データ及びチェック対象フィールド指定データを受け取り、割込をかけるか否かの判定ビットを出力するAND条件検出回路200とが設けられている。
【0022】
さらに、命令組み合わせチェック装置7には、AND条件検出回路200からの判定ビットを受け取る割込出力レジスタ300と、割込をかけてライトバックされる前に演算処理を中止するための判定ビットを命令実行部1に伝送する割込信号転送路301とが設けられている。
【0023】
命令実行部1において、命令供給装置2は、各8ビットの4命令からなる32ビットの組み合わせ命令を命令フェッチとしての第1のレジスタ31に格納する。第1のレジスタ31は、各8ビットの命令を格納可能な4つのフィールドf0〜f3を有している。
【0024】
第1のレジスタ31に格納された組み合わせ命令は、1サイクル後に図示しないデコード手段を介してデコードされて、第2のレジスタ41に格納される。第2のレジスタ41は、各8ビットの命令を格納可能な4つのフィールドf0〜f3を有している。
【0025】
第2のレジスタ41内の命令は、次のサイクルにおいて信号線l10a,l11a,l12a,l13aを介して図示しない演算手段に入力され、演算ステージ5が実行される。
【0026】
一方、第2のレジスタ41内の組み合わせ命令は、信号線l10b,l11b,l12b,l13bを介して出力するチェック・条件設定部100に入力される。
【0027】
チェック・条件設定部100は、第2のレジスタ41内のフィールドf3の命令が信号線l13cを介して入力される命令チェックレジスタ設定部101と、命令チェックレジスタ102と、命令比較回路103,104,105,106と、命令チェックフィールドレジスタ107とによって構成されている。
【0028】
命令チェックレジスタ設定部101は、信号線l13cから入力された8ビット命令が命令チェックレジスタ設定であるとき、命令チェックレジスタ102に対し、信号線l2aを介して1ビットの書き込み許可信号を送ると共に、信号線l2bを介して各8ビット合計32ビットの命令チェックデータを転送する。
【0029】
また、このとき、命令チェックレジスタ設定部101は、命令チェックフィールドレジスタ107に対し、信号線l3aを介して1ビットの書き込み許可信号を送ると共に、信号線l3bを介して各1ビット合計4ビットのチェック対象フィールド指定データを転送する。
【0030】
命令チェックレジスタ102は、各8ビットの命令チェックデータを格納可能な4つのフィールドf0〜f3からなり、各フィールド内に収められる8ビットの比較命令としての命令チェックデータは、検出したい8ビット命令と同じ情報からなっている。したがって、命令チェックレジスタ102の各フィールドf0〜f3は、第2のレジスタ41の各フィールドf0〜f3に対応している。
【0031】
命令チェックフィールドレジスタ107は、各1ビットの4つのビットb0〜b3からなり、それぞれのビットb0〜b3に命令チェックレジスタ設定部101から転送されたそれぞれ1ビットのチェック対象フィールド指定データが収められている。
【0032】
命令チェックフィールドレジスタ107の各ビットb0〜b3は、命令チェックレジスタ102の各フィールドf0〜f3に対応し、チェック対象フィールド指定データは、それぞれどのフィールドについて命令チェックを行うか指定する。例えばビットb0〜b3がすべて「1」であれば、第2のレジスタ41内フィールドf0〜f3内の4命令すべてについてチェックを行うことになる。
【0033】
命令比較回路103,104,105,106は、それぞれ第2のレジスタ41及び命令チェックレジスタ102の各フィールドf0〜f3に対応している。各命令比較回路103,104,105,106には、命令チェックレジスタ102に命令チェックデータが格納された1サイクル後、命令チェックレジスタ102から信号線l40,l41,l42,l43を介して命令チェックデータが入力される。
【0034】
同時に、各命令比較回路103,104,105,106には、第2のレジスタ41から命令チェックを行う対象の組み合わせ命令、すなわち命令チェックレジスタ設定部101に命令チェックレジスタ設定命令を送出した次のサイクルに第2のレジスタ41に格納された組み合わせ命令が、信号線l10b,l11b,l12b,l13bを介して入力される。
【0035】
各命令比較回路は、第2のレジスタ41の各フィールド内の命令と命令チェックレジスタ102の各フィールド内の命令チェックデータとを比較し、それぞれのフィールドについて一致不一致を判定し、それぞれ1ビットデータとして真偽のチェック結果データを信号線l50,l51,l52,l53から出力する。
【0036】
図3は、命令比較回路103,104,105,106の詳細構成を示す図である。
それぞれの命令比較回路103,104,105,106には、8ビットの信号線l1b、すなわち信号線l10b,l11b,l12b,l13bと、8ビットの信号線l4、すなわち信号線l40,l41,l42,l43とが接続されている。
【0037】
信号線はl1bは、各々1ビットの信号線である信号線l1ba,l1bb,l1bc,l1bd,l1be,l1bf,l1bg,l1bhから構成され、信号線l1ba〜l1bhは、それぞれEXCLUSIVE NOR回路110,111,112,113,114,115,116,117に入力している。
【0038】
同様に、信号線はl4は、各々1ビットの信号線である信号線l4a,l4b,l4c,l4d,l4e,l4f,l4g,l4hから構成され、信号線l4a〜l4hは、それぞれEXCLUSIVE NOR回路110,111,112,113,114,115,116,117に接続されている。
【0039】
各EXCLUSIVE NOR回路110〜117からの出力は全てAND回路120に入力している。したがって、前述したように、信号線l1bと信号線l4との入力が一致しているとき、すなわち命令と命令チェックデータが一致しているときのみ、真「1」が出力される。
【0040】
AND条件検出回路200には、チェック・条件設定部100からチェック結果データが信号線l50,l51,l52,l53を介して、チェック対象フィールド指定データが信号線l60,l61,l62,l63を介して入力される。
【0041】
AND条件検出回路200は、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データがすべて真であったとき、すなわち、命令のチェックをしたい対象のフィールドf0〜3のうち指定されたフィールドすべての命令がチェックすべき命令と一致する命令であったとき、割込出力レジスタ300に対して判定ビットとして真「1」を出力し、それ以外のときは偽「0」を出力する。
【0042】
AND条件検出回路200において、命令チェックフィールドレジスタ107に接続される信号線l60,l61,l62,l63から分岐した信号線l60a,l61a,l62a,l63aがAND回路201,202,203,204に接続されている。また、同様に各命令比較回路103,104,105,106に接続される信号線l50,l51,l52,l53がAND回路201,202,203,204に接続されている。
【0043】
そして、各AND回路201〜204において、2つの信号のANDが判定される。
このANDについての真偽を示すビットは、信号線l70,l71,l72,l73を介して、EXCLUSIVE NOR回路205,206,207,208に入力される。
【0044】
また、EXCLUSIVE NOR回路205,206,207,208には、命令チェックフィールドレジスタ107に接続される信号線l60,l61,l62,l63から分岐した信号線l60b,l61b,l62b,l63bが接続されており、AND回路201〜204からの真偽ビットとチェック対象フィールド指定データとのEXCLUSIVE NORが判定される。そして、EXCLUSIVE NORの真偽を示すビットが信号線l80,l81,l82,l83より出力される。
【0045】
一方、命令チェックフィールドレジスタ107に接続される信号線l60,l61,l62,l63から分岐した信号線l60c,l61c,l62c,l63cがOR回路209に接続されている。OR回路209は、チェック対象フィールド指定データORを取り、チェック対象のフィールドが存在しないときは、偽「0」ビット信号を信号線l9に出力する。
【0046】
信号線l80,l81,l82,l83と信号線l9は、割込判定用AND回路210に接続されている。
割込判定用AND回路210は、各信号線l80,l81,l82,l83,l9からの入力データに基づき、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データがすべて真であるか否かの最終的な判定を行う。
【0047】
割込判定用AND回路210からの判定ビット出力は、上記AND回路201〜204,EXCLUSIVE NOR回路205〜208及びOR回路209の動作により、命令比較回路103〜106及び命令チェックフィールドレジスタ107からの出力に対し、図4に示す真理値表の通りとなる。
【0048】
割込出力レジスタ300は、伝送路l100を介して割込判定用AND回路210からの判定ビットを受け取って格納する。
1サイクル後、割込出力レジスタ300は、割込信号転送路301を介して判定ビットを命令実行部1に伝送し、判定ビットが真「1」のとき、割込が成立して、ライトバックステージ6が実行される前に演算処理が中止される。
【0049】
なお、割込実行手段は、例えばAND条件検出回路200と割込出力レジスタ300と割込信号転送路とによって構成されている。
次に、以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作について説明する。
【0050】
まず、組み合わせ命令をチェックするために、組み合わせ命令の4番目の命令すなわち第1のレジスタ31のf3内に命令チェックレジスタ設定命令を入力する。
【0051】
この命令チェックレジスタ設定命令は、第2のレジスタ41のフィールドf3,信号線l13cを介して、命令チェックレジスタ設定部101に入力される。命令チェックレジスタ設定命令を受けた命令チェックレジスタ設定部101は、8ビット4組,合計32ビットからなるチェックすべき組み合わせ命令を命令チェックレジスタ102に格納する。さらに、命令チェックレジスタ設定部101は、フィールドf0〜f3の内、どのフィールドについてチェックを行うかの指定を命令チェックフィールドレジスタ107に対して行う。このとき、チェックすべき8ビット命令の入力されるべきフィールドは、組み合わせにより決まっており、これらのフィールドに入力される命令チェックのフィールド位置指定は、1〜4命令について、具体的には図4に示す組み合わせが考えられる。
【0052】
次のサイクルで、チェックされるべき、すなわち実行される組み合わせ命令を格納した第2のレジスタ41の内容と、命令チェックレジスタ102の内容とが命令比較回路103〜106に入力され、各8ビット命令のチェックが行われる。
【0053】
そして、この命令チェック結果と、どのフィールドについてチェックを行うかの対象フィールド指定データとがAND条件検出回路200に入力される。
AND条件検出回路200では、命令チェック結果がチェックを行うべき対象フィールドすべてについて真であったかが判定され、すなわちAND条件がとられ、これが真であれば、ライトバックステージ6を中止すべき判定ビットが出力される。
【0054】
以下、割込出力レジスタ300より、割込信号転送路301を介して判定ビットが命令実行部1に伝送される。
そして、判定ビットが真「1」のとき、割込が成立して、ライトバックステージ6が実行される前に演算処理が中止される。
【0055】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、命令比較回路103〜106によって、命令実行部1で実行される組み合わせ命令と命令チェックデータとを比較して各命令各々の一致不一致を判定し、AND条件検出回路200によって、命令チェック結果をチェックすべきフィールドのについてAND条件を判定して、条件が満たされるとき、命令実行部1に対して割込をかけるようにしたので、実行されている組み合わせ命令の演算結果がライトバックされる前に演算を中止することができる。
【0056】
したがって、不都合な命令の組み合わせを効率よく検出することができる。
また、不都合でない命令の組み合わせを検出することが少ないので、不必要な演算結果破棄することが少なく、計算の高速性を阻害せずに不都合な命令の組み合わせを検出することができる。
【0057】
また、命令チェックの組み合わせは、自由に決めることができるので、計算機の制作段階における動作確認、検証を効率よく行うことができる。
なお、本実施例では、命令チェックレジスタ設定命令は、第2のレジスタ41のフィールドf3から信号線l13cを介して、命令チェックレジスタ設定部101に入力されるとした。しかし、第2のレジスタ41の他のフィールドf0,f1,f2と命令チェックレジスタ設定部101とをつなぐ、信号線l10c,l11c,l12cを設け、第2のレジスタ41の何れのフィールドから命令チェックレジスタ設定命令が出力されたときでも、本実施例に係る命令組み合わせチェックが動作するようにしてもよい。
(第2の実施例)
図5は本発明に係る第2の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図であり、図2と同一部分には同一符号を付して説明を省略し、ここでは異なる部分についてのみ述べる。
【0058】
本実施例の装置では、ライトバックステージ6前に割込をかけるか否かの判定が、指定された対象フィールドに対する命令チェック結果のOR条件で行われる。
【0059】
したがって、第1の実施例におけるAND条件検出回路200に代えて、OR条件検出回路400が設けられている。
OR条件検出回路400には、チェック・条件設定部100からチェック結果データが信号線lb50,lb51,lb52,lb53を介して、チェック対象フィールド指定データが信号線lb60,lb61,lb62,lb63を介して入力される。
【0060】
OR条件検出回路400は、少なくともチェック対象フィールド指定データの指定するフィールドに対応するチェック結果データの何れかが真であったとき、割込出力レジスタ300に対して判定ビットとして真「1」を出力し、それ以外のときは偽「0」を出力する。
【0061】
OR条件検出回路400において、命令チェックフィールドレジスタ107に接続される信号線lb60,lb61,lb62,lb63がAND回路401,402,403,404に接続されている。また、同様に各命令比較回路103,104,105,106に接続される信号線lb50,lb51,lb52,lb53がAND回路401,402,403,404に接続されている。
【0062】
そして、各AND回路401〜404において、2つの信号のANDが判定される。
このANDについての真偽を示すビットは、信号線lb70,lb71,lb72,lb73を介して、割込判定用OR回路405に入力される。
【0063】
割込判定用OR回路405は、AND回路401〜404からの出力の何れかが「真」であれば、指定された対象フィールドに対応するチェック結果データの何れかが「真」であることになり、OR条件が成立する。したがって、割込判定用OR回路405は、このときは、割込出力レジスタ300に判定ビットとして「真」(「1」)を出力し、これ以外のときは、判定ビットとして「偽」(「0」)を出力する。具体的には、判定ビットの出力は、図6に示す真理値表の通りとなる。
【0064】
なお、割込実行手段は、例えばOR条件検出回路400と割込出力レジスタ300と割込信号転送路とによって構成されている。
以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作は、上記説明の通り、割込条件の判定については、OR条件検出回路400によって命令チェック結果データとチェック対象フィールド指定データとのOR条件に基づいて行われる。
【0065】
その他、組み合わせ命令のチェック、ライトバックステージ6への割り込み等の動作は第1の実施例の場合と同様である。
このように本実施例によれば、(構成;コンパクトに)したので、〜効果〜できる。
【0066】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、第1の実施例と同様な構成の他、AND条件検出回路200に代えてOR条件検出回路400を設けて、命令チェック結果をチェックすべきフィールドのについてOR条件を判定して、条件が満たされるとき、命令実行部1に対して割込をかけるようにしたので、第1の実施例と同様の効果が得られる他、OR条件に基づき、AND条件とは異なるチェック条件で計算機の動作チェックを行うことができる。
(第3の実施例)
図7は本発明に係る第3の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図であり、図2,図3と同一部分には同一符号を付して説明を省略し、ここでは異なる部分についてのみ述べる。
【0067】
この並列処理計算機の命令組み合わせチェック装置は、第1実施例におけるAND条件検出回路200と第2実施例におけるOR条件検出回路400とを組み合わせたものである。
【0068】
チェック・条件設定部100bには、両条件検出回路200,400にそれぞれにチェック対象フィールド指定データを入力するために2つの命令チェックフィールドレジスタ107a,107bが設けられている。
【0069】
AND条件検出回路200には、命令比較回路103〜106及び命令チェックフィールドレジスタ107aから命令チェック結果データ及びチェック対象フィールド指定データが入力され、同様にOR条件検出回路400には、命令比較回路103〜106及び命令チェックフィールドレジスタ107bから命令チェック結果データ及びチェック対象フィールド指定データが入力されている。
【0070】
そして、それぞれの条件検出回路200,400において、AND条件とOR条件とに基づく、判定ビットが出力される。さらに、これらのORがOR回路500において求められて、その結果が割込出力レジスタ300に入力される。
【0071】
以上のように構成された本実施例の並列処理計算機の命令組み合わせチェック装置の動作は、割込条件の判定については、AND条件検出回路200とOR条件検出回路400とによって、命令チェック結果データとチェック対象フィールド指定データとのAND条件とOR条件との双方について行われる。さらに、OR回路500にてこれらOR条件が求められ、最終的な判定ビットが割込出力レジスタ300に入力される。
【0072】
その他、組み合わせ命令のチェック、ライトバックステージ6への割り込み等の動作は第1の実施例の場合と同様である。
このように本実施例によれば、(構成;コンパクトに)したので、〜効果〜できる。
【0073】
上述したように、本実施例による並列処理計算機の命令組み合わせチェック装置は、第1,第2の実施例と同様な構成の他、AND条件検出回路200とOR条件検出回路400との双方を設けたので、チェック条件の自由度をより広くすることができる。
また、本発明は、その要旨を逸脱しない範囲で種々変形が可能である。
【0074】
【発明の効果】
以上詳記したように本発明によれば、命令比較回路によって組み合わせ命令の比較チェックをするので、並列して同時に実行される命令が不都合な組み合わせ命令であれば命令実行中の命令実行部に対して割込処理を行う並列処理計算機の命令組み合わせチェック装置を提供することができる。
【図面の簡単な説明】
【図1】本発明に係る第1の実施例の並列処理計算機の命令組み合わせチェック装置を用いた計算処理を説明する全体構成図。
【図2】同実施例における並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【図3】命令比較回路を示す詳細構成図。
【図4】AND条件検出回路における真偽値の関係を示す図。
【図5】本発明に係る第2の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【図6】OR条件検出回路における真偽値の関係を示す図。
【図7】本発明に係る第3の実施例の並列処理計算機の命令組み合わせチェック装置を示す詳細構成図。
【符号の説明】
1…命令実行部、2…命令供給装置、3…命令フェッチステージ、4…デコードステージ、5…演算ステージ、6…ライトバックステージ、7…命令組み合わせチェック装置、100,100b…チェック・条件設定部100、103,104,105,106…命令比較回路、107,107a,107b…命令チェックフィールドレジスタ、200…AND条件検出回路、210…割込判定用AND回路、300…割込出力レジスタ、301…割込信号転送路、400…OR条件検出回路、405…割込判定用OR回路。
Claims (2)
- 複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、
前記計算機において同時に実行される前記複数の命令と、命令実行に対する割込対象として予め設定された前記複数の命令に対応する複数の比較命令とを、各命令,比較命令の組毎にそれぞれ比較する命令比較回路と、
この命令比較回路による複数組の比較結果の内、少なくとも予め指定された全ての組における前記命令と前記比較命令とが一致するとき、前記複数の命令を同時に実行している前記計算機の命令実行部に対して割り込みを行う割込実行手段と
を備えたことを特徴とする並列処理計算機の命令組み合わせチェック装置。 - 複数の命令を同時に実行する計算機に用いる並列処理計算機の命令組み合わせチェック装置において、
前記計算機において同時に実行される前記複数の命令と、命令実行に対する割込対象として予め設定された前記複数の命令に対応する複数の比較命令とを、各命令,比較命令の組毎にそれぞれ比較する命令比較回路と、
この命令比較回路による複数組の比較結果の内、少なくとも予め指定された何れかの組における前記命令と前記比較命令とが一致するとき、前記複数の命令を同時に実行している前記計算機の命令実行部に対して割り込みを行う割込実行手段と
を備えたことを特徴とする並列処理計算機の命令組み合わせチェック装置。
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