JPS62262141A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本学明はパイプライン方式のディジタルコンピュータに
関する。

〔従来の技術〕

このコンピュータでは各命令の実行過程を複数のステー
ジに分け、異なる命令の異なるステージを並列に実行す
ることにより、実質上複数の命令を並列に実行する。

しかし、ある命令Ｂの処理に必要なデータが、先行する
命令Ａが指定する演算結果を利用して求める場合には、
その演算結果が確定するまで命令Ｂの実行を遅延しなけ
ればならない、たとえば命令Ａが実行されるとペースレ
ジスタ又はインデックスレジスタが書きかえられ、しか
も命令Ｂはそのペースレジスタ又はインデックスレジス
タの内容と命令Ｂ内に含まれるアドレス情報を加算して
主メモリアクセスのためのアドレスを計算する場合がこ
れに相当する。このように、先行する命令Ａの演算結果
を用いて命令Ｂの実行のためのアドレスを決めなければ
ならない状態をアドレスコンフリクトがあると呼ぶ、こ
の場合、命令Ｂのアドレス計算ステージは命令Ａの演算
結果がインデックスもしくはペースレジスタに書き込ま
れるまで遅延される。

特開昭５４−４１６４１で開示されているように、従来
では、この遅延を少なくするためには、すべての命令が
必要とする演算を実行できる主演算装置とは別の一部の
命令が要求する簡単な演算のみを実行できる従演算装置
とを設けた。この際従演算装置は構造が比較的簡単なた
めにペースレジスタ又はインデックスレジスタを含む汎
用レジスタの近くに設けられ、主演算装置はその構造が
複雑で回路規模が大きくなるため汎用レジスタからより
遠くに設けられる。

従って主演算装置と従演算装置とが同時に起動されたと
しても、従演算装置が汎用レジスタの近くに設けられて
いるために、演算に必要なオペランドを汎用レジスタか
らより早く供給され、したかって従演算装置がより早演
算結果を出力する。

したがって−１命令Ｂのアドレス計算を従演算装置の出
力を用いるならば、命令Ｂのアドレス計算は。

主演算装置の出力を用いて行うより早く開始できる。こ
うして、アドレスコンフリクトが生じた命令Ｂのアドレ
ス計算の遅延を少なくしている。すなわち、従演算ｆ装
置によりアドレスコンフリクトを早期に解消することに
より処理の高速化を図っている。

同じ問題が条件付分岐命令のときにも生じる。

この命令（以下ではＢＣ命令と呼ぶ）の演算実行サイク
ルにおいて、そのときの条件コードに基づき分岐成功か
否かの判定が行われる。したがって分岐命令に先行する
演算が条件コードを変更する命令のときには、この先行
命令の演算が終了し。

条件コードが設定されるまで分岐判定ができない。

このように、先行する命令の条件コード設定の後にＢＣ
命令の分岐判定をしなければならない状態を条件フード
コンフリクトがある状態と呼ぶ、従来技術のように、従
演算装置で求められた条件コードを用いてＢＣ命令の分
岐判定をすることにより、ＢＣ命令の分岐判定を早める
ことができる。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術においては、従演算装置に
て演算を行う命令として、メモリーデータをオペランド
とする命令をも含めるために、従演算装置にて演算を行
うステージをメモリーデータの読み出しが完了した後の
ステージに設定しでおり、このため例えば演算数が全て
レジスタに置かれる命令のように本来命令の解読ステー
ジにて演算数を読み出し演算を行うことのできる命令で
あっても、該演算が遅いステージにおいてしか開始でき
ず、従ってアドレスコンフリクトや条件分岐命令を十分
高速化できないでいた。

本発明の目的は、かかる問題点を解決し、アドレスコン
フリクトや条件分岐命令処理をより一層高速化し、もつ
とより処理速度の大きい情報処理装置を提供することに
ある。

〔問題点を解決するための手段〕

上記目的は、メモリオペランドを必要としない命令を識
別する手段、該命令の演算を行うことのできる第２の従
演算手段、′該第２の従演算手段に対してオペランドを
供給する従演算データ供給手段、アドレスコンフリクト
もしくは条件フードコンフリクトが発生した場合、該第
２の従演算手段もしくは他の演算手段にて必要な演算結
果もしくは条件コードが求まるまで、それを必要とする
命令の所定のステージの完了を禁止する手段と、仮に第
２の従演算手段にて必要な演算結果もしくは条件コード
が求まった場合にこれを必要とする命令Ｂのステージの
処理手段に供給する従演算結果供給手段を設けることに
より達成される。

〔作用〕

命令Ａの解読ステージにおいて、上記識別手段が命令Ａ
をメモリオペランドを必要としない命令として識別する
と、直ちに該従演算データ供給手段が例えば汎用レジス
タからオペランドを読み出し、これを用いて該第２の従
演算手段が演算を行う、該従演算データ供給手段の動作
ステージは。

メモリ読み出しがないため、主演算器へのＷｉＬ算デー
タ供給手段の動作ステージより早いステージに設定でき
る。ここで後続命令Ｂが命令Ａとアドレスコンフリクト
もしくは条件コードコンフリクトを発生している場合、
該禁止手段は該従演算手段にて演算結果もしくは条件コ
ードが求まるまで命令Ｂの所定のステージの完了を禁止
し、求まった時点で該演算結果もしくは条件コードを命
令Ｂの所定のステージの処理に用いるように該従演算結
果供給手段が作用する。一方もし命令Ａがメモリオペラ
ンドを用いる命令であった場合には、該禁止手段は主演
算手段にて演算結果もしくは条件コードが求まるまで命
令Ｂの所定のステージの完了を禁止するので、命令Ｂは
常に正しいデータを用いることができ、よって誤動作す
ることはない。

〔実施例〕

以下１本発明の一実施例を第１図により説明する。第１
図は本発明を適用したパイプライン型情報処理装置の全
体構成である。１は命令ユニットＩＵであり、命令の先
読み、解読、オペランド読み出しを行う、２は記憶ユニ
ットＳＵであり、プログラムやデータを格納する主記憶
や、キャッシュ、入出力装置（図示せず）とのデータの
やりとり等を制御する回路から成り、従来技術により構
成される。３は演算ユニットＥＵであり、演算及び結果
の書き込みを制御し、従来技術により構成される。４，
５は命令バッファＩＢＲＯ，ＩＢＲ１であり、ＳＵから
読み出した命令列を格納する。

通常ＩＢＲＯに現在処理中の命令列を格納するが、分岐
命令が解読されるとその分岐先命令列がＳＵから読み出
され、ＩＢＲＩに格納される。もし分岐が成立すると、
ＩＢＲＩ内の命令列を処理し、ＩＢＲＯの内容は無効化
される。これらの命令読み出し制御は従来技術で構成さ
れる。命令列は、ＳＵから線６を介り、てｒＢＲｏ、Ｉ
ＢＲＩに送られる。ＩＢＲＯ，ＩＢＲＩの内容は線７．
８を介してセレクタ９に送られる。セレクタ９は、フリ
ップフロップＦＦ−１０から信号１１を介して送られる
ストリーム番号に従って、ＩＢＲＯ。

ＩＢＲＩのいずれかを選び、線１２を介して命令レジス
タＩＲ−１３に送出する。命令レジスタ１３は解読中の
命令を保持する。１３の内容は線１４を介してデコーダ
ＤＥＣ−１５に送られる。

以下では、説明の都合上、日立制作所のＭシリーズアー
キテクチャを前提とすると、典型的な命令フォーマット
は第２Ａ〜２Ｃ図のようになる。すなわち、ロード命令
り等のＲＸ形式命令は第２Ａ図のように３２ビツトから
なり、ビットＯがら７は命令の種類を表すす０２部、ビ
ット８から１１は第１オペランドの格納されるレジスタ
番号を示すＲ１部、ビット１２から１５及び１６から１
９は第２オペランドアドレスを計算するためのインデク
スレジスタ及びペースレジスタ番号を示すＸ２及び８２
部、そしてビット２０から３１は第２オペランドアドレ
スを計算するための変位Ｄ２部である１条件分岐命令Ｂ
Ｃは第２８ｙＡにょうに３２ビツトから成り、ビット８
がら１１が分岐成立条件−指定するマスク部Ｍｚとなる
点と、アドレス計算の結果がオペランドでなく、分岐先
命令′のメモリ上の位置を表わす点を除いてＬ命令と同
じである。加算命令ＡＲや比較命令ＣＲのようなＲＲ形
式命令は第２Ｃ図のように１６ビツトから成り、０２部
、Ｒｘ部はＬ命令と同じ、またビット１２から１５まで
が、第２オペランドの格納されるレジスタ番号を指定す
るＲｘ部である。各命令の詳細な動作は同アーキテクチ
ャの解説書を参照されたい、再び第１図の説明に戻る。

１６はＩＲ−１３内の命令の命令アドレスを保持する命
令カウンタＩＣであり、線１７を介して命令解読完了信
号ＤＳが送られると、線１８を介してＤＥＣ−１５から
送られる命令長に従って命令カウンタをインクリメント
し、また纏１９を介して分岐成立信号ＢＣ丁ＫＮが送ら
れると、線２０を介してアドレス加算器ＡＡ−２１から
送られる分岐先命令アドレスを取り込む、２２．２３は
命令の解読情報を保持するパイプラインレジスタＲＥＧ
であり、簡単のため命令解読が行われる度に。

ＤＥＣ−１５の内容をこの順に転送していくとする。２
４は汎用レジスタＧＲがあり、Ｉ　Ｒ−１３から、ＲＸ
形式命令のＲｇＸ工、Ｒｘ部に相当するレジスタ番号指
定部分が順に線２５，２６．２７を介してＲＲｚ　ｔ　
ＲＸ　ｚ　＊　ＲＢ　ｘポートに入力され、これらで指
定されるレジスタの内容が、順にＲｔ　。

Ｘｔｗ　Ｂｚボートに出力されろ。ＲＥＧ　　２３には
次に演算を行うべき命令の解読情報が保持されているが
、このうち、ＲＲ形式命令のＲ１，Ｒｘ部に相当するレ
ジスタ番号指定部分が順に線２８゜２９を介して０Ｒ−
２４のＱＲＩ、ＱＲ二ポートに入力され、これらで指定
されるレジスタの内容が順にＤＲｚ　、ＤＲｚポートに
出力される。３０はセレクタＳＥＬであり、ＧＲ−２４
のｘ２ポートから線３１を介して送られるデータと、Ｄ
ステージ先行演算器ＰＡＤ−３２から線３３を介して送
られるデータのいずれかを、線３４の値に従って選択し
、線３５を介してＡＡ−２１のＸｓボートに入力する。

同様にセレクタ５ＥＬ−３６は、ＧＲ−２４の８２ポー
トから＃１１３７を介して送られるデータと、線３３上
のデータのいずれかを、線３８の値に従って選択し、線
３９を介してＡＡ−２１のＢｚボートに入力する。ＩＲ
−１３のうち、ＲＸ形式命令のＤａ部に相当する部分が
腺４０を介してＡＡ−２１のＤｚポートに入力される。

ＡＡ−２１は、Ｘｓ　、Ｂｓ及びＤ２ポートニ入力され
た値を該アーキテクチャに従う方法で加え、結果を線２
０を介して５Ｕ−２、ＩＣ−１６、Ｐ、ＡＤ−３２に送
出する。４３はアドレスラップアラウンド制御回路ＡＷ
Ｃであり、ＤＥＣ−１５及びＲＥＧ−２２から線４１．
４２を介して送られる命令の解読情報及び、線１７を介
して入力される命令解読完了信号ＤＳから、アドレスラ
ップアラウンド信号ＡＷＸ、ＡＷＢ、ＡＷを生成し順に
、線３４．３８．４４を介して５ＥＬ−３０゜５ＥＬ−
３６，アドレスコンフリクト検出回路ＡＣＣ−４５に送
出する。ＡＣＣ−４５は例えば特開ｑ　６ｏ−３ｔｏ’
ｒ７号（パイプライン型のデータ処理袋！りに示すよう
に構成することができ、このため、図示はしていないが
ＤＥＣ−１５，ＲＥＧ−２２゜ＲＥＧ−２３から命令解
読情報を、また後述のＥＵ−３から演算制御情報を入力
し、アドレスコンフリクト信号ＡＣＯＮＦを信号線４６
を介して、デコード成功決定回路ＤＳＣ−４７に送出す
る。

４８はＤステージ判定制御回路ＤＪＣであり、ＤＥ（ニ
ー１５から後述の命令解読情報を線６３を介して、また
線１７を介してＤｓ倍信号入力し。

条件分岐命令のＤステージ判定指示信号ＤＪと。

ＰＡＤ−３２から線４９を介して出力される条件コード
ＣＣの有効性を示す信号ＶＡＬＩＤを、線５゜を介して
ＣＣコンフリクト検出回路Ｂ　ＣＣ−５１のため図示は
していないが、ＤＩＣ−１５から命令解読情報、ＥＵ−
，３から条件コードと演算制御ＩＬ　ＤＳＣ−４７から
ＤＳ信号を入力し、条１件コードコンフリクト信号ＣＣ
０ＮＦを線５２を介してＤ　Ｓ　Ｃ−４７４，：、また
、分岐成立信号ＢＣＴＫＮを線１９を介してＦＦ−１０
及びＩＣ−１６４，：送出する。ＤＳＣ−４７は命令の
解読完了を示す俳号ＤＳ生成する回路であり、従来技術
により構成される。ＤＳ信号線１７を介して、ＩＲ−１
３゜ＲＥＧ−２２，ＲＥＧ−２３，ＡＷＣ−４３゜ＤＪ
Ｃ−４８及びＰＡＤ−３２に送出される。

ＰＡＤ−３２は本発明において新たに設けられたもので
、主記憶に置かれていないデータのみを用いて演算の行
える全ての命令もしくはその一部の演算を行い、演算結
果とその条件コードを求めることのできるものである。

このため、ＧＲ−２４のＸｓ　、Ｂ工、Ｒｔボートの出
力が、線３１゜３７．５３を介して、命令アドレスがＩ
Ｃ−１６から線６２を介して、アドレス計算結果がＡＡ
−２１から線２０を介して、またＤＥＣ−１５から命令
コードＯＰ、ＰＡＤ−３２で演算可能な命令であること
を示す命令解読情報ＰＡ、そのうち特に条件コードを設
定する命令であることを示す解読情報ＣＣＰ＾を線５４
を介して、またＤＳ信号を線１７を介して入力し、演算
結果を線３３１条件コードを線４９に出力する。ＰＡＤ
−３２の演算結果はＥＵ−３内のワークレジスタＷＡＲ
−５７に送られ、従来技術に従って０Ｒ−２４に書き込
まれる。

また、ＰＡＤ−３２からの条件コードはＥＵ−３内の条
件コードレジスタＣＣ−６４に送られる。

ＥＵ−３には演算制御回路ＩシＣ−５５．ワークレジス
タＷＢＲ−５６，ＷＡＲ−５７，演算器ＡＬＵ−５８．
条件コードレジスタＣＣ−６４があり、これらは従来技
術で構成される。ＥＣ−５５には命令解読情報が線５９
を介して送出され、結果を格納するレジスタ番号ＷＡが
線６０を介して０Ｒ−２４のＷＡポートに送出される。

また、ＡＬＵ−５８から出力される演算結果は線６１を
介して０Ｒ−２４のＷＤポートに送出される。また結果
の条件コードはＣＣ−６４に線６５を介して送出される
。ＧＲ−２４ではＥＣ−５５からの書き込み指令を受け
るとＷＤポートに入力されたデータがＷＡボートに入力
された番号のレジスタに書き込まれる。なお、結果を主
記憶に格納すめ命令の場合、ストアアドレスとストアデ
ータがＥＵ−３から５Ｕ−２に送出されるが１本発明と
は直接関係ないので説明を省略する。

第３Ａ図は本発明を適用して高速化されるアドレスコン
フリクトの生じている命令列の例である。

ＡＲ全命令汎用レジスタＧＲ１３の内容とＧ　Ｒ０の内
容を加算し、結果をＧＲＩ３に格納する０次のＬ命令は
、ＧＲ２とＧＲＩ３の内容を加えて得られるアドレスか
ら始まる主記憶上のオペランドをＧＲＩに格納する。こ
こで、Ｌ命令のペースレジスタが、ＡＲ全命令より設定
されるため、その完了までＬ命令のアドレス計算は遅延
される。いわゆるアドレスコンフリクトが発生している
。この時間関係を第４Ａ図に示す、第４Ａ図では横軸が
パイプラインのステージを単位とした時間、縦軸が命令
列の処理を示す、Ｌ命令のステージはり。

Ａ、Ｌ、Ｅ、Ｐの５ステージから成る。Ｄステージは命
令解読及びアドレスレジスタ読み出し、Ａステージはア
ドレス計算、Ｌステージは主記憶あるいはレジスタから
のオペランドもしくは分岐先命令読み出し、ＥはＥＵ−
３による演算ステージ。

Ｐは結果の書き込みステージである。ＡＲ全命令はオペ
ランドは全てＧＲ−２４に格納されているため、ＡやＬ
ステージは不要のはずであるが、パイプライン方式ゆえ
Ｌ命令等、主記憶参照を行う命令のステージに合わせ、
Ａ、Ｌステージを設けている。従って、従来技術によれ
ば、ＡＲ全命令結果が得られ、０Ｒ−２４に格納される
のは同図の８５ステージとなり、これを用いるＬ命令の
ＤステージはＳ６からしか開始できず、４ステージのパ
イプラインの空きを生じてしまう０本発明によればＡＲ
全命令演算はＰＡＤ−３２にて行い。

結果を直接ＡＡ−２１に転送するため、図のように空き
なく処理が行え、よって４ステージの高速化が達成され
る。

第３Ｂ図は本発明を適用して高速化される、条件コード
コンフリクトの生じている命令列の例である。比較命令
ＣＲはＧＲＯとＧＲＩの内容を比較し、結果に従い条件
コードを設定する１次の条件分岐命令ＢＣは、条件コー
ドの値がＯｌすなわちＣＲ全命令上記２オペランドが等
しいことが検出された場合に、主記憶上のＡ番地上のＳ
Ｔ命令に分岐する０本例では分岐不成立であるとし、Ｂ
Ｃ命令に引き続くし命令が処理されるものとする。さて
この場合も、ＣＲ全命令よる条件コード設定までＢＣ命
令による分岐判定が下せず、従ってＬ命令を実行すべき
か、ＳＴ命令を実行すべきか決定できないために、これ
らいずれの命令も処理が開始できないものとする。これ
らの時間関係を第４Ｂ図に示す、第４Ｂ図も第４Ａ図と
同様の時間線図である。従来技術によれば、ＣＲ全命令
よって条件コードの設定されるのは、そのＰステージで
あり、分岐判定はステージＳ６にて行われる。従って、
Ｌ命令はＳ７より処理を開始する。

よって、Ｌ命令には４ステージの空きが生ずる。

−古本発明においては、ＣＲ全命令よる条件コードは、
ＰＡＤ−３２によりそのＡステージにて設定されるため
、ＢＣ命令による分岐判定はＳ２ステージにて行われ、
よってＬ命令は遅れなしで８３２ステージから処理を開
始することができ、４ステージの高速化が達成される。

第５図はアドレスラップアラウンド制御回路ＡＷＣ−４
３の詳細を示す、ＤＥＣ−１５から線４１を介して入力
される命令解読情報は、命令のＢ２．Ｘ２部と、該命令
がインデックスレジスタを指定することを示すＸＥＮＢ
Ｌ信号及びペースレジスタを指定することを示すＯｆ！
ＮＢｔ信号である。また信号線４２を介してＲＥＧ−２
２から入力される解読情報は、命令のＲ１部該命令がＰ
ＡＤ−３２にて演算可能であることを示す信号ＰＡであ
る。５０１は比較回路ＣＭＰであり、レジスタ番号Ｒ１
とＸｔの比較を行い一致していたら線５０２をオンとす
る。５０３はフリップフロップＦＦであり、ＤＳ信号を
１ステージ、すなわち１命令分遅延させる。ＦＦ−５０
３がオンの時、ＲＥＧ−２２内に有効な命令が格納され
ていることになる。

ＡＮＤゲート５０４には、ＦＦ−５０３内にあるＤＳ信
号が線５０５を介して、また上記ＰＡ。

Ｘｌ！ＮＲＬ信号及び、ＣＭＰ−５０１（７）結果が線
５０２を介して入力され、その論理和がＡＷＸ信号３４
として出力される。同様にＣＭＰ−５０６はレジスタ番
号Ｒ１と８２の比較を行い、一致していたら線５０７を
オンとする。ＡＮＤゲート５０８には、ＤＳ信号が線５
０５を介して、また上記ＰＡ。

・ＢＥＮＢＬ信号及びＣＭＰ−５０６の結果が線５０７
を介して入力され、その論理和かＡＷＢ信号３８として
出力さる。ＯＲゲート５０９は、ＡＷＸ及びＡＷＢ信号
の論理和をＡＷ信号４４として出力する。

第６図はＤテージ判定制御回路ＤＪＣ−４８の詳細を示
す、ＤＥＣ−１５から入力される命令解読情報としては
、条件分岐命令であることを示すＢＣ，上記ＰＡ、条件
コードを設定するタイプの命令であることを示すＣＣＣ
ＨＧである。６０１はＡＮＤゲートであり、ＤＳ信号と
ＢＣ信号の論理和を、Ｄステージ分岐判定信号ＤＪとし
て出力する。６０２はＡＮＤゲートであり、　ＣＣＣＨ
Ｇ信号とＤＳ信号の論理和を、線６０３を介してフリッ
プフロップ６０４に送出する。ＦＦ−６０４は、線６０
３がオンとなった時に、ＰＡ倍信号とり込み、ＶＡＬＩ
Ｄ信号を出力する。すなわち、ＦＦ−６０４は、ＰＡＤ
演算可能な条件コード設定命令がＤステージを完了した
時にオンとなり、ＰＡＤで演算不可能な条件コード設定
命令がＤステージを完了した時にオフとなるため、ＰＡ
Ｄで得られた条件コードが有効か否かを示すＶＡＬＩＤ
信号に他ならない。

第７図はＤステージ先行演算器ＰＡＤ−３２の詳細を示
す、線５４を介してＤＥＣ−１５から入力される命令解
読情報としては、０２部、ＰＡＤで演算可能なタイプの
命令であることを示す信号ＰＡ、そのうちさらに条件コ
ードを設定するタイプの命令であることを示す信号ＣＣ
ＰＡである。７０１は演算器であり、図中に記載されて
いる二一モニックの命令もしくは一部の演算を実行する
ことができ、従来技術で構成される。このため、７０１
には、ＩＣ−６２，アドレス２０．Ｘｚ−３１゜Ｒ＊−
５３、及びＯＰが入力され演算結果及び条件コードが線
７０２，７０３を介して、レジスタＲＥＧ−７０４，Ｒ
ＥＧ−７０５に送出する。なお７０１において［５ＡＬ
Ｒ及びＢＡＬ命令については、本来の命令仕様では、命
令長コード、プロゲラ１１マスク、条件コードが結果の
先頭バイ１−となるが、この命令の結果を後続命令がア
ドレスレジスタに用いる場合は、該アドレスは２４ビッ
ト幅であり、エムの生成のために上記先頭バイト情報は
用いられない、従って、これら２命令については、７０
２に出力される結果の先頭バイトは任意とする。

７０６はＡＮＤゲートであり、ＣＣＰＡ信号とＤＳ信号
の論理和を線７０７を介してＲＦ：Ｇ−７０５に送出す
る、ＲＥＧ−７０５は線７０７がオンの時線７０３の値
をとり込む、すなわちＲＥＧ７０５は、７０１にて演算
可能な条件コード設定命令がその演算結果の条件コード
を生成した時にそれをとり込む、ＲＥＧ−７０５の出力
はＣＣ−４９である。７０８はＡＮＤゲートであり、Ｐ
Ａ倍信号ＤＳ信号の論理和を縦７０９を介してＲＥＧ−
７０４に送出する。ＲＥＧ−７０４は、線７０９がオン
の時線７０２の値をとり込む、すなわちＲＥＧ−７０４
は、７０１にて演算が行われたときその結果をとり込む
、ＲＥＧ−７０４の出力はアドレスラップアラウンドデ
ータＡＷＤ−３３である。

（動作） 以下では、第３Ａ図１次に第３Ｂに示す命令列を本実施
例の情報処理装置で処理した時の、各部の動作を説明す
る。

第３Ａ図で示したアドレスコンフリクト処理は次によう
に処理さ、れる。

ＡＲ全命令ＩＲ−１３に格納されると、そのＲｓ　。

Ｒｘ部がＧＲ−２４に送られ、第１オペランド、第２オ
ペランドがＲ１，Ｘｔポートから出力され。

ＰＡＤ−３２に送出される。ＰＡＤ−３２ではＡＲ全命
令０２部に指定される。第１．第２オペランド間の固定
小数点加算を行い、その結果はＲＥＧ−７０４に格納さ
れる０次に、Ｌ命令がＩＲ−１３に入ると、そのｘｌ、
Ｂｚ部がＣＭＰ−５０１、ＣＭＰ−５０６に入力され、
ＲＥＧ−２２内にあるＡＲ全命令Ｒ１部と比較の結果。

ＣＭＰ−５０６の出力がオンとなる。すなわち、Ｌ命令
のペースレジスタとＡＲ全命令変更するレジスタが一致
していることが検出される。Ｌ命令ではＢＥＮＲＬがオ
ンとなる。また、ＡＲ全命令はＲＥＧ−２２内のＰＡ信
号オンとなり、ＡＲ全命令ＲＥＧ−２２に入った時点で
はＦＦ−５０３がオンとなるため、ＡＮＤゲート５０８
の出力であるＡＷＢがオントなる。ＡＷＸはＣＭＰ−５
０１１’の比較により一致が見られないため、オフであ
る。

また、ＡＷ倍信号オンとなる。これによって、５ＥＬ−
３６は０Ｒ−２４のＢｚポートの出力ではなく、ＰＡＤ
−３２の出力、すなわち、ＡＲ全命令Ｄステージ先行演
算結果を選択し、ＡＡ−２１のＢｚボートに入力する。

これにより、Ｌ命令が必要なペースレジスタの値はＡＲ
全命令演算結果がＥＵ−３で生成されるまで待ち合せる
ことなくＰＡＤ−３２から得られ、アドレス計算が直ち
に行える。一方、ＡＷ倍信号ＡＣＣ−４５からのＡＣＯ
ＮＦ信号をリセットする１本実施例の場合ＡＷ倍信号Ｌ
命令のＤステージと同時にオンとなるため、ＡＣＯＮＦ
信号は結果的に全くオンとならない。

このため、Ｌ命令は直ちにＤＳ信号を発行して、Ｄステ
ージを完了することになる。

次に第３Ｂ図で示した条件コードコンフリクト処理は次
のように処理される。ＣＲ全命令ＩＲ−１３に格納され
ると、そのＲｘ、Ｒｘ部が０Ｒ−２４に送られ、第１．
第２オペランドがＲｘ、Ｘｚポートから出力され、ＰＡ
Ｄ−３２に送出される。

ＰＡＤ−３２ではＣＲ全命令０２部で指定される比較を
行い、結果の条件コードをＲＥＧ−７０５に格納する。

またＤＥＣ−１５からＤＪＣ−４８に送出される命令解
読情報ＣＣＣＨＧ及びＰＡが共にオンとなるため、ＣＲ
全命令Ｄステージが完了しＤＳ信号がオンとなると、Ｆ
Ｆ−６０４がセットされ、ＶＡＬＩＤ信号がオンとなる
１次にＬ命令がＩＲ−１３に入ると、命令解読情報ＢＣ
がオンとなり、そのＤＳ信号がオンとなった時に、ＤＪ
信号がオンとなる。この時読に、ＣＲ全命令設定したＣ
Ｃが有効であることを示すＶＡＬＩＯ信号がオンとなっ
ているため、ＣＣコンフリクト検出回路ＢＣＣ−５１で
は、ＣＣ０ＮＦ信号をリセットする。

本実施例の場合ＤＪ信号は、ＢＣ命令のＤステージと同
時にオンとなるため、ＣＣ０ＮＦ信号は結果的に全くオ
ンとならない、また、ＰＡＤ−３２から送られるＣＣを
用いて、ＢＣＣ−５１は、ＢＣ命令のＭ１部と比較した
結果、分岐不成立であることを検出する。よってＢＣＴ
ＫＮ信号１９はオフのままである、よって５ＥＬ−９は
それまでと同一のストリームを選択するので１次にはＩ
　Ｒ−１３にはＢＣ命令に引き続くＬ命令が格納される
。

ＣＣ０ＮＦ信号はオフであるのでＬ命令は直ちにＤステ
ージを完了しＤＳ信号を発行する。

以上のように動作することにより、第３Ａ。

３Ｂ図の各命令列は、第４Ａ、４Ｂ図の各々の後半に示
すようにパイプラインの空きなく処理される。

〔発明の変形例〕

ＰＡＤ−３２の機能には、固定小数点の加減算があるが
、これを上記実施例のように専用の演算器（加減算器）
を用いて構成する方法もあるが。

ＡＡ−２１を用いて行う方法もある。このためには、Ａ
Ａ入力部に補数生成回路を設けること、ＡＡ−２１にて
Ｄステージ先行演算を行う命令を検出した時に、該命令
の演算をＡＡ−２１にて行うのに必要なＡＡ制御情報を
生成する回路等が必要である。

〔発明の効果〕

本発明によれば、アドレスコンフリクトや条件コードコ
ンフリクトが発生した時でもバイプラインの空きなく命
令処理を行うことができるので。

処理装置の高速化に効果がある。

アドレスコンフリクトはシステム系プログラムでは全命
令に対し、１０％程度の割合で発生し。

その処理はプログラムの処理時間の約１割程度を占める
重要なものである。このうち１本発明にて高速化できる
のは、その１／３程度であるから、処理装置全体の速度
を約３％程度高速化できる可能性があると考えられる。

一方１条件コードコンフリクトはシステム系プログラム
では２０〜３０％程度の割合で発生し、その処理はプロ
グラムの処理時間の約２割程度を占める重要なものであ
る。

このうち本発明にて高速化できるのは、その１／４８！
度であるから、処理装置全体の速度を約５％程度高速化
できる可能性があると考えられる。

【図面の簡単な説明】

第１図は本発明による情報処理装置の全体構成、　　　
′第３Ａ〜３Ｂ図は、本実施例で前提とする命令フォー
マット、第３Ａ〜３Ｂ図は１本実施例で高速化可能なア
ドレスコンフリクト及び条件コードコンフリクトを起こ
している命令列の例、第４Ａ。 ４Ｂ図は、上記命令列の従来技術及び本発明によるパイ
プライン処理ステージ、第５図はアドレスラップアラウ
ンド制御回路の詳細、第６図はＤステージ判定制御回路
の詳細、第７図はＤステージ先行演算器の詳細である。 １・・・命令ユニット、２・・・記憶ユニット、３・・
・演算ユニット、１３・・・命令レジスタ、２４・・・
汎用レジスタ、２１・・・アドレス加算器、３２・・・
Ｄステージ先行演算器、４３・・・アドレスラップアラ
ウンド制御回路、４８・・・Ｄステージ判定制御回路、
５８・・・演算器。

Claims (1)

1. 【特許請求の範囲】 １、パイプラインモードで各命令を複数のステージに分
   けて実行する情報処理装置であって、演算に必要なデー
   タとして主記憶に置かれていないもののみを用いる命令
   を識別する命令識別手段と、演算に必要なデータとして
   主記憶に置かれているものを用いる命令を含む命令グル
   ープの演算を行う第１の演算手段と、該第１の演算手段
   に対して演算データを供給する第１の演算データ供給手
   段と、該命令識別手段にて識別された命令の演算を行う
   第２の演算手段と、該第２の演算手段に対して演算デー
   タを供給する第２の演算データ供給手段と、任意の命令
   Ｂについて、先行する命令Ａの演算結果を命令Ｂの所定
   のステージにおいて利用するか否かを検出する手段と、
   該検出結果が肯定的となった場合には命令Ｂの該所定の
   ステージの実行を、命令Ａに対する演算が上記第１、第
   ２の演算手段のいずれかで終了するまで禁止する手段と
   第２の演算手段で演算が終了した場合該演算結果を命令
   Ｂの所定のステージの処理手段に供給する従演算結果供
   給手段とを有する情報処理装置。 ２、該第２の演算データ供給手段の一部として、命令の
   アドレス計算及びそのステージにて行われる処理に必要
   なレジスタデータを読み出す、レジスタ読み出し手段を
   含むことを特徴とする、第１項記載の情報処理装置。 ３、該検出手段は、任意の命令Ｂが該先行命令Ａの演算
   結果を、命令Ｂの演算に必要なオペランドもしくは分岐
   先命令アドレスを算出するステージにおいて利用して該
   アドレスを算出するか否かを検出する手段である第１項
   又は第２項の情報処理装置。 ４、該検出手段は、任意の命令Ｂが該先行命令Ａの演算
   結果により定められる条件コードを、命令Ｂの所定ステ
   ージにおいて利用して分岐成功不成功の判定を行うか否
   かを、検出する手段である第１項又は第２項の情報処理
   装置。