JPS5890247A - 情報処理装置のパイプライン制御方式 - Google Patents
情報処理装置のパイプライン制御方式Info
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- JPS5890247A JPS5890247A JP56188888A JP18888881A JPS5890247A JP S5890247 A JPS5890247 A JP S5890247A JP 56188888 A JP56188888 A JP 56188888A JP 18888881 A JP18888881 A JP 18888881A JP S5890247 A JPS5890247 A JP S5890247A
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- 238000000034 method Methods 0.000 claims abstract description 7
- 238000012545 processing Methods 0.000 claims description 19
- 230000010365 information processing Effects 0.000 claims description 7
- 238000012986 modification Methods 0.000 claims description 3
- 230000004048 modification Effects 0.000 claims description 3
- 238000012546 transfer Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する分骨の説明
本発明は、情報処理装置の命令制御方式に関するもので
ある。
ある。
（２）従来の技術の説明
従来から、高性能な情報処理装置においては、命令の処
理をいくつかのステージに分割し、各ステージは、］つ
の命令の処理を終了すると、その命令が最終のステージ
で処理を完了するのを待たずに次の命令の処理を開始す
る、パイプライン制御方式が採られている。
理をいくつかのステージに分割し、各ステージは、］つ
の命令の処理を終了すると、その命令が最終のステージ
で処理を完了するのを待たずに次の命令の処理を開始す
る、パイプライン制御方式が採られている。
また、情報処理装置は、一般にレジスタとレジスタ間の
演算命令（以下ＲＲ命令と称する）と、レジスタとメモ
リ間の演算命令（ツメ下ＲＳ命令と称する）とを備えて
おり、ｔｔＳ命令のオはランドのうち、メモリに存在す
るオはランドを参照するためのメモリアドレスは、レジ
スタに格納されたベースアドレス、インデクス値と、命
令自体に含まれるディスプレイスメントとの和で指定さ
れる方式がひろく採られている。
演算命令（以下ＲＲ命令と称する）と、レジスタとメモ
リ間の演算命令（ツメ下ＲＳ命令と称する）とを備えて
おり、ｔｔＳ命令のオはランドのうち、メモリに存在す
るオはランドを参照するためのメモリアドレスは、レジ
スタに格納されたベースアドレス、インデクス値と、命
令自体に含まれるディスプレイスメントとの和で指定さ
れる方式がひろく採られている。
い−２、ｒｊｓ命令が、次の５つのステージ、すなわち
命令解読のだめの１〕ステージと、ベースアドレス、イ
ンデクス値のレジスタからの読み出しとアドレス計算の
処理のためのＡステージと、レジスタやメモリからのオ
はランドの読み出しのためのＢステージと、演算のため
のＥステージと、結果の格納のためのＷステージとによ
って処理されるものと仮定する。■ＬＳ命令が連続する
場合の命令処理の流れを、第１図（ａ）に示す。
命令解読のだめの１〕ステージと、ベースアドレス、イ
ンデクス値のレジスタからの読み出しとアドレス計算の
処理のためのＡステージと、レジスタやメモリからのオ
はランドの読み出しのためのＢステージと、演算のため
のＥステージと、結果の格納のためのＷステージとによ
って処理されるものと仮定する。■ＬＳ命令が連続する
場合の命令処理の流れを、第１図（ａ）に示す。
ＲＲ命令は、オはランドがレジスタに存在するため、Ａ
ステージの処理が不要である。このため、第１図（ｂ）
に示すとおり、Ａステージを除去することが可能である
が、第１図（σ）に示すように、ＲＲ命令の処理にダミ
ーとしてＡステージを挿入した場合と比較して、 ■ ＲＲ命令（命令ｎ−４−１）と先行するＲ８命令（
命令ｎ）とが、同時にＥステージの処理を必要とし、演
算器に対する競合が生じる、■ 命令ルから命令ル＋２
までの実行時間を比較すると、ＲＲ命令のＡステージを
除去しても、高速化は図れない、 などの問題がある。
ステージの処理が不要である。このため、第１図（ｂ）
に示すとおり、Ａステージを除去することが可能である
が、第１図（σ）に示すように、ＲＲ命令の処理にダミ
ーとしてＡステージを挿入した場合と比較して、 ■ ＲＲ命令（命令ｎ−４−１）と先行するＲ８命令（
命令ｎ）とが、同時にＥステージの処理を必要とし、演
算器に対する競合が生じる、■ 命令ルから命令ル＋２
までの実行時間を比較すると、ＲＲ命令のＡステージを
除去しても、高速化は図れない、 などの問題がある。
また分岐が成功して分岐先がＲＹｔ命令の場合にも、Ｒ
Ｒ命令にダミーとしてＡステーシラ挿入した場合（第１
図（Ｃ））と、Ａステージを除去した場合（第１図（カ
）とを比較すると、上記■と同一の問題がある（第１図
（Ｃ）、 （＝４は分岐先命令の解読が分岐命令のＥス
テージで可能となる場合の例）。
Ｒ命令にダミーとしてＡステーシラ挿入した場合（第１
図（Ｃ））と、Ａステージを除去した場合（第１図（カ
）とを比較すると、上記■と同一の問題がある（第１図
（Ｃ）、 （＝４は分岐先命令の解読が分岐命令のＥス
テージで可能となる場合の例）。
このため一般には、［Ｒ命令にもＡステージをダミーと
して挿入する方式が採られている。
して挿入する方式が採られている。
（３）発明の目的
本発明は、これらの問題を解決するために、演算器を使
用する必要のないロード／ストア命令や分岐成功を検出
し、この直後に実行すべき命令がＲＲ命令であれば、ア
ドレス修飾ステージをスキップするとともに、後続命令
をも同時に解読を開始することによって、ＲＲ命令の実
行時間を短縮することを特徴とし、その目的は、情報処
理装置の高速化を図ることにある。
用する必要のないロード／ストア命令や分岐成功を検出
し、この直後に実行すべき命令がＲＲ命令であれば、ア
ドレス修飾ステージをスキップするとともに、後続命令
をも同時に解読を開始することによって、ＲＲ命令の実
行時間を短縮することを特徴とし、その目的は、情報処
理装置の高速化を図ることにある。
（４）発明の構成および作用の説明
第２図は本発明の実施例であり、Ｒ８命令は、前述のと
おりＤステージ、Ａステージ、Ｂステージ、゛Ｅステー
ジ、Ｗステージの＋１ｎｔ Ｋ処理されるものとする。
おりＤステージ、Ａステージ、Ｂステージ、゛Ｅステー
ジ、Ｗステージの＋１ｎｔ Ｋ処理されるものとする。
］は命令バッファ（以下ＩＢＲと称す）であり、メモリ
２から、次に実行すべき命令とそれに続く複数の命令が
読み出されて、補充されているものとする。
２から、次に実行すべき命令とそれに続く複数の命令が
読み出されて、補充されているものとする。
命令は、命令Ｍ読のためのＩｔ’ｌ制御回路３によって
解読され、解読結果および付随する制御情報は、ラッチ
群４に保持される。次に、アドレス計算のための制御回
路５は、ラッチｌｉ’ｐ ４の内容に従って、レジスタ
６からベースアドレスやインデクス値を取り出して、ア
ドレス計算を行ない、その結果および付随する制御ｔｔ
Ｖ報を、ラツヂノ）Ｒ７に保持する。
解読され、解読結果および付随する制御情報は、ラッチ
群４に保持される。次に、アドレス計算のための制御回
路５は、ラッチｌｉ’ｐ ４の内容に従って、レジスタ
６からベースアドレスやインデクス値を取り出して、ア
ドレス計算を行ない、その結果および付随する制御ｔｔ
Ｖ報を、ラツヂノ）Ｒ７に保持する。
オはランド取シ出しのための制御回路８は、ラッチ群７
の内容を参照して、レジスタ９（レジスタ６と同一実体
）やメモリ１０（メモリ２と同一実体）からオＲランド
を取り出し、付随する制御情報とともに、ラッチ群１１
に保持する。
の内容を参照して、レジスタ９（レジスタ６と同一実体
）やメモリ１０（メモリ２と同一実体）からオＲランド
を取り出し、付随する制御情報とともに、ラッチ群１１
に保持する。
演算制御回路１２は、ラッチ群１１の内容に従って、演
算器１３を用いて演算を行なう。Ｗステージに関連する
部分は省略しである。
算器１３を用いて演算を行なう。Ｗステージに関連する
部分は省略しである。
Ｒ８命令の１つであるロード命令は、Ｂステージでメモ
＋３１０から読み出したデータを、演算器１３を介さず
にレジスタ１４（レジスタ６．９と同一実体）Ｋ％Ｅス
テージあるいはＷステージで格納し、またＲ８命令の１
つであるストア命令は、Ｂステージでレジスタ９から読
み出したデータを、演算器１３を介さずに、メモＩＪ
１５ （メモリ２゜１０と同一実体）に、Ｅステージあ
るいはＷステージで格納する（従来技術にて可能である
）。
＋３１０から読み出したデータを、演算器１３を介さず
にレジスタ１４（レジスタ６．９と同一実体）Ｋ％Ｅス
テージあるいはＷステージで格納し、またＲ８命令の１
つであるストア命令は、Ｂステージでレジスタ９から読
み出したデータを、演算器１３を介さずに、メモＩＪ
１５ （メモリ２゜１０と同一実体）に、Ｅステージあ
るいはＷステージで格納する（従来技術にて可能である
）。
次に、第２図に従って、ロード／ストア命令とＲＲ命令
が連続する場合の動作を説明する。ロード／ストア命令
がＤステージで解読されると、その結果をラッチ群４に
保持し、Ａステージの処理に移行するとともに、ＩＢＲ
内の該ロッド／ストア命令に続く命令１６を、制御回路
３によって解読開始する。
が連続する場合の動作を説明する。ロード／ストア命令
がＤステージで解読されると、その結果をラッチ群４に
保持し、Ａステージの処理に移行するとともに、ＩＢＲ
内の該ロッド／ストア命令に続く命令１６を、制御回路
３によって解読開始する。
さらに、命令１６をＲＲ命令と見なした場合の次命令１
７、例えばＲＲ命令が２バイト長であれば、命令１６の
アドレス−１−２バイト目以降を、制御回路３と同じ機
能を持つ制御回路１８で解読する。いま、制御回路３で
命令］４６がＲＲ命令でないことが検出されると直ちに
制御回路１８の動作を中止し、制御回路３の出力をラッ
チ群４にセツトシて、以降、命令］６のＡ、 Ｂ、Ｅ
、Ｗステージを順次処理する。
７、例えばＲＲ命令が２バイト長であれば、命令１６の
アドレス−１−２バイト目以降を、制御回路３と同じ機
能を持つ制御回路１８で解読する。いま、制御回路３で
命令］４６がＲＲ命令でないことが検出されると直ちに
制御回路１８の動作を中止し、制御回路３の出力をラッ
チ群４にセツトシて、以降、命令］６のＡ、 Ｂ、Ｅ
、Ｗステージを順次処理する。
命令１７については、命令１６がＡステージに移行した
とき、再度Ｉ １３ Ｒ内の正しい位置、例えば命令１
６が４バイト長のＲ８命令であれば、命令１６のアドレ
ス＋４バイト目以降を切り出し、制御回路３により、Ｄ
ステージの処理が行なわれる。この様子を、第３図（ａ
）に示す。
とき、再度Ｉ １３ Ｒ内の正しい位置、例えば命令１
６が４バイト長のＲ８命令であれば、命令１６のアドレ
ス＋４バイト目以降を切り出し、制御回路３により、Ｄ
ステージの処理が行なわれる。この様子を、第３図（ａ
）に示す。
制御回路３で、命令］、６がＲＲ命令であることが検出
された場合には、制御回路３の出力は、ラッチｆｆｆ
７に送られ、命令１６のＡステージはスキップされ、Ｂ
ステージ以降の処理が行なわれる。
された場合には、制御回路３の出力は、ラッチｆｆｆ
７に送られ、命令１６のＡステージはスキップされ、Ｂ
ステージ以降の処理が行なわれる。
同時に、制御回路１Ｂの出力は有効とされ、ラッチ群４
にセットされ、命令１７については、Ａステージ以降の
処理が行なわれる。命令１７も才たＲＲ命令である場合
でも、ラッチ群７に命令１６に関する情報がセットされ
るので、制御回路１８の出力を、−Ｂラッチ群４にセッ
トしで、Ａステージの処理をダミーとして挿入する。こ
の様子を第３図（ｈ）に示す。
にセットされ、命令１７については、Ａステージ以降の
処理が行なわれる。命令１７も才たＲＲ命令である場合
でも、ラッチ群７に命令１６に関する情報がセットされ
るので、制御回路１８の出力を、−Ｂラッチ群４にセッ
トしで、Ａステージの処理をダミーとして挿入する。こ
の様子を第３図（ｈ）に示す。
第３図（ｂ）に示すように、ロード／ストア命令ルとＲ
Ｒ命令ル＋１とのＥステージが重なるが、命令ルは前述
のとおり演算器を使用しないので競合しない。またＢス
テージ、Ｗステージの重なりについては、ＲＲ命令ル＋
１がレジスタのみをアクセスするため、レジスタの多ポ
ート化などにより、６易に競合を避けることができる。
Ｒ命令ル＋１とのＥステージが重なるが、命令ルは前述
のとおり演算器を使用しないので競合しない。またＢス
テージ、Ｗステージの重なりについては、ＲＲ命令ル＋
１がレジスタのみをアクセスするため、レジスタの多ポ
ート化などにより、６易に競合を避けることができる。
またロード／ストア命令のオはランド格納をＥステージ
で行なえば、Ｗステージの重なりは問題にならない。
で行なえば、Ｗステージの重なりは問題にならない。
いま、命令ルがロード命令であり、命令ル＋１が命令ル
でロードされるレジスタの内容をオはランドとして用い
る場合には、第２図に示すように、ロード命令のＢステ
ージでメモリ１０から読み出したデータを、データ線１
９によってレジスタに送るとともに、データ線２０をパ
イ・ぞスとして用い、演算器１３にデータを送ることに
よって、次のサイクルでＲＲ命令のＥステージの処理が
可能となる。
でロードされるレジスタの内容をオはランドとして用い
る場合には、第２図に示すように、ロード命令のＢステ
ージでメモリ１０から読み出したデータを、データ線１
９によってレジスタに送るとともに、データ線２０をパ
イ・ぞスとして用い、演算器１３にデータを送ることに
よって、次のサイクルでＲＲ命令のＥステージの処理が
可能となる。
分岐が成功した場合には、分岐先命令と、分岐先命令ア
ドレスにＲＲ命令長を加えたアドレス以降を命令と見な
して、同時に両者の解読を開始して、以下同様の処理を
行なう。この様子を第３図（Ｃ）に示す。
ドレスにＲＲ命令長を加えたアドレス以降を命令と見な
して、同時に両者の解読を開始して、以下同様の処理を
行なう。この様子を第３図（Ｃ）に示す。
（５）効果の説明
以上説明したように、ロード命令あるいはストア命令に
続いてＲＲ命令が出現する場合（第３図（ｂ））、ＲＲ
命令の実行時間を見かけ上零にすることが可能であり、
従来方式（第１図（α）、（Ａ））に比べて高速化が図
れる。才た分岐成功時に、分岐先がＲＲ命令である場合
（第３図（Ｃ））には、従来方式（第１図（Ｃ）、（→
）に比べて］、マシンサイクルの高速化が図れる。ロー
ド／ストア命令の直後や分岐成功時の分岐先にＲＲ命令
が出現する頻度は、一般に高いことから、情報処理装置
の処理能力向上に有効である。
続いてＲＲ命令が出現する場合（第３図（ｂ））、ＲＲ
命令の実行時間を見かけ上零にすることが可能であり、
従来方式（第１図（α）、（Ａ））に比べて高速化が図
れる。才た分岐成功時に、分岐先がＲＲ命令である場合
（第３図（Ｃ））には、従来方式（第１図（Ｃ）、（→
）に比べて］、マシンサイクルの高速化が図れる。ロー
ド／ストア命令の直後や分岐成功時の分岐先にＲＲ命令
が出現する頻度は、一般に高いことから、情報処理装置
の処理能力向上に有効である。
第１図（ａ）乃至（勾は従来技術による命令の・々イブ
ライン内における流れの例を示す説明図、第２図は本発
明の実施例を示すブロック図、第３図（α）乃至（Ｃ）
は第２図の実施例における命令のパイプライン内での流
れの例を示す説明図である。 図において、ｌは命令バッファレジスタ（ＩＢＲ）、２
．１０．１５はメモリ、６，９．１４はレジスタ、４．
’７． １１はラッチ１１竿、３，１８はＤステー
ジ制御回路、５はＡステージ制御回路、８はＢステージ
制御回路、１２はＥステージ制御回路、１３は演算器、
をそれぞれ示す。 ｉｐ！ｊ許出願人出願人本電信電話公社代理人弁理士
森 １） 寛第 １ 図 第 ２１２１ 第 ３ 図
ライン内における流れの例を示す説明図、第２図は本発
明の実施例を示すブロック図、第３図（α）乃至（Ｃ）
は第２図の実施例における命令のパイプライン内での流
れの例を示す説明図である。 図において、ｌは命令バッファレジスタ（ＩＢＲ）、２
．１０．１５はメモリ、６，９．１４はレジスタ、４．
’７． １１はラッチ１１竿、３，１８はＤステー
ジ制御回路、５はＡステージ制御回路、８はＢステージ
制御回路、１２はＥステージ制御回路、１３は演算器、
をそれぞれ示す。 ｉｐ！ｊ許出願人出願人本電信電話公社代理人弁理士
森 １） 寛第 １ 図 第 ２１２１ 第 ３ 図
Claims (1)
- レジスタとレジスタ間の演算命令と、レジスタとメモリ
間の演算命令を命令セットの一部として有し、またメモ
リアドレスとしてレジスタに格納されたベース値、イン
デクス値などを用いて修飾したアドレスを使用する情報
処理装置において、レジスタとメモリ間で情報の加工あ
るいは内容のチェックを伴なわずに転送を行なうロード
命令あるいはストア命令の出現と分岐の成功とを検出す
る第１の手段と、第１の手段でロード命令やストア命令
の出現や分岐の成功が検出されたとき、命令バッファに
読み出されている次に実行すべき第１の命令と、命令バ
ッファ上の第１の命令アドレスにレジスタとレジスタ間
の演算命令の命令長音訓えたアドレス以降の部分を第２
の命令と見なし、同時に２つの命令の解読を開始する第
２の手段と、第１の命令がレジスタとレジスタ間の演算
命令であることが解読された場合には、第１の命令のア
ドレス修飾の処理ステージをスキップして、第１の命令
の解読結果をオはランド読み出し処理ステージが参照す
るラッチ１１ηに送り、オはランド取り出し以降の処理
を行なうとともに、第２の命令の解読結果を有効として
、第２の命令のアドレス修飾以降の処理を行なう第３の
手段と、第１の命令がレジスタとレジスタ間の演算命令
でない場合には第２の命令の解読結果を無効にし、第１
の命令の解読終了後第］−の命令の次に実行すべき命令
の解読を行なう第４の手段と、第１の手段でロード命令
が検出され、これに続く第１の命令が、レジスタとレジ
スタ間の演算命令でありかつ先行するロード命令でロー
ドされるレジスタをオはランド取り出しレジスタとして
指定している場合には、メモリから読み出した情報をレ
ジスタにロードすると同時に演算器に送り、第］の命令
の演算を行なう第５の手段とを有し、ロード／ストア命
令あるいは分岐成功の直後に現われるレジスタとレジメ
タ間の演算命令の実行時間を短縮することを特徴とする
情報処理装置のパイプライン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188888A JPS5890247A (ja) | 1981-11-25 | 1981-11-25 | 情報処理装置のパイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188888A JPS5890247A (ja) | 1981-11-25 | 1981-11-25 | 情報処理装置のパイプライン制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890247A true JPS5890247A (ja) | 1983-05-28 |
Family
ID=16231633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188888A Pending JPS5890247A (ja) | 1981-11-25 | 1981-11-25 | 情報処理装置のパイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890247A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115542A (ja) * | 1985-11-15 | 1987-05-27 | Hitachi Ltd | 情報処理装置 |
| JPS62262141A (ja) * | 1986-05-09 | 1987-11-14 | Hitachi Ltd | データ処理装置 |
| EP0272705A2 (en) * | 1986-12-29 | 1988-06-29 | Matsushita Electric Industrial Co., Ltd. | Loosely coupled pipeline processor |
| JPS6453235A (en) * | 1988-05-25 | 1989-03-01 | Nec Corp | Risc type microprocessor |
| JP2010538398A (ja) * | 2007-09-06 | 2010-12-09 | クゥアルコム・インコーポレイテッド | マルチステージデータ処理パイプラインにおける命令実行システム及び方法 |
| JP2012150589A (ja) * | 2011-01-18 | 2012-08-09 | Toshiba Corp | 演算装置 |
-
1981
- 1981-11-25 JP JP56188888A patent/JPS5890247A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115542A (ja) * | 1985-11-15 | 1987-05-27 | Hitachi Ltd | 情報処理装置 |
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| JPH0827720B2 (ja) * | 1986-05-09 | 1996-03-21 | 株式会社日立製作所 | データ処理装置 |
| EP0272705A2 (en) * | 1986-12-29 | 1988-06-29 | Matsushita Electric Industrial Co., Ltd. | Loosely coupled pipeline processor |
| JPS63167935A (ja) * | 1986-12-29 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 可変パイプラインプロセツサ |
| JPS6453235A (en) * | 1988-05-25 | 1989-03-01 | Nec Corp | Risc type microprocessor |
| JP2010538398A (ja) * | 2007-09-06 | 2010-12-09 | クゥアルコム・インコーポレイテッド | マルチステージデータ処理パイプラインにおける命令実行システム及び方法 |
| US8868888B2 (en) | 2007-09-06 | 2014-10-21 | Qualcomm Incorporated | System and method of executing instructions in a multi-stage data processing pipeline |
| JP2012150589A (ja) * | 2011-01-18 | 2012-08-09 | Toshiba Corp | 演算装置 |
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