JPS63167935A - 可変パイプラインプロセツサ - Google Patents
可変パイプラインプロセツサInfo
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- JPS63167935A JPS63167935A JP61311023A JP31102386A JPS63167935A JP S63167935 A JPS63167935 A JP S63167935A JP 61311023 A JP61311023 A JP 61311023A JP 31102386 A JP31102386 A JP 31102386A JP S63167935 A JPS63167935 A JP S63167935A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータの高速化を目的とじた可変パイ
プラインプロセッサに関するものである。
プラインプロセッサに関するものである。
従来の技術
従来のパイプラインプロセッサとしては、例えば元岡達
「計算機システム技術」、（昭４８．４゜２０）、オー
ム社、Ｐ９３〜９９に示されている。
「計算機システム技術」、（昭４８．４゜２０）、オー
ム社、Ｐ９３〜９９に示されている。
第３図はこの従来のパイプラインプロセッサの構成図を
示すものである。第３図において、９は命令解読装置、
１０はオペランドのアドレス計算を行なうオペランド先
読み装置ａ、１１はオペランドの先読みを行なうオペラ
ンド先読み装置す。
示すものである。第３図において、９は命令解読装置、
１０はオペランドのアドレス計算を行なうオペランド先
読み装置ａ、１１はオペランドの先読みを行なうオペラ
ンド先読み装置す。
１２は演算装置、１３は命令コードの先読みを行なう命
令先読み装置、１４はメモリ・Ｉｌｏなどを接続するチ
ップパス、１５はオペランド先読み装置ｂ１１、命令先
読み装置１３およびオペランドの書き込み時の演算装置
１２からの要求を調停しチップパス１４の制御を行なう
パス制御装置である。
令先読み装置、１４はメモリ・Ｉｌｏなどを接続するチ
ップパス、１５はオペランド先読み装置ｂ１１、命令先
読み装置１３およびオペランドの書き込み時の演算装置
１２からの要求を調停しチップパス１４の制御を行なう
パス制御装置である。
命令解読装置９は、命令先読み装置１３により先読みさ
れた命令コードを解読し、命令実行に関する制御情報と
、メモリオペランドのフェッチを伴う場合はオペランド
のアドレス計算および先読みのための制御情報を、また
、メモリへの書き込みを伴う場合はオペランドのアドレ
ス計算のための制御情報を、オペランド先読み装置ａｌ
ｏに発行する。
れた命令コードを解読し、命令実行に関する制御情報と
、メモリオペランドのフェッチを伴う場合はオペランド
のアドレス計算および先読みのための制御情報を、また
、メモリへの書き込みを伴う場合はオペランドのアドレ
ス計算のための制御情報を、オペランド先読み装置ａｌ
ｏに発行する。
オペランド先読み装置ａｌｏは、オペランドのアドレス
計算を行ないオペランドアドレスとメモリ参照に伴う制
御情報と、命令実行に関する制御情報をオペランド先読
み装置ｂ１１に送出する。
計算を行ないオペランドアドレスとメモリ参照に伴う制
御情報と、命令実行に関する制御情報をオペランド先読
み装置ｂ１１に送出する。
オペランド先読み装ｇ１ｂ １１は、メモリオペランド
のフェッチが必要な場合はパス制御装置１５へ要求を出
し、オペランド先読み装置ａｌｏより受は取ったオペラ
ンドアドレスに従ってメモリの先読みを行なう、先読み
データ、書き込みアドレス、および命令実行に関する制
御情報は、演算装置１２に送出する。
のフェッチが必要な場合はパス制御装置１５へ要求を出
し、オペランド先読み装置ａｌｏより受は取ったオペラ
ンドアドレスに従ってメモリの先読みを行なう、先読み
データ、書き込みアドレス、および命令実行に関する制
御情報は、演算装置１２に送出する。
演算装置１２は、オペランド先読み装置ｂ１１より受は
取った先読みデータ、および命令実行に間する制御情報
に従って演算を実行する。また、演算結果のメモリへの
書き込みを必要とする場合はパス制御装置１５へ要求を
出し、オペランド先読み装ｆａｂ １１より受は取った
書き込みアドレスに従って演算結果のメモリへの書き込
みを行う。
取った先読みデータ、および命令実行に間する制御情報
に従って演算を実行する。また、演算結果のメモリへの
書き込みを必要とする場合はパス制御装置１５へ要求を
出し、オペランド先読み装ｆａｂ １１より受は取った
書き込みアドレスに従って演算結果のメモリへの書き込
みを行う。
以上のように構成された従来のパイプラインプロセッサ
について、以下その動作を説明する。
について、以下その動作を説明する。
第４図は動作波形図を示すものである。命令解読装置９
、オペランド先読み装置ａｌｏ、オペランド先読み装置
ｂ１１、および演算装置１２において実行されている命
令をクロック単位で示している。各装置の必要クロック
数は、命令解読装置９（１クロツク）、オペランド先読
み装置ａｌＯ（１クロツク）、オペランド先読み装置ｂ
ｌｌ（３クロツク）、および演算装置１２（１クロツク
）の場合を示している。実行している命令シーケンスは
、メモリオペランドのフェッチが必要な命令に続いて２
命令のメモリオペランドのフェッチが不要な命令を実行
し、この３命令の繰り返しとなっている。具体的には、
命令１．４，７，１０，１３がメモリオペランドのフェ
ッチが必要な命令であり、命令２，３，５，６，８．９
，１１，１２゜１４．１５がメモリオペランドのフェッ
チが不要な命令である。またパイプラインの初期状態は
空状態（例えば条件分岐時）としている、命令１は、ク
ロック上工に命令解読装置９で命令解読が行なわれ、命
令実行に関する制御情報と、オペランドのアドレス計算
および先読みのための制御情報をオペランド先読み装置
ａｌＯへ発行する。クロックｔ２にオペランド先読み装
置ａｌｏでオペランドのアドレス計算および先読みのた
めの制御情報に従って、オペランドのアドレス計算が行
なわれ、オペランドアドレスと、命令実行に間する制御
情報と、オペランドのアドレス計算および先読みのため
の制御情報をオペランド先読み装置ｂ１１へ送出する。
、オペランド先読み装置ａｌｏ、オペランド先読み装置
ｂ１１、および演算装置１２において実行されている命
令をクロック単位で示している。各装置の必要クロック
数は、命令解読装置９（１クロツク）、オペランド先読
み装置ａｌＯ（１クロツク）、オペランド先読み装置ｂ
ｌｌ（３クロツク）、および演算装置１２（１クロツク
）の場合を示している。実行している命令シーケンスは
、メモリオペランドのフェッチが必要な命令に続いて２
命令のメモリオペランドのフェッチが不要な命令を実行
し、この３命令の繰り返しとなっている。具体的には、
命令１．４，７，１０，１３がメモリオペランドのフェ
ッチが必要な命令であり、命令２，３，５，６，８．９
，１１，１２゜１４．１５がメモリオペランドのフェッ
チが不要な命令である。またパイプラインの初期状態は
空状態（例えば条件分岐時）としている、命令１は、ク
ロック上工に命令解読装置９で命令解読が行なわれ、命
令実行に関する制御情報と、オペランドのアドレス計算
および先読みのための制御情報をオペランド先読み装置
ａｌＯへ発行する。クロックｔ２にオペランド先読み装
置ａｌｏでオペランドのアドレス計算および先読みのた
めの制御情報に従って、オペランドのアドレス計算が行
なわれ、オペランドアドレスと、命令実行に間する制御
情報と、オペランドのアドレス計算および先読みのため
の制御情報をオペランド先読み装置ｂ１１へ送出する。
クロックｔ３〜ｔ５にオペランド先読み装置ｂ１１でア
ドレス計算および先読みのための制御情報に従って、オ
ペランドの先読みが行なわれ、先読みデータと、命令実
行に間する制御情報を演算装置１２へ送出する。クロッ
クｔθに演算装置１２において命令実行に関する制御情
報に従って、実行する。命令２は、クロックｔ２に命令
解読装置１で命令解読が行なわれ、メモリオペランドの
フェッチが不要な命令のため命令実行に関する制御情報
だけをオペランド先読み装置ａｌｏへ発行する。クロッ
クｔ３にオペランド先読み装置ａｌｏのステージを通る
が、オペランドのアドレス計算および先読みのための制
御情報が無いため何も行なわず、命令実行に関する制御
情報をオペランド先読み装置ｂ１１へ送出しようとする
。しかし、命令１のオペランド先読み装置ｂ１１での実
行が完了していないために、命令実行に関する命令２の
制御情報の送出はクロックｔ６まで遅延される。クロッ
クｔ６にオペランド先読み装置ｂ１１のステージを通る
が、オペランドのアドレス計算および先読みのための制
御情報が無いため何も行なわず、命令実行に関する制御
情報を演算装置１２へ送出する。クロックｔ７に演算装
置１２において命令実行に間する制御情報に従って、実
行する。
ドレス計算および先読みのための制御情報に従って、オ
ペランドの先読みが行なわれ、先読みデータと、命令実
行に間する制御情報を演算装置１２へ送出する。クロッ
クｔθに演算装置１２において命令実行に関する制御情
報に従って、実行する。命令２は、クロックｔ２に命令
解読装置１で命令解読が行なわれ、メモリオペランドの
フェッチが不要な命令のため命令実行に関する制御情報
だけをオペランド先読み装置ａｌｏへ発行する。クロッ
クｔ３にオペランド先読み装置ａｌｏのステージを通る
が、オペランドのアドレス計算および先読みのための制
御情報が無いため何も行なわず、命令実行に関する制御
情報をオペランド先読み装置ｂ１１へ送出しようとする
。しかし、命令１のオペランド先読み装置ｂ１１での実
行が完了していないために、命令実行に関する命令２の
制御情報の送出はクロックｔ６まで遅延される。クロッ
クｔ６にオペランド先読み装置ｂ１１のステージを通る
が、オペランドのアドレス計算および先読みのための制
御情報が無いため何も行なわず、命令実行に関する制御
情報を演算装置１２へ送出する。クロックｔ７に演算装
置１２において命令実行に間する制御情報に従って、実
行する。
発明が解決しようとする問題点
しかしながら上記のような構成では、メモリオベランド
のフェッチが不要な゛レジスタ間演算等の命令において
も、オペランドのアドレス計算や先読み等のパイプライ
ン・ステージの不必要な通過が必要となり、このため分
岐時等のパイプラインの乱れが発生した場合パイプライ
ンの充填のためのオーバヘッドが発生し、（構造化プロ
グラミングにおけるＣＡＳＥ文の多岐選択等において頻
発し、この場合比較命令と条件分岐命令の繰り返しとな
り実際に処理を行なっている時間よりもオーバヘッドの
方が多くの時間を消費する。）また、メモリオペランド
のフェッチが不要な命令のパイプライン・ステージの不
必要な通過により本来オペランドのフェッチが必要な命
令のオペランドアクセスのためのパス帯域を制限する（
メモリオペランドのフェッチが不要な命令と必要な命令
の命令出現頻度がｎ：１の場合、メモリオペランドのフ
ェッチが必要な命令のオペランドアクセスのためのパス
帯域はｎ ＋ １倍まで理論的には拡張可能である。）
という問題点を有していた。この例では、オペランド先
読みにおいてオペランド先読み装置ｂ１１が律速段階と
なりオペランドアクセスのためのパス帯域の６０％だけ
しかオペランドアクセスに使用されていない。
のフェッチが不要な゛レジスタ間演算等の命令において
も、オペランドのアドレス計算や先読み等のパイプライ
ン・ステージの不必要な通過が必要となり、このため分
岐時等のパイプラインの乱れが発生した場合パイプライ
ンの充填のためのオーバヘッドが発生し、（構造化プロ
グラミングにおけるＣＡＳＥ文の多岐選択等において頻
発し、この場合比較命令と条件分岐命令の繰り返しとな
り実際に処理を行なっている時間よりもオーバヘッドの
方が多くの時間を消費する。）また、メモリオペランド
のフェッチが不要な命令のパイプライン・ステージの不
必要な通過により本来オペランドのフェッチが必要な命
令のオペランドアクセスのためのパス帯域を制限する（
メモリオペランドのフェッチが不要な命令と必要な命令
の命令出現頻度がｎ：１の場合、メモリオペランドのフ
ェッチが必要な命令のオペランドアクセスのためのパス
帯域はｎ ＋ １倍まで理論的には拡張可能である。）
という問題点を有していた。この例では、オペランド先
読みにおいてオペランド先読み装置ｂ１１が律速段階と
なりオペランドアクセスのためのパス帯域の６０％だけ
しかオペランドアクセスに使用されていない。
本発明はかかる点に鑑み、分岐時等のパイプラインの乱
れが発生した場合のパイプラインの充填のためのオーバ
ヘッドを抑止し、また、メモリオペランドのフェッチが
不要な命令のパイプライン・ステージの不必要な通過に
よる本来メモリオペランドのフェッチが必要な命令のオ
ペランドアクセスのためのパス帯域の制限を抑止した可
変パイプラインプロセッサを提供することを目的とする
。
れが発生した場合のパイプラインの充填のためのオーバ
ヘッドを抑止し、また、メモリオペランドのフェッチが
不要な命令のパイプライン・ステージの不必要な通過に
よる本来メモリオペランドのフェッチが必要な命令のオ
ペランドアクセスのためのパス帯域の制限を抑止した可
変パイプラインプロセッサを提供することを目的とする
。
問題点を解決するための手段
本発明はオペランドのアドレス計算と先読みを行なうオ
ペランド先読み装置と、前記オペランド先読み装置に接
続され演算を実行する演算装置と、前記オペランド先読
み装置に接続され命令コードを解読し前記オペランド先
読み装置と前記演算装置を制御するための制御情報を生
成する命令解読装置と、前記命令解読装置と前記演算装
置に接続され前記命令解読装置により生成された前記演
算装置を制御するための制御情報をキューイングし前記
演算装置からの要求に応じてキューイングされた制御情
報を前記演算装置へ発行する制御情報バッファとを備え
た可変パイプラインプロセッサである。
ペランド先読み装置と、前記オペランド先読み装置に接
続され演算を実行する演算装置と、前記オペランド先読
み装置に接続され命令コードを解読し前記オペランド先
読み装置と前記演算装置を制御するための制御情報を生
成する命令解読装置と、前記命令解読装置と前記演算装
置に接続され前記命令解読装置により生成された前記演
算装置を制御するための制御情報をキューイングし前記
演算装置からの要求に応じてキューイングされた制御情
報を前記演算装置へ発行する制御情報バッファとを備え
た可変パイプラインプロセッサである。
作用
本発明は前記した構成により、オペランド先読み装置と
演算装置を制御するための制御情報を分離して必要な情
報だけを命令解読装置より発行し、演算装置を制御する
ための制御情報は制御情報バッファによりキューイング
し演算装置からの要求に応じてキューイングされた制御
情報を演算装置へ発行する。これにより、オペランド先
読みがメインパイプライン（命令フェッチ→命令解読→
命令実行）から分離し並行動作可能となり、必要に応じ
てパイプライン・ステージとして挿入された形態で動作
可能となる。従って、メモリオペランドのフェッチが不
要なレジスタ間演算等の命令に対しては演算装置を制御
するための制御情報だけを発行し、メモリオペランドの
フェッチが必要な命令に対してはオペランド先読み装置
を制御するための制御情報と演算装置を制御するための
制御情報の両方を発行する。このため、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令に対して
はメインパイプライン（命令フェッチ→命令解読→命令
実行）だけが動作し、分岐時等のパイプラインの乱れが
発生した場合のパイプラインの充填のためのオーバヘッ
ドを回避し、またメモリオペランドのフェッチが不要な
命令のパイプライン・ステージの不必要な通過による本
来メモリオペランドのフェッチが必要な命令のオペラン
ドアクセスのためのパス帯域の制限を回避することがで
きる。
演算装置を制御するための制御情報を分離して必要な情
報だけを命令解読装置より発行し、演算装置を制御する
ための制御情報は制御情報バッファによりキューイング
し演算装置からの要求に応じてキューイングされた制御
情報を演算装置へ発行する。これにより、オペランド先
読みがメインパイプライン（命令フェッチ→命令解読→
命令実行）から分離し並行動作可能となり、必要に応じ
てパイプライン・ステージとして挿入された形態で動作
可能となる。従って、メモリオペランドのフェッチが不
要なレジスタ間演算等の命令に対しては演算装置を制御
するための制御情報だけを発行し、メモリオペランドの
フェッチが必要な命令に対してはオペランド先読み装置
を制御するための制御情報と演算装置を制御するための
制御情報の両方を発行する。このため、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令に対して
はメインパイプライン（命令フェッチ→命令解読→命令
実行）だけが動作し、分岐時等のパイプラインの乱れが
発生した場合のパイプラインの充填のためのオーバヘッ
ドを回避し、またメモリオペランドのフェッチが不要な
命令のパイプライン・ステージの不必要な通過による本
来メモリオペランドのフェッチが必要な命令のオペラン
ドアクセスのためのパス帯域の制限を回避することがで
きる。
実施例
第１図は本発明の実施例における可変パイプラインプロ
セッサの構成図を示すものである。第１図において、１
は命令解読装置、２はオペランドのアドレス計算を行な
うオペランド先読み装置ａ。
セッサの構成図を示すものである。第１図において、１
は命令解読装置、２はオペランドのアドレス計算を行な
うオペランド先読み装置ａ。
３はオペランドの先読みを行なうオペランド先読み装置
ｂ、４は演算装置、５は制御情報バッファ、６は命令コ
ードの先読みを行なう命令先読み装置、７はメモリ・Ｉ
ｌｏなどを接続するチップパス、８はオペランド先読み
装置ｂ３、命令先読み装置６およびオペランドの書き込
み時の演算装置４からの要求を調停しチップパス７の制
御を行なうパス制御装置である。
ｂ、４は演算装置、５は制御情報バッファ、６は命令コ
ードの先読みを行なう命令先読み装置、７はメモリ・Ｉ
ｌｏなどを接続するチップパス、８はオペランド先読み
装置ｂ３、命令先読み装置６およびオペランドの書き込
み時の演算装置４からの要求を調停しチップパス７の制
御を行なうパス制御装置である。
命令解読装置１は、命令先読み装置６により先読みされ
た命令コードを解読し、メモリオペランドのフェッチを
伴う場合はオペランドのアドレス計算および先読みのた
めの制御情報を、また、メモリへの書き込みを伴う場合
はオペランドのアドレス計算のための制御情報をオペラ
ンド先読み装置ａ２に発行する。また、命令実行に関す
る制御情報は制御情報バッファ５に発行する。
た命令コードを解読し、メモリオペランドのフェッチを
伴う場合はオペランドのアドレス計算および先読みのた
めの制御情報を、また、メモリへの書き込みを伴う場合
はオペランドのアドレス計算のための制御情報をオペラ
ンド先読み装置ａ２に発行する。また、命令実行に関す
る制御情報は制御情報バッファ５に発行する。
オペランド先読み装置ａ２は、オペランドのアドレス計
算を行ないオペランドアドレスとメモリ参照に伴う制御
情報をオペランド先読み装置ｂ３に送出する。
算を行ないオペランドアドレスとメモリ参照に伴う制御
情報をオペランド先読み装置ｂ３に送出する。
オペランド先読み装置ｂ３は、メモリオペランドのフェ
ッチが必要な場合はパス制御装置８へ要求を出し、オペ
ランド先読み装置ａ２より受は取ったオペランドアドレ
スに従ってメモリの先読みを行ない、読み込んだデータ
のキューイングを行う。
ッチが必要な場合はパス制御装置８へ要求を出し、オペ
ランド先読み装置ａ２より受は取ったオペランドアドレ
スに従ってメモリの先読みを行ない、読み込んだデータ
のキューイングを行う。
また、メモリへの書き込みの場合はオペランドアドレス
のキューイングを行う、先読みデータおよび書き込みア
ドレスのキューイングの状態は制御情報バッファ５に送
出する。
のキューイングを行う、先読みデータおよび書き込みア
ドレスのキューイングの状態は制御情報バッファ５に送
出する。
制御情報バッファ５は、命令解読装置１より受は取った
演算装置４の制御情報のキューイングを行う、また、演
算装置４からの要求に従って制御情報を発行する。この
時、発行する制御情報が先読みデータまたは書き込みア
ドレスを必要とする場合は制御情報バッファ５の先読み
データおよび書き込みアドレスのキューイングの状態の
確認を行なう、準備が完了していない場合は制御情報を
発行は先読みデータおよび書き込みアドレスの準備が完
了するまで遅延させる。
演算装置４の制御情報のキューイングを行う、また、演
算装置４からの要求に従って制御情報を発行する。この
時、発行する制御情報が先読みデータまたは書き込みア
ドレスを必要とする場合は制御情報バッファ５の先読み
データおよび書き込みアドレスのキューイングの状態の
確認を行なう、準備が完了していない場合は制御情報を
発行は先読みデータおよび書き込みアドレスの準備が完
了するまで遅延させる。
演算装置４は、制御情報バッファ５より受は取った制御
情報およびオペランド先読み装置ｂ３より受は取った先
読みデータに従って演算を実行する。
情報およびオペランド先読み装置ｂ３より受は取った先
読みデータに従って演算を実行する。
また、演算結果のメモリへの書き込みを必要とする場合
はパス制御装置８へ要求を出し、オペランド先読み装置
ｂ３より受は取った書き込みアドレスに従って演算結果
のメモリへの書き込みを行う。
はパス制御装置８へ要求を出し、オペランド先読み装置
ｂ３より受は取った書き込みアドレスに従って演算結果
のメモリへの書き込みを行う。
以上のように構成された本実施例の可変パイプラインプ
ロセッサについて、以下その動作を説明する。第２図は
動作波形図を示すものである。命令解読装置１、オペラ
ンド先読み装置ａ２．オペランド先読み装！ｂ３．およ
び演算装置４において実行されている命令をクロック単
位で示し、同時に制御情報バッファ５においてキューイ
ングされている演算装置４の制御情報の状態を示してい
る。各装置の必要クロック数は、命令解読装置１（１ク
ロツク）、オペランド先読み装置ａ２（１クロツク）、
オペランド先読み装置ｂ３（３クロツク）、および演算
装置４（１クロツク）の場合を示している。実行してい
る命令シーケンスは、メモリオペランドのフェッチが必
要な命令に続いて２命令のメモリオペランドのフェッチ
が不要な命令を実行し、この３命令の繰り返しとなって
いる。
ロセッサについて、以下その動作を説明する。第２図は
動作波形図を示すものである。命令解読装置１、オペラ
ンド先読み装置ａ２．オペランド先読み装！ｂ３．およ
び演算装置４において実行されている命令をクロック単
位で示し、同時に制御情報バッファ５においてキューイ
ングされている演算装置４の制御情報の状態を示してい
る。各装置の必要クロック数は、命令解読装置１（１ク
ロツク）、オペランド先読み装置ａ２（１クロツク）、
オペランド先読み装置ｂ３（３クロツク）、および演算
装置４（１クロツク）の場合を示している。実行してい
る命令シーケンスは、メモリオペランドのフェッチが必
要な命令に続いて２命令のメモリオペランドのフェッチ
が不要な命令を実行し、この３命令の繰り返しとなって
いる。
具体的には、命令１，４，７，１０．１３がメモリオペ
ランドのフェッチが必要な命令であり、命令２，３，５
，６，８，９，１１，１２，１４゜１５がメモリオペラ
ンドのフェッチが不要な命令である。またパイプライン
の初期状態は空状態（例えば条件分岐時）としている、
命令１は、クロックｔ１に命令解読装置１で命令解読が
行なわれ、オペランドのアドレス計算および先読みのた
めの制御情報をオペランド先読み装置ａ２へ発行し、命
令実行に関する制御情報を制御情報バッファ５へ発行す
る。しかし、データの準備が完了していないために、命
令実行に間する制御情報は制御情報バッファ５にキュー
イングされた状態で演算装置４への発行は遅延される。
ランドのフェッチが必要な命令であり、命令２，３，５
，６，８，９，１１，１２，１４゜１５がメモリオペラ
ンドのフェッチが不要な命令である。またパイプライン
の初期状態は空状態（例えば条件分岐時）としている、
命令１は、クロックｔ１に命令解読装置１で命令解読が
行なわれ、オペランドのアドレス計算および先読みのた
めの制御情報をオペランド先読み装置ａ２へ発行し、命
令実行に関する制御情報を制御情報バッファ５へ発行す
る。しかし、データの準備が完了していないために、命
令実行に間する制御情報は制御情報バッファ５にキュー
イングされた状態で演算装置４への発行は遅延される。
オペランドのアドレス計算および先読みのための制御情
報に従って、クロックｔ２にオペランド先読み装置ａ２
でオペランドのアドレス計算が行なわれ、クロックｔ３
〜ｔ５にオペランド先読み装置ｂ３でオペランドの先読
みが行なわれる。データの準備が完了したことにより制
御情報バッファ５においでキューイングされている命令
実行に関する制御情報が発行されクロックｔ６に演算装
置４において実行される。
報に従って、クロックｔ２にオペランド先読み装置ａ２
でオペランドのアドレス計算が行なわれ、クロックｔ３
〜ｔ５にオペランド先読み装置ｂ３でオペランドの先読
みが行なわれる。データの準備が完了したことにより制
御情報バッファ５においでキューイングされている命令
実行に関する制御情報が発行されクロックｔ６に演算装
置４において実行される。
命令２は、クロックｔ２に命令解読装置１で命令解読が
行なわれ、メモリオペランドのフェッチが不要な命令の
ため命令実行に関する制御情報だけを制御情報バッファ
５へ発行する。しかし、命令１のための制御情報の発行
が完了していないために、命令実行に関する命令２の制
御情報は制御情報バッファ５にキューイングされた状態
で演算装置４への発行はクロックｔ まで遅延される。
行なわれ、メモリオペランドのフェッチが不要な命令の
ため命令実行に関する制御情報だけを制御情報バッファ
５へ発行する。しかし、命令１のための制御情報の発行
が完了していないために、命令実行に関する命令２の制
御情報は制御情報バッファ５にキューイングされた状態
で演算装置４への発行はクロックｔ まで遅延される。
この例では、オペランド先読みにおいてオペランド先読
み装置ｂ３が律速段階となりオペランドアクセスのため
のパス帯域の１００％がオペランドアクセスに使用され
ている。これは、従来例におけるパス帯域の使用率６０
％に比較して大きく改善されている。
み装置ｂ３が律速段階となりオペランドアクセスのため
のパス帯域の１００％がオペランドアクセスに使用され
ている。これは、従来例におけるパス帯域の使用率６０
％に比較して大きく改善されている。
以上のように本実施例によれば、オペランド先読み装置
ａ２およびオペランド先読み装置ｂ３と演算装置４を制
御するための制御情報を分離して必要な情報だけを命令
解読装置１より送出し、演算装置４を制御するための制
御情報は制御情報バッファ５によりキューイングし演算
装置４からの要求に応じてキューイングされた制御情報
を演算装置４へ発行することにより、オペランド先読み
をメインパイプライン（命令フェッチ→命令解読→命令
実行）から独立させ必要に応じてパイプライン・ステー
ジとして挿入可能となる。従って、メモリオペランドの
フェッチが不要なレジスタ間演算等の命令に対しては演
算装置４を制御するための制御情報だけを発行し、メモ
リオペランドのフェッチが必要な命令に対してはオペラ
ンド先読み装置ａ２およびオペランド先読み装置ｂ３を
制御するための制御情報と演算装置４を制御するための
制御情報の両方を発行する。このため、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令に対して
はメインパイプライン（命令フェッチ→命令解読→命令
実行）だけが動作し、分岐時等のパイプラインの乱れが
発生した場合のパイプラインの充填のためのオーバヘッ
ドを回避し、また、オペランドのアドレス計算や先読み
等が不必要な制御情報のオペランド先読み装置ａ２およ
びオペランド先読み装置ｂ３の通過がなくなり、メモリ
オペランドのフェッチが不要な命令のパイプライン・ス
テージの不必要な通過による本来メモリオペランドのフ
ェッチが必要な命令のオペランドアクセスのためのパス
帯域の制限を回避することができる。同時に２本実施例
においては、オペランド先読み装置ｂ３においてキュー
イングを行っているためメモリオペランドのフェッチが
不要な命令と必要な命令の命令出現頻度が局所的に変動
しても対応が可能でありオペランドアクセスのためのパ
ス帯域の有効利用を実現することができる。
ａ２およびオペランド先読み装置ｂ３と演算装置４を制
御するための制御情報を分離して必要な情報だけを命令
解読装置１より送出し、演算装置４を制御するための制
御情報は制御情報バッファ５によりキューイングし演算
装置４からの要求に応じてキューイングされた制御情報
を演算装置４へ発行することにより、オペランド先読み
をメインパイプライン（命令フェッチ→命令解読→命令
実行）から独立させ必要に応じてパイプライン・ステー
ジとして挿入可能となる。従って、メモリオペランドの
フェッチが不要なレジスタ間演算等の命令に対しては演
算装置４を制御するための制御情報だけを発行し、メモ
リオペランドのフェッチが必要な命令に対してはオペラ
ンド先読み装置ａ２およびオペランド先読み装置ｂ３を
制御するための制御情報と演算装置４を制御するための
制御情報の両方を発行する。このため、メモリオペラン
ドのフェッチが不要なレジスタ間演算等の命令に対して
はメインパイプライン（命令フェッチ→命令解読→命令
実行）だけが動作し、分岐時等のパイプラインの乱れが
発生した場合のパイプラインの充填のためのオーバヘッ
ドを回避し、また、オペランドのアドレス計算や先読み
等が不必要な制御情報のオペランド先読み装置ａ２およ
びオペランド先読み装置ｂ３の通過がなくなり、メモリ
オペランドのフェッチが不要な命令のパイプライン・ス
テージの不必要な通過による本来メモリオペランドのフ
ェッチが必要な命令のオペランドアクセスのためのパス
帯域の制限を回避することができる。同時に２本実施例
においては、オペランド先読み装置ｂ３においてキュー
イングを行っているためメモリオペランドのフェッチが
不要な命令と必要な命令の命令出現頻度が局所的に変動
しても対応が可能でありオペランドアクセスのためのパ
ス帯域の有効利用を実現することができる。
なお、第１の実施例において実記憶対応としてアドレス
変換機構を考慮しなかったが、仮想記憶対応の場合はオ
ペランド先読み装置ｂ３と命令先読み装置６、またはパ
ス制御装置８にアドレス変換機構を組み込んでもよい、
また、キャッシュ・メモリを考慮しなかったが、キャッ
シュ・メモリを内蔵する場合はオペランド先読み装置ｂ
３．命令先読み装置６、またはパス制御装置８に組み込
んでもよい。特に、データ用キャッシュ・メモリをオペ
ランド先読み装置ｂ３に内蔵した場合オペランド先読み
装置ｂ３の必要クロック数がキャッシュ・ヒツト時にお
いて著しく減少するため、その効果は大きい、また、オ
ペランド先読み装置ａ２、オペランド先読み装置ｂ３を
分離したが、オペランド先読み装置としてひとつの装置
として実現してもよい、また、各装置をひとつのパイプ
ライン・ステージとして説明したが、複数のパイプライ
ン・ステージを持つ装置として実現してもよい、また、
制御情報バッファ５においてオペランド先読み装置ｂ３
のキューイングの状態を管理したが、演算装置４におい
て管理してもよい。
変換機構を考慮しなかったが、仮想記憶対応の場合はオ
ペランド先読み装置ｂ３と命令先読み装置６、またはパ
ス制御装置８にアドレス変換機構を組み込んでもよい、
また、キャッシュ・メモリを考慮しなかったが、キャッ
シュ・メモリを内蔵する場合はオペランド先読み装置ｂ
３．命令先読み装置６、またはパス制御装置８に組み込
んでもよい。特に、データ用キャッシュ・メモリをオペ
ランド先読み装置ｂ３に内蔵した場合オペランド先読み
装置ｂ３の必要クロック数がキャッシュ・ヒツト時にお
いて著しく減少するため、その効果は大きい、また、オ
ペランド先読み装置ａ２、オペランド先読み装置ｂ３を
分離したが、オペランド先読み装置としてひとつの装置
として実現してもよい、また、各装置をひとつのパイプ
ライン・ステージとして説明したが、複数のパイプライ
ン・ステージを持つ装置として実現してもよい、また、
制御情報バッファ５においてオペランド先読み装置ｂ３
のキューイングの状態を管理したが、演算装置４におい
て管理してもよい。
発明の詳細
な説明したように、本発明によれば、オペランド先読み
装置と演算装置を制御するための制御情報を分離して必
要な情報だけを命令解読装置より発行し、演算装置を制
御するための制御情報は制御情報バッファによりキュー
イングし演算装置からの要求に応じてキューイングされ
た制御情報を演算装置へ発行する。これにより、オペラ
ンド先読みがメインパイプライン（命令フェッチ→命令
解読→命令実行）から分離し並行動作可能となり、必要
に応じてパイプライン・ステージとして挿入された形態
で動作可能となる。従って、メモリオペランドのフェッ
チが不要なレジスタ間演算等の命令に対しては演算装置
を制御するための制御情報だけを発行し、メモリオペラ
ンドのフェッチが必要な命令に対してはオペランド先読
み装置を制御するための制御情報と演算装置を制御する
ための制御情報の両方を発行する。このため、メモリオ
ペランドのフェッチが不要なレジスタ間演算等の命令に
対してはメインパイプライン（命令フェッチ→命令解読
→命令実行）だけが動作し、分岐時等のパイプラインの
乱れが発生した場合のパイプラインの充填のためのオー
バヘッドを回避し、またメモリオペランドのフェッチが
不要な命令のパイプライン・ステージの不必要な通過に
よる本来メモリオペランドのフェッチが必要な命令のオ
ペランドアクセスのためのパス帯域の制限を回避するこ
とができ、その実用的効果は大きい。
装置と演算装置を制御するための制御情報を分離して必
要な情報だけを命令解読装置より発行し、演算装置を制
御するための制御情報は制御情報バッファによりキュー
イングし演算装置からの要求に応じてキューイングされ
た制御情報を演算装置へ発行する。これにより、オペラ
ンド先読みがメインパイプライン（命令フェッチ→命令
解読→命令実行）から分離し並行動作可能となり、必要
に応じてパイプライン・ステージとして挿入された形態
で動作可能となる。従って、メモリオペランドのフェッ
チが不要なレジスタ間演算等の命令に対しては演算装置
を制御するための制御情報だけを発行し、メモリオペラ
ンドのフェッチが必要な命令に対してはオペランド先読
み装置を制御するための制御情報と演算装置を制御する
ための制御情報の両方を発行する。このため、メモリオ
ペランドのフェッチが不要なレジスタ間演算等の命令に
対してはメインパイプライン（命令フェッチ→命令解読
→命令実行）だけが動作し、分岐時等のパイプラインの
乱れが発生した場合のパイプラインの充填のためのオー
バヘッドを回避し、またメモリオペランドのフェッチが
不要な命令のパイプライン・ステージの不必要な通過に
よる本来メモリオペランドのフェッチが必要な命令のオ
ペランドアクセスのためのパス帯域の制限を回避するこ
とができ、その実用的効果は大きい。
第１図は本発明における一実施例の可変パイプラインプ
ロセッサの構成図、第２図は同実施例の動作波形図、第
３図は従来のパイプラインプロセッサの構成図、第４図
は同従来例の動作波形図である。 １・・・命令解読装置、２・・・オペランド先読み装置
ａ、３・・・オペランド先読み装置す、４・・・演算装
置、５・・・制御情報バッファ、６・・・命令先読み装
置、７・・・チップパス、８・・・パス制御装置。 代理人の氏名 弁理士 中尾敏男 ばか１名第１図 第３図 ７．５
ロセッサの構成図、第２図は同実施例の動作波形図、第
３図は従来のパイプラインプロセッサの構成図、第４図
は同従来例の動作波形図である。 １・・・命令解読装置、２・・・オペランド先読み装置
ａ、３・・・オペランド先読み装置す、４・・・演算装
置、５・・・制御情報バッファ、６・・・命令先読み装
置、７・・・チップパス、８・・・パス制御装置。 代理人の氏名 弁理士 中尾敏男 ばか１名第１図 第３図 ７．５
Claims (1)
- オペランドのアドレス計算と先読みを行なうオペランド
先読み装置と、前記オペランド先読み装置に接続され演
算を実行する演算装置と、前記オペランド先読み装置に
接続され命令コードを解読し前記オペランド先読み装置
と前記演算装置を制御するための制御情報を生成する命
令解読装置と、前記命令解読装置と前記演算装置に接続
され前記命令解読装置により生成された前記演算装置を
制御するための制御情報をキューイングし前記演算装置
からの要求に応じてキューイングされた制御情報を前記
演算装置へ発行する制御情報バッファとを備えたことを
特徴とする可変パイプラインプロセッサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311023A JP2695157B2 (ja) | 1986-12-29 | 1986-12-29 | 可変パイプラインプロセッサ |
| EP87119276A EP0272705B1 (en) | 1986-12-29 | 1987-12-28 | Loosely coupled pipeline processor |
| DE3750028T DE3750028T2 (de) | 1986-12-29 | 1987-12-28 | Pipelineprozessor mit schwacher Kopplung. |
| US07/137,923 US4967338A (en) | 1986-12-29 | 1987-12-28 | Loosely coupled pipeline processor |
| KR1019870015245A KR910006144B1 (ko) | 1986-12-29 | 1987-12-29 | 느슨하게 결합된 파이프라인 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311023A JP2695157B2 (ja) | 1986-12-29 | 1986-12-29 | 可変パイプラインプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63167935A true JPS63167935A (ja) | 1988-07-12 |
| JP2695157B2 JP2695157B2 (ja) | 1997-12-24 |
Family
ID=18012186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311023A Expired - Fee Related JP2695157B2 (ja) | 1986-12-29 | 1986-12-29 | 可変パイプラインプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4967338A (ja) |
| EP (1) | EP0272705B1 (ja) |
| JP (1) | JP2695157B2 (ja) |
| KR (1) | KR910006144B1 (ja) |
| DE (1) | DE3750028T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02224124A (ja) * | 1988-12-19 | 1990-09-06 | Bull Hn Inf Syst Inc | データ処理システム |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
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| JPH04340145A (ja) * | 1991-05-17 | 1992-11-26 | Nec Corp | キャッシュメモリ装置 |
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| US6414687B1 (en) | 1997-04-30 | 2002-07-02 | Canon Kabushiki Kaisha | Register setting-micro programming system |
| AUPO647997A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
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| JPS60186936A (ja) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | プログラマブルコントロ−ラ |
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-
1986
- 1986-12-29 JP JP61311023A patent/JP2695157B2/ja not_active Expired - Fee Related
-
1987
- 1987-12-28 EP EP87119276A patent/EP0272705B1/en not_active Expired - Lifetime
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- 1987-12-28 DE DE3750028T patent/DE3750028T2/de not_active Expired - Fee Related
- 1987-12-29 KR KR1019870015245A patent/KR910006144B1/ko not_active IP Right Cessation
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| KR880008150A (ko) | 1988-08-30 |
| EP0272705A3 (en) | 1990-12-19 |
| DE3750028D1 (de) | 1994-07-14 |
| EP0272705A2 (en) | 1988-06-29 |
| DE3750028T2 (de) | 1994-10-06 |
| US4967338A (en) | 1990-10-30 |
| EP0272705B1 (en) | 1994-06-08 |
| JP2695157B2 (ja) | 1997-12-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |