JPH02224124A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 下記の米国特許出願は、本願と同日付で出願され本願と
同じ譲受け人に論減された関連出願である。

１、　　Ｒ，Ｐ、　　ＫｅｌｌｙＳＪｉａｎ−にｕｏ　
５ｈｅｎＳＲ，Ｖ、　　Ｌｃｄｏｕｘおよびり、　Ｋ、
　５ｔａｐｌｉｎの未国特許出願第号［多重ソースから
の制御ストアのアドレス指定］２、　Ｒ，ｐ、　Ｋｅｌ
ｌｙＳＪｉａｎ−にｕｏ　５ｈｅｎＳＲ，Ｖ、　Ｌｃｄ
ｏｕｘおよびＣ，Ｍ、　Ｎ１ｂｂｙの米国特許出願第　
　　　号［制御ストアの２倍ポンプ・オペレーション」
３、　　Ｒ，Ｐ、　　Ｋｅｌｌｙ　およびＲ，Ｖ、　　
Ｌｅｄｏｕｘ　の米国特許出願第　　　　　号［一義的
な命令実行介しアドレスを生成する制御ストア・アドレ
ス・ジェネレータ」 ４、　Ｄ、　　Ｅ、　　Ｃｕｓｈｉｎｇ、　Ｒ，Ｋｈａ
ｒｉｌｃｈＳＪｉａｎ−Ｋｕ。

５ｈｅｎ　　およびＷｉｎｇ−Ｔｚｅｒ　Ｍｉｕ　　の
米国特許出願第　　　　号［２重ポート読出し／書込み
レジスタ・ファイル・メモリー］ ５、　Ｄ、　Ｅ、　Ｃｕｓｈｉｎｇ、　Ｒ，Ｐ、　Ｋｅ
ｌｌｙＳＲ，Ｖ、　ＬｅｄｏｕｘおよびＪｉａｎ−にｕ
ｏ　５ｈｅｎの米国特許出願第号「多重ユニットのレジ
スタ・ファイル・メモリーを自動的に更新する機構」 （技術分野） 本発明は、データ処理システムに関し、特にパイプライ
ン方式で命令を実行するシステムに関する。

（従来技術） データ処理システムが、命令およびオペランドを格納す
るためのメモリーおよび命令を実行するための処理装置
を含むことは周知である。この、処理装置は、メモリー
から命令を取り出し、オペランドアドレスを生成し、オ
ペランド（単数または複数）をメモリーから取り出す。

処理装置は、次に命令を実行し、その結果前るオペラン
ド（単数または複数）を再びメモリーの指定された場所
へ格納する。次いで処理装置は、次の命令を取り出す。

逐次操作、特にメモリーをアクセスする必要は、しばし
ばシステムの処理能力における制約となっていた。従っ
て、キャッシュが性能向上のためシステムに付設された
。最初に、キャッシュは命令とオペランドの両方を格納
したが、最近の設計では命令キャッシュとデータ・キャ
ッシュを含むことになった。

略々同じ時期に、このデータ処理システムの設計は、パ
イプライン操作において実現された。

これまでは、命令は順次実行され、即ち前の命令の実行
が完了した後で始めて次の命令が取り出されたが、新し
い設計では、命令の実行はパイプライン化された。パイ
プライン操作においては、システムは、命令が取り出さ
れて分析される命令段、オペランドのアドレスが生成さ
れるアドレス段、オペランドが取り出されるメモリーあ
るいはキャッシュ段、および命令が完了される実行段の
如き多数の段に構成されている。命令はパイプラインに
対して順次入れられる。命令の処理が命令段において完
了すると直ちに、命令はアドレス段へ送られて、次の処
理されるべき命令が取り出される。従って、上記の４段
のシステムにおいては、４つの命令の異なる部分が同時
に実行することができた。

しかし、上記の種類のパイプライン操作の処理能力は、
各命令の実行がパイプラインの各段を通ることを必要と
するため制限される。性能を改善するために、あるシス
テムは、可能な場合はパイプラインのある段により実行
されつつある操作を重複させる。

このようなパイプライン装置の一例は、米国特許第４．
７６０．５１９号「競合の検出および予測を用いるデー
タ処理装置および方法」において記載されている。この
システムは、２つの独立的なパイプライン、即ち３段の
命令パイプラインと３段の実行パイプラインとを含む。

命令パイプラインの最終段は、実行パイプラインの最初
の段に重なるように接続される。この種のシステムにお
いては、命令は依然として完了のため最低５サイクル・
タイムを必要とした。

従って、本発明の主な目的は、高性能のパイプライン・
システムの提供にある。

本発明の別の目的は、命令の実行をできる限り最少数の
パイプライン段を用いて完了するシステムの提供にある
。

（発明の要約） 上記および他の目的は、プロダクションライン・システ
ムとして構成されプロダクションパイプラインを通過す
る各命令についてそれぞれ異なる１つの操作を実行する
多数の装置を含む処理装置の望ましい本発明の実施態様
において達成される。

ある種の命令は、上段の装置により実行され、プロダク
ションラインから落とされる。これは、以降の命令を実
行するよう」−段の装置を解放する。

池の種類の命令は、プロダクションラインの終りに実行
される。このため、システムの全体的な処理能力が改善
される。

更に詳細には、最初のサイクルにおいて、第１の装置で
ある命令ユニットが命令をメモリーから取り出し、第２
のサイクルの間、この命令ユニットが命令を復号しであ
る分岐命令を実行する。アドレス（Ａ）ユニットに対応
する第２ののユニットが、命令ユニットから命令を受け
取り、第３のサイクルの間に、以降のサイクルにおいて
「メモリー」命令の実行の完了に必要なメモリー内のオ
ペランドの場所を指定するアドレスを生成するかまたは
「レジスタ」命令を実行する。このオペランドは、「メ
モリー」命令に対する第４のサイクルの間にメモリーか
ら取り出され、一連のプロダクションラインの装置の更
に別の装置により実行され、第５のサイクルの間にプロ
ダクションから除外される。第２の操作サイクルの間に
実行された分岐命令、および第３の操作サイクルの間に
実行された「レジスタ」命令は、プロダクションライン
から有効に落とされ即ち除外され、従ってプロダクショ
ンラインにおけるそれ以上のサイクルを必要とせず、こ
れによりシステムの処理能力を改善するのである。

（実施例） 第１図は、プロダクション・パイプライン・データ処理
システムのブロック図を示している。

中央処理装置（ＣＰＵ）２と、仮想メモリー管理装置Ｚ
　（ＶＭＭＵ）４と、キャッシュ装置６と、メモリー・
サブンステム８と、入出力周辺装置器とが含まれる。キ
ャッシュ装置６と、記憶装置Ｍ／　８と、入出力周辺装
置１０とは、全て一緒に１つのシステム・バスに接続さ
れる。メモリー８は、命令およびオペランドを格納する
。即時に実行される最も高い可能性を有するこれらのオ
ペランドおよび命令は、メモリー・サブンステムからキ
ャッシュ格納６へ転送される。

ＣＰＵ２は、キャッシュ格納６から命令を受け取り、こ
れらの命令の実行時に、命令の仮想アドレス部分をＶＭ
ＭＵ４へ送出する。ＶＭＭＵ４は、仮想アドレスをＣＰ
Ｕ２が命令を実行することを許すのに必要なオペランド
を取り出すためにキャッシュ装置６へ与えられる物理的
アドレスへ転送する。

入出力装置ＩＯは、典型的には自らの装置を有するいく
つかの周辺コントローラ、または周辺コントローラおよ
び装置を制御する入出カプロセッサを表し、あるいは本
装置１０は通信サブンステムを表す。

第２図は、ブロンク図形態において、ＣＰＵ２およびキ
ャッシュ装置６を構成する主要な要素を示している。Ｃ
ＰＵ２は、命令（ｒ）ユニット２２、Δユニット２−４
、および多数の実行（Ｅ）ユニット２−６を含む。実行
ユニット２−６は、科学演算命令プロセッサあるいは商
用の命令プロセッサでよい。しかし、記述を簡単にする
タメ、このＱ　令ユニ７ト２−６の１つの動作について
のみ説明すれば、本発明の理解に充分である。

キャッシュ装置６は、２キャッシュ６−２およびＥキャ
ッシュ６−４を含む。夏キャッシュ６−２は、実行され
るべき命令を格納し、ＩＥキャッシュ６−４は命令がそ
れについて実行するオペランドを格納する。１ユニット
２−２は、実質的に２つの機能を行う。この装置は、！
キャッシュ６−２から命令を予め取り出し、次いでこれ
らの命令を分解して他の装置、即ちＡユニット２−４お
よび１シュニット２−６が如何にして命令を更に処理す
るかを決定する。

更に、■ユニット２−２はある分岐命令を実行し、この
命令は次にプロダクション・ラインから除外される。

Δユニット２−４１；ｔ、ｌユニット２−２から命令を
受け取り、もしこの命令がレジスタ間命令ならばこれを
実行する。この命令がＥユニット２−６により実行され
るべきならば、Ａユニット２−４は仮想アドレスをＶＭ
ＭＵ４へ送出し、これがこのアドレスをＥキャッシュ装
置６−４に対する物理的アドレスへ転送する。Ｃキャッ
シュ６−４は、■キャッシュ装置６−２から命令ユニッ
ト２−２によって最初に受け取った命令実行を完了する
ため、オペランドをＥユニット２−６へ送出する。

Ａ装置２−４はまた、分岐命令の実行を確認して、この
分岐アドレスを再び命令ユニット２２へ戻し、この命令
ユニットは既に！ユニット２−２の事前取り出し分岐ア
ドレスにより指定された１キャッシュ６−２における場
所の次の命令を要求している。Δユニット２−４および
Ｅユニット２−６は、プログラマがアクセスできるレジ
スタ、即ちいわゆるソフトウェア・ビジブル・レジスタ
の内容を格納するレジスタ・ファイルを含む。１キャッ
シュ６−２とＣキャッシュ６−４の双方は、システム・
バス１２と接続され、その内容はメモリー８から受け取
られる命令およびオペランドで更新される。

命令は、ＣＰＵ２の各要素によってプロダクション・パ
イプライン方式で実行される。即ち、■ユニット２−２
は１キャッシュ６−２から命令を受け取り、これを分解
した後、この命令をΔユニット２−４へ送出する。この
Ａユニット２−４は、命令を実行するか、あるいはＣキ
ャッシュ６−４をアドレス指定するため翻訳するために
仮想アドレスをＶＭＭＵ４へ送出する。

Ｃキャッシュ６−４は、指定されたオペランドをＥユニ
ット２−６へ送出する。

Ａユニツ）　２−４１；！　ｌ　！ニット２−２からの
最初の命令のその部分を実行中、■ユニット２−２は２
番目の命令および以降の命令を！キャッシュ６−２から
取り出しつつある。

Ａユニット２−４が最初の命令により指定される仮想ア
ドレスをＶＭＭＵ４へ送出してこの事象について夏ユニ
ット２−２へ通知する時、ｌユニット２−２は２番目の
命令をＡユニット２−４へ送出する。ＶＭＭＵ４は、Ａ
ユニット２−４が２番目の命令をパイプラインで処理中
、Ｃキャッシュ６−４をアドレス指定する。Ｅユニット
２−６が最初の命令を実行中、Ａユニット２−４が第３
の命令の仮想アドレスを生成しつつある間、ＶＭＭＵ４
は２番１」の命令のオペラン下を取り出すＥキャッシュ
でよい。

その間、！ユニット２−２は第４の命令を分解して以降
の命令の１つを取り出しつつある。

従って、このような典型事例においては、プロダクショ
ン・ラインを流れる５つの命令があり得る。

しかし、■ユニット２−２はある分岐命令を実行するこ
とができ、またＡユニット２−４はあるソフトウェア・
ビジプルなレジスタ命令を実行することができるため、
これらはこの命令の実行が完了すると直ちに、プロダク
ション・ラインから除外される。同様に、Ａユニット２
−４が分岐命令を処理しつつあり分岐の条件が満たされ
る時、Δユニット２−４は直ちに！ユニット２−２の分
岐アドレスを確認し、この分岐命令はプロダクション・
ラインから取除かれる。この作動モードおよび方法は、
結果として従来技術と比較して処理能力が増大すること
になる。

第３図は、命令ユニット２−２、Δユニット２−４、実
行ユニット２−６の諸要素およびその谷々の相互接続を
更に詳細に示している。

ＱＩ令ユニット２−２のＰカウンタ２−２００は、Ａユ
ニット２−４によって仮想アドレスをロードされる。こ
の仮想アドレスは、パイプラインに入れられるべき次の
命令の場所の■キャッシュ６−２におけるアドレスであ
る。［−ＦＥＴＣ１１サイクルの間、仮想アドレスは加
算器２−２０２　　およびレジスタＶＡＯ２−２０４あ
るいはレジスタＶＡＩ２−２０６　　のいずれか一方を
介して、■キャッシュ６−２へ転送される。レジスタＶ
Δ０　２−２０４あるいはレジスタＶ　Ａ　１　２−２
０６の一方が、分岐命令が取り出されるまで使用される
。

次いで、もしレジスタＶΔ０　２−２０４が付勢される
ならば、分岐命令により求められるアドレスがレジスタ
Ｖ　Ａ　１　２−２０６に格納されることになる。

分岐アドレスがＰカウンタ２−２００およびプログラム
・カウンタ２−４１６レジスタに別々に保持される理由
は、もしこれが条件付き分岐であれば、この条件は満た
されるかあるいは満たされない故である。もしこの条件
が満たされなければ、分岐は結果として生じない。この
ため、システムに分岐により求められたアドレスを使用
するか使用しない選択を与える。ファームウェアの制御
下にあるＰカウンタ２−２００は、１ワード命令に対し
工１ずつ増分され、１つの２倍ワード命令毎に２つずつ
増分され、あるいはＡユニット２−４からの分岐アドレ
スにより置換される。

命令は、！キヤ・ンシュ６−２からストリング・バッフ
ァＡ　２−２２０あるいはストリング・バッファＢ　２
−２２１のいずれかへ読出される。ここで再び、分岐命
令が存在するまで、１組のストリング・バッファがｌキ
ャッシュ６−２から連続的な命令を受け取る。次いで、
この分岐命令に続（命令が、１山のストリングにおける
バンフ７に格納される。例えば、もしこのストリング・
バッフ１Δ　２−２２０が使用されていたならば、分岐
命令に続く命令が、ストリング・バッフｙ　Ｉ’３　２
−２２１に格納されることになる。処理能力は、分岐条
件が満たされ夏ユニット２−４がストリング・バッファ
Ｂ　　２−２２１から分岐ストリングを取り出す場合に
、両方の命令セットを格納することによって改善される
。

この命令は、次に、これがどんな種類の命令であるかを
判定する命令分解ロジック２−２１０へ送られる。即ち
、もしこれがソフトウェア・ビジプルなレジスタ間命令
であれば、この命令は、Ｅユニット２−６により実行さ
れることになるメモリー命令であるならば、Ａユニット
２−４によって実行されることになる。

この命令は、分解ロジック２−２１０からＡユニット制
御ストア２−４３０をアドレス指定するＡユニット・フ
ァームウェア・アドレス・ジェネレータ２−２０８へ送
られる。このアドレス指定された場所の内容は、Ａユニ
ット２−４におけるＲＤＲ（Ａ）レジスタ２−４０６に
格納される。

ストリング・バッファ２−２２０または２−２２１から
の命令信号１　１ＮＳＴＲ０−３１は、Ａユニシト２−
４における命令（Ｒ［Ｎ５ＴＲ）レジスタ２−４００へ
転送される。もしこの命令がＥユニット２−６により実
行されるならば、これはまたＥユニット２−６における
命令先入れ先出しレジスタ（Ｆ　Ｉ　Ｆ　Ｏ）　２−６
００に格納される。

コノ命令１；ｊまた、■ユニット２−４からの信号ｒ−
ＢＥＧＩＮの制御下でＡユニット２−４の０Ｐ−ＣＯＤ
Ｅレジスタ２−４０２に格納される。

ＲＩ　Ｎ５ＴＲレジスタ２−／１００　　および０Ｐ−
ＣＯＤＥレジスタ２−４０２の双方は、それぞれ３２ピ
ントの２倍ワードを格納する。もし命令が２つまたは３
つの２倍ワードを要求するならば、この命令に対する０
Ｐ−ＣＯＤＥレジスタ２−／１０２に止まるが、この命
令の各２倍ワードは更に命令レジスタ２−４００に格納
される。

０Ｐ−ＣＯＤＥレジスタ２−４０２の出力は、主として
０Ｐ−ＣＯＤＥレンスタ２−４０２およびレジスタＲＤ
Ｒ（Ａ）２−４０６にそれぞれ格納された０Ｐ−ＣＯＤ
Ｅおよびファームウェア・ビットの制御下でレジスタ・
ファイル２−４０４をアドレス指定するために使用され
る。レジスタ・ファイル２−４０４は、ソフトウェア・
ビジブル・レジスタを含む。もし実行中の命令がメモリ
ー命令であれば、仮想アドレスが生成され、演算論理ユ
ニット（ＡＬＵ）２−４１２を介してＶＭＭＵ４へ送出
される。Ａユニシト２−６により実行される命令に応じ
て、ＡＬＵ２−４１２に対する入力はＲＩＮＳＴＲレジ
スタ２−４００．０Ｐ−ＣＯＤＥレジスタ２−４０２、
レジスタ・ファイル２−４０４、あるいはプログラム・
カウンタ２−４１６により、Ａ側へ与えることができる
。ＡＬＵ２−４１２のＢ刺入力は、加算器２−４０８を
介して、あるいはレジスタ・ファイル２−４０４　　か
ら指標あるいはオフセット操作のため指標シフタ２−４
１０により与えられる。もしこれがレジスタ命令、例え
ばレジスタ・ファイル２−４０４におけるソフトウェア
・ビジブル・レジスタの内容のシフト操作であれば、レ
ジスタ・ファイル２−４０４の出力はシフタ２−４１４
へ与えられ、命令により指定されるビット数にシフトさ
れ、これが読出された同じレジスタのレジスタ・ファイ
ル２−４０４　　に再び格納され得る。

指標レジスタ２−４１２は、分岐命令を含むある命令に
対するプログラム状態標識を含む。このレジスタのビッ
トは、このビットをオフセットするための最後の操作の
桁溢れ標識（または）、桁上げ標識（Ｃ）、テストされ
た最後のビットの状態を表すビット・テスト操作、およ
び最後の周辺照会の状態を表す入出力標識（１）を含む
。また、最後の比較の結果を表す、より大きい（Ｇ）、
より小さい（Ｌ）および似ていない（Ｕ）の記号も含ま
れる。

類似の標識ビットは、科学計算および商業的演算命令の
ため使用される。

従って１、池の条件付き分岐命令は標識ビットをテスト
して、もし条件が真であれば分岐する。

他の条件付き分岐命令は、レジスタ・ファイル２−４０
４および２−６１０における選択されたソフトウェア・
ビジプルなレジスタの条件をテストすることになる。分
岐命令の０Ｐ−ＣＯＤＥは、選択されたソフトウェア・
ビジブル・レジスタの真の状態、即ち、これがゼロより
小さいか、ゼロより大きいか、ゼロに等しいか、ゼロに
等しくないか、ゼロより小さくも等しくもないか、ある
いは奇数か偶数かを指定することになる。

分岐命令のタイプは、１６ビツトまでの短い変位、３０
ビツトの大きい変位を含む。分岐命令は、力１（条件分
岐タイプあるいは条件付き分岐タイプがあり得る。■ユ
ニット２−２は、全ての短い変位分岐命令に対する分岐
ア°ドレスを生成することになる。このユニットは、ス
トリング・バッファ２−２２０あるいは２−２２１にあ
る変位フィールドの内容を加算器２−２０２によりＰカ
ウンタ２−２００の内容へ加算することによりこれを行
う。

分岐ストリームは、！キャッシュ６−２からストリング
・バッファ２−２２０または２−２２１へ読出される。

もし分岐命令が無条件分岐を指定するならば、■ユニッ
ト２−２は分岐命令を実行し、分岐命令ストリームにお
ける次の命令の分解を開始する。

もしこの分岐命令が条件付き分岐命令であれば、■ユニ
ット２−２はＡユニット２−４を待機して、どの命令ス
トリームを■ユニット２−２が分解するかの判定を行う
。０Ｐ−ＣＯＤＥ２−４０２、レジスタ・ファイル２−
４０４および標識レジスタ２−４１７からの信号が分岐
ロジック２−４０１へ与えられる。ＲＤＲ（Ａ）２−４
０６は信号Ａ−Ｐ−ＬＤを生じ、次いでＡ　Ｌ　Ｕ　２
−４１２からの分岐アドレス（ｉ　号がＰカウンタ２−
２００ヘロードされ、分岐ロジック２−４０１がビット
位置４６〜５０あるいは！６進数０７を生成する。信号
Ａ　−Ｂ　ＲＡ　Ｎ　Ｃ［−１およびＡ−Ｐ−ＬＤがＰ
カウンタ２−２００へ与えられ、信号Ａ　−Ｂ　ＲＡ　
Ｎ　ＣＨが０Ｐ−ＣＯＤＥレジスタ信号から生成されて
分岐の種類、指定された標識レジスタ２−４１７の状態
、およびあるソフトウェア・ビジブル・レジスタの状態
を指示する。もし両方の信号が真ならば、！ユニット２
−２が分岐命令ストリームにおける命令の分解を開始す
る。もし信号Ａ−Ｐ−ＬＤが真でありかつＡ　−Ｂ　Ｒ
Ａ　Ｓ　ＣＩ−１が偽ならば、■ユニット２−２は元の
命令ストリームの分解を開始する。

元の夏ユニット２−２において命令が分岐を求めかつ変
位を有するならば、分解ユニット２−２１０　からの変
位がＰカウンタ２−２００の内容に加算されるべく加算
器２−２０２へ与えられ、レジス９　Ｖ　Ａ　Ｏ２−２
０４またｌｅｔ　Ｌ／ジス９　ＶＡ　１２−２０６のい
ずれか一方に格納されてＩキャッシュ６−２へ与えられ
る。

Ａユニット２−４が命令の実行を完了した時、Δ−ＤＯ
ＮＥ信号がｌユニット２−２の分解ロジック２−２１０
へ送出される。これは、１ユニット２−２に対しストリ
ング・バッファ２−２２０または２−２２１に格納され
次の命令をＡユニット２−４へ、また必要ならばＥユニ
ット２−６へ送ることを通知する。もしある命令がＥユ
ニット２−６による実行を求めるならば、１ユニット２
−２はこの命令を信号［−Ｅ−ＬＡＳＴおよび信号１−
Ｅ−Ｆ　［？ＳＴの制御下で命令Ｆ　Ｉ　ＦＯ２−６０
０へ送出する。これらの信号は命令ＦＩＦＯ２−６００
のロードを制御する。

信号について説明するプール式が付属書（Ａｔ”ＰＥＮ
ＤＩＸ）に示されており、適当な時に参照すべきである
。＋−ｎＥｃ＋Ｎ（ｇ号は、ＣＲＡＣＫ信号が生成され
、システムが保持モードになく、クロック・ロジックを
含む論理ブロックがストール・モードにない時、Ａユニ
ット２−４により受け取られる。

作動可能ロジックおよびフリップフロップ２−２２２が
命令の分解の用意があり、ストリング・バッフｙ　Ａ　
　２−２２０あるいはストリング・バッファＢ　　２−
２２１が少なくとも１つの命令を格納し、またΔユニッ
ト２−４がＡＤＯＮＥ信号を生成してこのＡユニットが
次の命令の処理のため使用可能である時、ＣＲＡ　ＣＫ
信号が生成される。

ｌユニット２−２は、分解されつつある命令がＥユニッ
ト２−６により実行されるならば、作動可能ロジックお
よびフリップフロップ２−２２２によりＩ−Ｅ−ＦＩＲ
３Ｔおよびｌ　−Ｅ　−ＬΔＳ′「信号を生成する。両
方の信号は、Ｉ−ＦＩＦＯ２−６００へ与えられる。信
号１−Ｅ−Ｆ’１Ｒ８Ｔは、このＩ−Ｅ−Ｆ　Ｉ　Ｒ５
Ｔ信号はＩ−Ｆ　Ｉ　ＦＯ２−６００が２倍ワード命令
を格納することを可能にする。

１−Ｅ−ＬＡＳＴ信号は、Ｉ　−Ｆ　Ｉ　Ｆ　０２−６
００がＪ１′１−ワード命令を格納することを可能にす
る。

■ユニット２−２はＡユニット２−４において実行すべ
き命令を送出し、またもしこの命令がＥユニット２−６
において実行されるべきであるならば、Ｉ　−Ｆ　Ｉ　
Ｆ　０２−６００のみに対して送出する。Ｅユニット２
−６においては、ＩＦ　Ｉ　Ｆ　０２−６００が実行す
る次の命令Ｉは、Ｅユニット制御ストア２−６０４のア
ドレス格納場所を生成する次のアドレス・ジェネレータ
２−６０２へ与えられる。ファームウェア・ワードはレ
ジスタＲＤＲ（Ｅ）２−６０６に格納される。Ｉ−ＦＩ
ＦＯ２−６００は４つまでの命令を格納する。

Ａユニット２−４がその仮想アドレスをｖＭＭＵ４へ送
出する時、コ（７）　Ｖ　Ｍ　Ｍ　Ｕ　４１；！Ｅキャ
ッシュ６−４をアドレス指定する物理的アドレスを生成
する。このアドレス指定された場所の内容は、単一ワー
ドの転送のため、あるいは２倍ワードの転送のため、信
号ＬＤ−ＤＡＴ−００１５およびＬＤ−ＤＡＴ−１６３
１によりＥユニ、ット２−６におけるデータＰＩＦ０２
−６３０に格納される。信号Ｌ　Ｄ　−Ｄ　Ａ　Ｔ　−
００１５はまた、データＦ　Ｉ　Ｆ　Ｏ２−６３０の書
込みアドレスを１だけ増分して、次の転送を受け入れる
。

このデータは、命令がそれについて演算するオペランド
である。Ｅユニット２−６は、そのオペランドがデータ
Ｆ　Ｉ　１”　０２−６３０のソフトウェア・ビジプル
なレジスタに格納される命令を実行する。

Ｅユニット２−６による命令の実行中、標識の状態は、
ＡｌＯ２−６０８から受け取った信号から信号Ｅ−Ｉ　
ＤＡＴＯ−８を生成する標識ロジック２−６２３により
変更することができる。信号Ｅ−ＩＤＡＴＱ−３はＡユ
ニ・ソト２−４１こお１する標識レジスタ２−４１７を
更新する。

Ｅユニット２−〇により実行され、オペランドを要求し
ないある命令の場合は、Ａユニット２−４は仮想アドレ
ス、１６進数４０をＶＭＭＵ４へ送出することによりダ
ミー・サイクルを生成する。

この結果Ｅキャッシュ６−４を生じて、「ダミー」オペ
ランドにより信号ＬＤ−ＤＡＴ−１６３１をデータＦ　
Ｉ　Ｆ　Ｏ２−６３０へ送ることによりダミー・サイク
ルを生じる。

乗算器２−６１６がレジスタ・ファイル２−６１０のＡ
およびＢと接続されて、シック２−６１８およびＱレジ
スタ２−Ｇ２０と関連して部分積を生じてこれを格納す
る。この部分積は、結果マルチプレクサ（ＭＵＸ）２−
６２２に与えられ、レジスタ・ファイル２−６１０の蓄
積場所に格納される。乗算が完了すると、最後の結果が
レジスタ・ファイル２−６１０のソフトウェア・ビジブ
ル・レジスタの１つに格納される。

スワップ・ロジック２−６１２は、レジスタ・ファイル
２−６１０のＢ側から２倍ワード内のワードのスワツピ
ングおよび単一ワード内のバイトのスワツピングのため
オペランドを受け取る。

１６ビツト・ワードは８ビツトのバイトからなっている
。２倍ワードは、２つの１６ビツトの単一ワードあるい
は４つの８ビツト・バイトからなっている。符号エクス
テンダ２−６１４は、２倍ワードの最上位ビットの左側
に２倍ワードの全ての上位位置の符号を反復する。

ＣＴＩおよびＣＴ２カウンタ２−６２４は、結果として
生じる浮動小数点の指数の計算に用いられる。

浮動小数点オペランドの仮数は、Ａ　Ｌ　Ｕ　２−６０
８およびシフタ２−６１８によって処理される。これら
は周知の方法で行われる。

Ｅ　ユ＝７）２−６ｇ、：お１するＡ−Ｌニラ）２−４
および２−６１０を有する両方のレジスタ・ファイル２
−４０４　　におけるソフトウェア・ビジブル・レジス
タは、これらが共に同じ情報を含むように連続するサイ
クルにおいて更新される。これは、ＲＤＲ（Ａ）レジス
タ２−４０６からのファームウェア信号により行われ、
これらの信号は、レジスタ・ファイル２−６１０を使用
可能にする更新信号Ａ−ＵＰＤＴと、レジスタ・ファイ
ル２−４０４のＤターミナルからのデータをレジスタ・
ファイル２−６１０のＤターミナルへ格納するためレジ
スタ・ファイル２−６１０のアドレス・ターミナルに与
えられる６つのＡ−ＡＤＨ信号とを生成するためロジッ
ク２−４２０に与えられる。同様に、ＲＤＲ（Ｅ）２−
６０６からのＥ−ＵＰＤＴ信号は、ロジック２−６０１
からの信号Ｅ−ＡＤＲにより指定されるアドレスにレジ
スタ・ファイル２−４０４がデータを格納することを可
能にする。レジスタ２−６０１　　は、Ｉ　−Ｆ　Ｉ　
Ｆ　０２−６００からの命令信号およびレジスタＲＤＲ
（Ｅ）２−６０６からのファームウェア信号から信号Ｅ
−ＡＤＲを生成する。

Ａユニット２−４のプログラム・カウンタ２−４１６は
、次の命令のアドレスを格納する。

Ｉユニット２−２におけるＰカウンタ２−２００もまた
、次の命令のアドレスを格納する。このレジスタが２つ
である理由は、条件付き分岐の場合に、■ユニット２−
２のＰカウンタ２−２００　　が使用される場合に分岐
アドレスを格納するが、プログラム・カウンタ２−４１
６はこの分岐アドレスを格納しないでその時実行中のシ
ーケンスにおける次のアドレスを格納する。

下記の事例は、本発明のプロダクション・ラインの運転
の利点を示す。第４図は、！キャッシュ６−２の多数の
格納場所の内容を示している。

この格納場所およびデータは、１６進数の形態で示され
ている。本例においては、場所１０００および１００１
は、１６進数の４Ｆのオフセントを持つ３２ビツトの２
倍ワードのロードＢルジスタの命令を格納する。このた
め、ＶＭＭＵ４に与えられる仮想アドレスとして１００
０プラス１プラス４Ｆ即ち１６進数１０５０のアドレス
を与える。この仮想アドレスは、Ｅキャッシュ６−４の
物理的アドレスの場所を指示する。

この物理的アドレスの場所の内容はレジスタＢ１へロー
ドされるが、このレジスタはＡユニット２−４における
レジスタ・ファイル２−４０４およびＥユニット２−６
におけるレジスタ・ファイル２−６１０の両方における
ソフトウェア・ビジブル・レジスタである。同様に、レ
ジスタＢ２は、場所１００２および１００３に格納され
た３２ビツトの２倍ワード命令ロード・レジスタＢ２か
らロードされることになる。場所１００４は、レジスタ
・ファイル２−４０４および２−６１０における別のソ
フトウェア・ビジブル・レジスタであるレジスタＲ１の
内容である単一ワード命令の５ＨＩＦＴ　　０ＰＥＮ　
　ＬＥＦＴ　　３を格納する。場所１００５は、プログ
ラム・カウンタ２−４１６の内容に対してプラス５を加
えて夏キャッシュ６−２における場所１００Ａおよび１
００１３にある２倍ワード命令ロード・レジスタＲ７を
指示するため、分岐命令を格納する。

場所１００６および１００７は、レジスタＲ３の内容が
格納場所００１０（Ｅキャッシュ６−４）の内容に加え
られ、その答えがレジスタＲ３に格納される加算命令Ａ
ＤＤ　　Ｒ３００１０を格納する。場所１００８および
１００９は、レジスタＲ６の内容がオペランド６７３１
により乗じられてその結果が再びレジスタＲ６に格納さ
れる乗算命令ＭＵＬ　　Ｒ６６７３１を格納する。

加算あるいは乗算命令はいずれも実行されないが、その
理由は、如何に両命令が！キャッシュ６−２から取り出
されても分解されず、場所１００５におけるｊ！！（条
件分岐の故である。

第５図は、命令がパイプラインの各段を経由する際の命
令の実行状態を示している。第５図に示される各段は、
■キャッシュ６−２から命令を取り出すＩ−ＣＡＣＨＥ
段、命令を調べてどのユニットがこの命令を実行すべき
かを判定する１−ＣＡＣＨＥ段、仮想アドレスを生成す
るかあるいはレジスタまたは分岐命令を実行するＡユニ
ット段、仮想アドレスを物理的アドレスへ変換するｖＭ
ＭＵ段、Ｅユニット２−６ヘアドレス指定された場所の
オペランドを送出するＥ−ＣＡＣＨＥ段、および命令を
実行するＥユニット段である。

第５図に戻り、サイクル１の間、■ ＦＥＴＣＨが命令ロードＢ１即ち１６進数の９ＣＣ００
０４ＦをＩキャッシュ６−２のレジスタＶ　Ａ　Ｏ２−
２０４の内容である１６進数１０００により指定される
場所から取り出し手、これをストリング・バッファＡ　
２−２２０に格納する。

Ｐカウンタ２−２００は、Ａユニット２−４により初期
化され、その内容１０００が加算器２−２０２を介して
レジスタＶ　Ａ　０　２−２０４へ転送される。

■キャッシュ６−２は、場所１０００および１００１に
おける２倍ワードを読出す。

Ｉ　　ＣＲＡＣＫは、サイクル２の間ロードＢ１命令を
「分解コする。これは記憶命令であるため、■ユニット
２−２は信号Ｉ　　ＢＥＧＩＮをＡユニ、ト２−４へ送
り、０１）　−ＣＯＤ　Ｅレジスタ２−４０２を使用可
能状態にし、信号ＩＥ　Ｆ　Ｉ　ＲＳ　′ｒオヨびＩ　
−Ｅ　Ｌ　Ａ　Ｓ　ＴをＥ　ユニ’ｙト２−６へ送って
［−１”　Ｉ　Ｆ　０２−６００　　を使用可能状態に
する。また、この命令は、Ａユニット２−４の命令レジ
スタ２−４００およびＥユニット２−６のＩ　−Ｆ　Ｉ
　１”　０２−６００へ送られる。ＯＰＣ０１）　Ｉ’
：レジスタ２−７１０２は、この命令のＯｌ）Ｃ０１）
　＋ζ部分、ピント（Ｌ−８（２進数１００１１１、０
０１　）でロードされる１、Ａユニット制御ストア２−
４３０がアドレス指定され、ファームウェア・ワードが
ＲＤＲ（Ａ）レジスタ２−／１０６に格納される。

サイクル３の間、Ａユニットが仮想アドレスを生成する
。Ａ【、Ｕ２−４１２　　は、プログラム・カウンタ２
−１１６の内容即ち１６進数１０００に命令レジスタ２
−４１１０　　に格納された下位のワード、１６進数０
０４Ｆを加えて、ｖＭＭＵ４へ送られる仮想アドレスの
１６進数１０５０を生じるため１を加え、これはｖＭＭ
Ｕ４へ送られる。

ｖＭＭＵのサイクル４において、Ｖ　Ｍ　Ｍ　Ｕ　４　
ハＥキャンンユ６−４をアドレス指定する物理的アドレ
スである１６進数２０１０５０（任、はのアドレス）を
生１戊する。

サイクル５において、１６進￥１１２３４５６７８であ
るアドレス指定されたオペランドのＥＣＡ　ＣＬＩ　Ｉ
εがデータＦ　Ｉ　Ｆ　Ｏ２−６３０に格納される。

［ζユニットのサイクル６においては、このオペランド
は、符「シエクステング２−６１４、ＡＩ、Ｕ２−６０
８および結果マルチプレクサ（ＭＬＩＸ）２６２２ヲ介
して、レジスタ・ファイル２−６１０に格納される。

ロードＢ２命令である１６進数ＡＣＣＯ００５０が、同
様にフログクンヨン・ラインを経て処理される。この場
合、］キャッシュ６−２のアドレスである１６進Ｍ１０
０ＩがＶＡＯ２２（）２に格納される。命令ロードＢ２
は２　（Ｈ’ｚワードであるため、Ｐカウンタ２−２０
０の内容が２だけ増分される。

Ｅのサイクル７において、オペランドの１６進数２４６
８１３５７がレジスタ・ファイル２−６１．０のレジス
タ口２に格納される。

１　　Ｆ［！：ＴＣＩＩのサイクル３においては、場所
１００４の内容が１キャッシュ６−２から読出される。

アドレス指定された奇数の各場所は、それぞれ読出され
る１６ビツトの２つのワードを結果として生じる。命令
ロード＋３は２倍ワードの命令であるが、場所１００４
がアドレス指定された時読出された２倍ワードは、２つ
の命令、即ち、１６進数０１”　８５であるＳ　ＨＩ　
ｌ”　”ｌ”　　ＲＬ！、ｔ’：　ｌ”　１’　３と、
１６進数０１”　８５である分岐命令とを何する。両命
令ともストリング・バッファΔ２−２２０にロードされ
る。

Ｉ　　ＣＲＡ　ＣＫのサイクル４において、ｌユニット
２−２はＡユニット２−４をアクセスするのみであるが
、これはこの命令が専らΔユニット２−４において実行
されるためである。

信号［−［３ＥＧＩＮが０Ｐ−ＣＯＣｌシを０Ｐ−ＣＯ
ＤＥレジスタ２−４０２ヘロードする。この命令１−ｎ
ｌ？：ＧＩＮは命令レジスタ２−／１００　　ヘロード
され、ファームウェア・ワードがＲＤＲ（Ａ）レジスタ
２−４０６ヘロードされる。

へのサイクル５において、Ｒ１の内容である１６進数１
２３４５６７８は、シフタ２−４１４を通過させられ、
１６進数９１Δ２Ｂ３ＧＯとしてＲ１へ戻り格納される
。

シフト命令は３つのサイクルの後に実行され、次いでパ
イプラインから落とされることに注意されたい。

Ｉ　　ＣＲＡＣＫのサイクル５が、命令レジスタ２−４
００　　を分岐命令の１６進数０Ｆ８５でロードする。

この時、レジスタＶＡＩ　　２−２０６は１６進１ｄｒ
１００Ａ　（１００５プラス５）を格納する。命令分解
ロジック２−２１０からの変位５が　　　　に加算され
る。

例え場所１００５から場所１００Ａへの無条件分岐があ
ろうとも、サイクル４のＩ−ＦＩＥＴＣｌｌの間、加算
命令ｎＡＯｏ　　００１０が取り出されて、ストリング
・バッファＡ２−２０２に格納される。これは、サイク
ル６のＩ　　ＣＲＡＣＫの間は分解されないが、これは
ストリング・バッファＢ２−２２１がこの時アクティブ
な状態にないためである。Ｉ　　ＣＲＡＣＫサイクル６
はダミー・サイクルである。

サイクル６の間、Ａユニ・ントは信号Ａ−Ｐ〜Ｌ　Ｉ）
およびＡ　−Ｂ　ＲＡ　Ｎ　ＣＨを生じてＰカウンタ２
−２００を分岐アクセスでロードする。このへユニット
はまた、プログラム・カウンタ２−４１６を分岐アドレ
スでロードする。

乗算命令がストリング・バッファ２−２２０にロードさ
れるサイクル５の１−１”　Ｅ　Ｔ　ＣＩの間、この命
令もまた分解されない。しかし、１−ＣＲＡＣＫのサイ
クル７の間、命令【、ＤＲ７が分解される。

第６Ａ図および第６Ｂ図は、ブロック図形態で、それぞ
れ第４図の命令ロードＢｌを実行中のＡユニット２−４
およびＥユニット２−６により行われるファームウェア
・ステップを示している。

各プロ“ツクは、このファームウェア・ビ・ントおよび
ＲＤＲ（Ａ）レジスタ２−／１０６あるいはレジスタＲ
ＤＲ（Ｅ）２−６０６におけるその鎖を示している。フ
ァームウェアにより認識された数字は、ブロックにより
行われる機能と共に、このブロック内でアンダーライン
を付して示されている。

事例として、第６Ａ図のブロック２−４５８は、ＲＤＲ
（Δ）レジスタ２−４０６のビット３４乃至３７が１６
進数１の値〔２進数０００１）を有することを示してい
る。行われる機能は、ＡＬＵ２−４１２の六入力の値を
ＡＬＵ２−４１２のＢ入力の値に加えて、■を足して仮
想アドレスを生じることである。

第６Ａ図においては、Ａユニット２−４がオペランドの
仮想アドレスを起生じて、これをＶＭＭＵ４に送り、■
ユニット２−２に対してＡユニット２−４が命令ロード
Ｂｌのその部分を完了したことを通知する。全てのファ
ームウェア・ステップが１サイクル、即ち第５図のへの
サイクル３内に完了される。このファームウェア・プロ
・ツクは、略々これらが実行される順序で示されている
。

ブロック２−／１５０から判るように、ＲＤＲ（Ａ）レ
ジスタ２−４０６のビット１６が２進数０にある。

マイクロ動作ＲＢ−ＯＰＷが、ＲＩ　ＮＳＴＲレジスタ
２−１０６の内容である１６進数９ＣＣ０００４Ｆをブ
ロック２−４５２に転送する。

ブロック２−７１５２のＭＩＣＲＯＩＮＤＸＯ（＋＜０
Ｒ（Ａ）レジスタ２−４０６のビット１９および２０が
２進数００にある）が、この命令の右側のワード、１６
進数００５０を選択し、ブロック２−４５４のＭＩＣＲ
ＯΔＵ　Ｂ　−Ｒ１１１６：３１　（ビット２９−３１
が２進数０）が右側のワードをＡＬＵ２−／１１２のＢ
側人力へ与える。

ブロック２−４５６のＭＩＣＲＯＡＵΔ−Ｐ（ビット２
６−２８が２進数０）が、プログラム・カウンタ２−／
Ｉ　１６　　の内容である１６進数１０００をＡＬＵ２
−４１２のへ入力側へ与える。

ブロック２−４５８のＭ　Ｉ　ＣＲＯＡ　Ｕ　−Ａ　＋
　８　＋■（ビット３４−３７が１６進数１）がＡＬＵ
２−／１１２において仮想アドレスの１６進数１０５０
（１０００＋４Ｆ＋１）を生成する。

ブロック２−４６１２−４６１）（７）　　ＶＡＬＵｌ
）　（ビット４１−４２が１６進数３）が、ＭＵＸ（図
示せず）に工すＡＬＵ２−４１２から仮想アドレスを選
択する。

ブロック２−４６２のＭＩＣＲＯ０ＦＦＳＥＴ（ビット
３２−３３が２進数０）が、Ｅキャッシュ６−４におけ
るオペランドがワードの境界に現れることをテストする
。さもなければ、ファームウェアは２つのＩζ−ＣへＣ
ＩＩＥサイクルを呼び出し、このオペランドを格納する
２つの２倍ワードの内容を読出す。従って、Ｅ−ＯＦＦ
ＳＥＴは２進数０である。このＥ−０１”　Ｉ”　Ｓ　
Ｅ　Ｔは指標シフタ２−４１０からオフセットＦＩＦＯ
２−６３／Ｉへ加えられる。

ブロック２−４６４のＭＩＣＲＯＱＬＤ（ビット４３が
２進数１）が仮想アドレスをバンクアッフとしてＱレジ
スタ２−４１８に対してロードする。

ブロック２−４６８のＭＩＣＲＯＰＰ２　（ビット４４
−４５が２進数１０）がプログラム・カウンタ２−４１
６を増分Ｃ１更に１ユニット２−２のＰカウンタ２−２
００を増分して１キャッシュ６−２から次の命令を読出
す。

ブロック２−４７０のＭＩＣＲＯＡ−ＤＯＮＥ（ビット
５３が２進数１）が信号Δ−ＤＯＮＥを１ユニット２−
２へ送出する。次いで、１ユニツトが次の命令をＡユニ
ット２−４へ送出する。

第６Ｂ図においては、Ｅユニット２−６が、このＥキャ
ッシュ６−４からオペランドを受け取ってこれをレジス
タ・ファイル２−６１０の８１に格納することにより、
命令ＬＤＩ３１の実行を完了する。

プロ・ツク２−６５０は、レジスタＲＤＲ（ｌシ）２−
６０６のビット４５−４６が２進数０１にあることを示
す。ＭＩＣＲＯＤＷは、データＦ　Ｉ　ＦＯ２−６３０
に２倍ワードのオペランドを整合する。

２進数０のＥ−ＯＦＦＳＥＴがオフセットなしを表示す
る。

ブロック２−６５２のＭＩＣＲＯＡＵΔＤＡＴＡ（ビッ
ト４７が２進数１）が、データＦＩＦＯ２−６３０から
のオペランドをＡ　Ｌ　Ｕ　２−６０８のＡ人カへ転送
する。

ブロック２−６５８のＭ　Ｉ　ＣＲＯΔＬＵ−ＤＷ（ビ
ット８８−８９が２進数０１）がΔＬＵ２−６０８を構
成して、このオペランドを２倍ワードとして処理する。

ブロック２−６６０のＭｆＣＲＯＲ３ＬＴＰＴＲ（ビッ
ト６ロー６７が２進数０１）においては、結果マルチプ
レクサ（ＭＵＸ）２−６２２がオペランドのピント０お
よび１、ＲＥＦＦ　Ｉ　ＦＯ２−６３２からのリング数
、およびΔＬＵ２−６０８カラのオペランドのビット２
−３１を選択する。

ブロック２−６６２のＭ　Ｉ　ＣＲＯΔ−ＢＸ（ビット
３１−３７が２進数１）においては、００１０　００１
が、ファームウェア・ワードからのビット００１、およ
び命令ワードからのビット１−３からの１３１のレジス
タ・ファイル２−６１０のＡアドレスである１６進数０
９を起生ずる。

ブロック２−６６４のＭＩＣＲＯＲＦＷ（Ａ）（ビット
７９−８２が１６進数０１）が、２倍ワードオペランド
を結果マルチプレク”Ｊ−（ＭＵＸ）２−６２２からの
レジスタ・ファイル２−６１０の８１へ書込む。

ブロック２−６６６のＭＩＣＲＯＤＯＮＥ（ビット６３
が２進数１）が、Ｅ−ＤＯＮＥ信号を１ユニット２−２
へ送出し、これが命令ロードＢ１と関連する命令分解ロ
ジック２−２１０をリセットする。

ブロック２−６６８のＭＩＣｒ（ＯＭＢＦＭＴＭＢＲ（
ビット２９．１−３が１６進数０４）が、次のＥユニッ
ト制御ストア２−６０４の場所へ分岐し、レジスタＲＤ
Ｒ（Ｅ）２−６０６を次のファームウェア・ワードでロ
ードする。

第７図は、ブロック図形態で、命令Ｓ　Ｉ−ｆ　Ｉ　Ｆ
　ＴＲＩ　　ＬＥＦＴ３の実行のためＡユニット２−４
により行われるファームウェア・ステップを示す。

第７図においては、Ｉ　　ＦＥＴＣｌ−［段のサイクル
３が命令Ｓ　ＨＩ　Ｆ　Ｔ　　ＲＩ　　Ｌ　Ｅ　Ｆ　Ｔ
３　（ＳＱＬ）の１６進数１００３を夏キャッシュ６−
２から取り出し、これをストリング・バッファＡ　２−
２２０にロードし、この命令はサイクル４において分解
され、命令レジスタ２−４００および０Ｐ−ＣＯＤＥレ
ジスタ２−４０２ヘロードされる。

信号Ｈ−ＢＥＧＩＮは、０Ｐ−ＣＯＤＥレジスタ２−４
０２を付勢する。サイクル５が、レジスタ・ファイル２
−４０４　　におけるＲ１の内容（１６進数１２３４５
６７８）を読出し、ＬＥＦＴ３ビットをシフトし、その
結果（１６進数９１Ａ２Ｉ３３ＣＯ）を再びＲ１に格納
することにより、命令ＳＯＣの実行を完了する。

Ａユニット２−４は、Ａユニット制御ストア２−４３０
から読出されたファームウェア・ワードにより制御され
、ＲＤＲ（Ａ）レジスタ２−４０６に格納される。

ブロック２−７１８０から判るように、ＲＤＲ（Ａ）レ
ジスタ２−４０６における１６進数０４のビット６−１
１により指定されるマイクロ命令ＭＩＣＲＯＢ−ＤＸは
、レジスタ・ファイル２−４０４にＲＦＢアドレスであ
る１６進数０１を起生ずる。このアドレスは、０Ｐ−Ｃ
ＯＤＥレジスタ２−４０２のビット１乃至３を０００に
付加えることによりＲ１のアドレス（０００００１）を
得る。

ブロック２−４８２のＭＩＣＲＯ５ＩＮ２−ＲＢ（ビッ
ト２７−２９が１６進数０）が、シフタ２−６１８に対
しＲ１の内容を読出す。ブロック２−４８４のＭＩＣＲ
Ｏ５ＩＮ３−０（ビット３０−３１が２進数１１）が、
０をシフタ２−６１８の３２の下位位置にロードする。

ブロック２−４８６のＭＩＣＲＯ５ＨＩＦ−Ｌ　（ビッ
ト１６が２進数０）が、左方のシフト操作のためシフタ
２−６１８を条件付ける。ブロック２−４８８のＭ　Ｉ
　ＣＲＯ３１（３１（ビット１７−１９が１６進数２）
が、ＯＰ−Ｃ，ＯＤ　Ｅレジスタ２−４０２のビット１
２１５により指定される如く、シフタ２７６１８をセッ
トアツプして３だけシフトさせる。

ブロック２−４９０のＭＩＣＲＯＲＦ：Ｂ−３ＨＦＴ（
ビット位置１２−１３が２進数１０）が、オペランドを
３ビツトだけシフトして、これを再びレジスタ・ファイ
ル２−４０４のＲ１に格納する。

ブロック２−４９２のＭＩＣＲＯｌ−Ｃ−８ＨＦＴ　（
ビット位置４６−５１が１６進数３８）が、シフトの大
きさに対して標識レジスタ２−４１７の標１ｆｋＣ（図
示せず）をセットする。

ブロック２−４９４のＭＩＣＲＯＡ−ＤＯＮＥ（ビット
５３が２″進数１）が、信号Ａ−ＤＯＮＥ’１−ＴＬニ
ット２−２へ送ル。この■ユニッｌ−２−２は、次に実
行されるべき命令を分解して、これをＡユニット２−４
へ送出する。

ブロック２−４９６のＭＩＣＲＯＰＰＩ　（ビット４４
−４５が２進数０１）が、プログラム・カウンタ２−４
１６を１だけ増分するが、これはＳＱＬが単一ワード命
令であるためである。

本発明については、その望ましい実施態様に関して示し
記したが、当業者は形態および細部における上記および
池の変更が本発明の趣旨および範囲から逸脱することな
く可能であることが理解されよう。

【図面の簡単な説明】

第１図は、本発明の装置を含むシステム全体を示すブロ
ック図、第２図は第１図の全システムの更に詳細なブロ
ック図、第３図はプロダクション・パイプライン・サイ
クルの主な要素を示す論理ブロック図、第４図は本発明
を示す命令の■キャッシュにおける格納場所を示す図、
第５図はプロダクション・パイプライン・サイクルにお
いて処理されつつある一連の命令を示す図、第６Δ図は
、実行ユニットにおける命令の実行に用いられるオペラ
ンドのメモリー・アドレスを生成するアドレス・ユニッ
トにおける論理素子を制御するファームウェアの動作の
流れを示すブロック図、第６Ｂ図は、実行ユニットにお
ける命令の実行を完了する論理素子を制御するファーム
ウェアの動作の流れを示すブロック図、および第７図は
ソフトウェア・ビジプルなレジスタ命令を実行するよう
ロジックを制御するファームウェアを示すブロック図で
ある。 １・・・パイプライン・データ処理システム、２・・・
中央処理装置（ＣＰＵ）　、２−２・・・命令（ｒ）ユ
ニット、２−４・・・Ａユニット、２−６・・・実行（
Ｅ）ユニット、４・・・仮想メモリー管理装置（ＶＭＭ
［Ｊ）　、６・・・キャッシュ装置、６−２・・・Ｉキ
ャッシュ、６−４・・・Ｅキャッシュ、８・・・メモリ
ー・サブシステム、１０・・・入出力周辺装置、１２・
・・システム・バス、２−２００・・・Ｐカウンタ、２
−２０２・・・ストリング・バッファＡ、２−２０４・
・・レジスタＶＡＯ１２−２０６・・・レジスタＶＡＩ
、２−２０８　　・・・Ａユニット・ファームウェア・
アドレス・ジヱネレーク、２−２１０・・・命令分解ロ
ジック、２−２２０．２−２２１・・・ストリング・バ
ッファ、２−２２２・・・作動可能ロジックおよびフリ
ップフロップ、２−／１００・・・命令レジスタ、２−
４０１　　・・・分岐ロジック、２−４０２・・・０Ｐ
−ＣＯＤＥレジスタ、２−／１０４・・・レジスタ・フ
ァイル、２−４０６・・・ＲＤ　Ｉ＜　ＣΔ）レジスタ
、２−４０８・・・加算器、２−４１０・・・指標シフ
タ、２−／１１２・・・演算論理装置（ＡＬＵ）　、２
−４１４・・・シフタ、２−４１６・・・プログラム・
カウンタ、２−／１１７・・・標識レジスタ、２−４２
０・・・ロジック、２−／１３０・・・Ａユニット制御
ストア、２−６００・・・Ｉ−ＦＩＦＯレジスタ、２−
６０１・・・ロジック、２−６０／ｌ・・・Ｅユニット
制御ストア、２−６０６　　・・・ＲＤＲ（Ｅ）レジス
タ、２−６０８・・・ＡＬＵ、２−６１０・・・レジス
タ・ファイル、２−６１２・・・スワップ・ロジック、
２−６１４・・・符号エクステンダ、２−６）６・・・
乗算器、２−６１８・・・シフタ、２−６２０・・・Ｑ
レジスタ、２−６２２・・・結果マルチプレクサ（ＭＵ
Ｘ）　、２−６２３・・・標識ロジック、２−６２４・
・・ＣＴカウンタ、２−６３０・・・データＦＩＦＯ１
２−６３２・・・ＲＥＦ−ＦＩＦＯ。 コ５「６Ａ 」ワ７６Ｂ

Claims (1)

1. 【特許請求の範囲】 １、プロダクションラインを構成するように配置され、
   各段がプロダクションライン装置に与えられる複数の命
   令の各々について異なる動作を実行する、複数の直列に
   接続されたパイプライン・ユニットを備えたデータ処理
   システムにおいて、 オペランドと、前記複数の命令およびオペランドとを格
   納する記憶手段と、 前記記憶手段と接続され、一連のアドレス 信号に応答して前記記憶手段から受け取った前記複数の
   命令の前記各々を取り出して格納する取り出し手段を備
   えた第１のユニットとを設け、該第１のユニットは更に
   、前記取り出し手段と接続されて前記複数の命令の前記
   各々を復号しかつ第１のタイプの命令を表す第１の信号
   と、第２のタイプの命令を表す第２の信号の双方を生成
   する分解手段を備え、 前記第１の信号に応答して、前記第１および第２のタイ
   プの命令を格納しかつ前記第１のタイプの命令を実行す
   ることにより前記第１のタイプの命令をプロダクション
   ラインから除去する第１の手段を含むレジスタ手段を備
   えた第２のユニットを設け、該第２のユニットは更に、
   前記第２のタイプの命令の実行に際して使用される前記
   記憶手段におけるオペランドの場所を示す仮想アドレス
   信号を生成する手段を 備え、 前記第２のユニットと接続されて、前記仮想アドレス信
   号を物理的アドレス信号に変換する第３のユニットと、 該第３のユニットと接続されて、前記物理的アドレス信
   号に応答して前記記憶手段から前記オペランドを受け取
   る第４のユニットと、 前記第１および第４のユニットと接続されて、前記第２
   の信号に応答して前記第２のタイプの命令を格納しかつ
   前記第２のタイプの命令および前記オペランドに応答し
   て前記第２のタイプの命令を実行する第２の手段を備え
   た第５のユニットと を設けてなることを特徴とするデータ処理システム。 ２、前記第２のユニットが更に、第３の信号を生じて該
   第２のユニットが前記第１および第２のタイプの命令に
   ついての処理を完了した時を表示する手段を含むことを
   特徴とする請求項１記載のデータ処理システム。 ３、前記分解手段が前記第３の信号に応答して前記複数
   の命令の次のものを復号することを特徴とする請求項２
   記載のデータ処理システム。 ４、前記記憶手段が、 前記複数の命令を格納する命令キャッシュと、前記オペ
   ランドを格納するデータ・キャッシュとを含むことを特
   徴とする請求項１記載のデータ処理システム。 ５、前記取り出し手段が、 前記命令キャッシュにおける一連の命令の 各々の場所のアドレスを生成するアドレス・カウンタ手
   段を含み、該命令キャッシュは前記アドレスに応答して
   前記場所を読出し、 前記命令キャッシュから受け取る前記一連の命令の前記
   各々を格納するストリング・バッファ手段を含むことを
   特徴とする請求項４記載のデータ処理システム。 ６、前記分解手段が、 前記第３の信号に応答して前記第１の信号を生成する作
   動可能手段と、 前記第３の信号および前記ストリング・ バッファ手段からの複数の命令信号に応答して、前記第
   ２の信号を生成する命令分解手段とを含むことを特徴と
   する請求項５記載のデータ処理システム。 ７、前記第１の実行手段が、 第１の複数の制御信号を生成する第１の制御ストア手段
   と、 前記第１の複数の制御信号および前記レジスタに格納さ
   れた前記第１のタイプの命令からの第１の信号に応答し
   て、前記第１のタイプの命令を実行する第１のロジック
   手段とを含むことを特徴とする請求項６記載のデータ処
   理システム。 ８、前記第１の実行手段が更に、 第２の複数の制御信号を生成する第１の制御ストア手段
   と、 前記第２の複数の制御信号と前記第２の タイプの命令からの第２の信号に応答して前記記憶アド
   レスを生成する第２のロジック手段とを含むことを特徴
   とする請求項７記載のデータ処理システム。 ９、前記第２の実行手段が、 第３の複数の制御信号を生成する第２の制御ストア手段
   と、 前記第３の複数の制御信号と、前記命令レ ジスタに格納された前記第２のタイプの命令からの第３
   の信号と、前記データ・レジスタに格納された前記オペ
   ランドとに応答して、 前記命令を実行する第３のロジック手段とを含むことを
   特徴とする請求項８記載のデータ処理システム。 １０、命令を実行するための二重パイプラインを備えた
   データ処理システムにおいて、 各ユニットが与えられた複数の命令の各々について異な
   る動作を行う第１の複数の直列に接続されたパイプライ
   ン・ユニットと、 前記第１のパイプラインと直列に接続され、各ユニット
   が異なる動作を行う第２の複数の直列に接続されたパイ
   プライン・ユニットを備えた第２のパイプラインと、 前記第１のパイプラインの第１のユニットが、前記複数
   の命令の前記各々が第１のタイプの命令であるか第２の
   タイプの命令であるかを判定し、該第１のタイプの命令
   を前記第１の複数の直列に接続されたパイプライン・ユ
   ニットの第１の予め定めたユニットへ選択的にロードし
   、また前記第２のタイプの命令を前記第１の予め定めた
   ユニットおよび前記第２の複数の直列に接続されたパイ
   プライン・ユニットの第２の予め定めたユニットへ選択
   的にロードする手段を備え、 前記第１の予め定めたユニットが、前記第１のタイプの
   命令を実行する手段と、前記第２の予め定めたユニット
   において使用されるオペランドのメモリーにおける場所
   のアドレスを生成して前記第２のタイプの命令を実行す
   る手段とをを備える ことを特徴とするデータ処理システム。 １１、プロダクションライン方式で一連の命令を処理す
   るデータ処理システムにおいて、 命令およびオペランドを格納する記憶手段 と、 該記憶手段と接続され、該記憶手段から 読出された複数の命令を格納する手段を備えた取り出し
   手段と、 前記格納手段と接続され、前記複数の命令の各々の第１
   および第２のタイプの命令を表し、該第１および第２の
   タイプの命令を第１のレジスタに格納しかつ該第１のタ
   イプの命令を第２のレジスタに格納する復号手段と、 前記第１のタイプの命令からの第１の信号に応答して前
   記命令を実行し、かつ前記プロダクションラインから前
   記第１のタイプの命令を落とし、かつ前記第２のタイプ
   の命令からの第２の信号に応答してメモリーのアドレス
   を生成する第１の実行手段とを設け、 前記記憶手段は、前記メモリー・アドレスに応答してデ
   ータ・レジスタに格納するためにオペランドを読出し、 第２のタイプの命令からの第３の信号に応答して、前記
   第２のタイプの命令を実行する第２の実行手段を 設けてなることを特徴とするデータ処理システム。 １２、前記記憶手段が、 命令を命令キャッシュに格納する手段と、 オペランドをデータ・キャッシュに格納する手段とを含
   むことを特徴とする請求項１１記載のデータ処理システ
   ム。 １３、前記取り出し手段が、 前記命令キャッシュにおける一連の命令の 各々の場所のアドレスを生成するアドレス・カウンタ手
   段を含み、該命令キャッシュは前記アドレスに応答して
   前記場所を読出し、 前記命令キャッシュから受け取る前記一連の命令の前記
   各々を格納するストリング・バッファ手段を含むことを
   特徴とする請求項１２記載のデータ処理システム。 １４、前記復号手段が、 前記一連の命令の前記各々のビットの第１のセットを表
   す信号に応答して、前記第１のタイプの命令を表す第１
   の信号と前記第２のタイプの命令を表す第２の信号とを
   生成する分解手段を含むことを特徴とする請求項１３記
   載のデータ処理システム。 １５、前記第１の実行手段が、 第１の複数の制御信号を生成する第１の制御ストア手段
   と、 前記第１の複数の制御信号および前記レジ スタに格納された命令の前記第１のロジックからの前記
   第１の信号に応答して前記第１のタイプの命令を実行す
   る第１のロジック手段とを含むことを特徴とする請求項
   １４記載のデータ処理システム。 １６、前記第１の実行手段が更に、 第２の複数の制御信号を生成する第１の制御ストア手段
   と、 該第２の複数の制御信号および前記第２の タイプの命令からの前記第２の信号に応答して、前記メ
   モリーのアドレスを生成する第２のロジック手段とを含
   むことを特徴とする請求項１５記載のデータ処理システ
   ム。 １７、前記第２の実行手段が、 第３の複数の制御信号を生成する第２の制御ストア手段
   と、 該第３の複数の制御信号と、前記命令レジスタに格納さ
   れた前記第２のタイプの命令からの第３の信号と、前記
   データ・レジスタに格納された前記オペランドとに応答
   して、前記命令を実行する第３のロジック手段とを含む
   ことを特徴とする請求項１６記載のデータ処理システム
   。 １８、各々のユニットが複数の命令の各々について異な
   る動作を行うプロダクションラインとして作動するよう
   構成された複数の直列に接続されたパイプライン・ユニ
   ットを備えたデータ処理システムにおいて、 前記複数の命令と複数のオペランドとを格納する記憶手
   段と、 第１のサイクルの間作動し、前記記憶手段と接続されて
   、取り出し手段と、第１のユニットからの一連の第１の
   アドレス信号に応答して、前記記憶手段から受け取る前
   記複数の命令の前記各々を格納する第１の手段とを備え
   た第１のユニットと、 第２のサイクル段の間作動し、前記第１の 格納手段と接続されて、前記複数の命令の前記各々を復
   号しかつ第１および第２の信号を生成する分解手段を備
   えた第２のユニットと、 第３のサイクルの間作動し、前記第１の信号に応答して
   、前記第１および第２のタイプの命令を格納する第２の
   手段を備えた第３のユニットとを設け、該第３のユニッ
   トは、前記第２の格納手段と接続されて、前記第１のタ
   イプの命令を実行することにより前記第１のタイプの命
   令を前記プロダクションラインから除去する第１の手段
   を含み、 前記第３のユニットは更に、前記第２の 格納手段と接続されて、前記第２のタイプの命令の実行
   に際して使用されるオペランドの場所を表す第２のアド
   レス信号を生成する手段を 備え、 前記記憶手段は、第４のサイクルの間前記 第３のユニットと接続され、前記第２のアドレス信号に
   応答して前記オペランドを受け取り、前記第２のユニッ
   トと接続され、前記第２の信号に応答して前記第２の作
   動サイクルの間前記第２のタイプの命令を格納する第３
   の手段を備えた第４のユニットを設け、該第４のユニッ
   トは更に、前記記憶手段と接続されて前記オペランドを
   格納する第４の手段を備え、該第４のユニットは、前記
   第３および第４の格納手段に接続されて第５の作動サイ
   クルの間前記第２のタイプの命令を実行する第２の手段
   を備えることを特徴とするデータ処理システム。 １９、各ユニットが自らに与えられる複数の命令の各々
   について異なる動作を行う直列パイプライン状に作動す
   るよう構成された複数のユニットを備えたデータ処理シ
   ステムを構成する方法において、 Ａ）第１のユニットにより、前記複数の命令の前記各々
   を１つのメモリーから取り出して、第１の作動サイクル
   の間ストリング・バッファに格納し、 Ｂ）前記第１のユニットにより、前記ストリング・バッ
   ファに格納された前記複数の命令の第１のものを復号し
   、前記複数の命令の該第１のものが第１または第２のタ
   イプの命令であることの表示を提供して、前記第１およ
   び前記第２のタイプの命令を第２のユニットのレジスタ
   にロードし、かつ第２の作動サイクルの間前記第１のタ
   イプの命令を第５のユニットにおける命令レジスタにロ
   ードし、 Ｃ）第３の作動サイクルの間前記第２のタイプの命令を
   実行し、Ｄ）前記第３の作動サイクルの間、前記第２の
   ユニットによりオペランドの仮想アドレスを生成し、該
   オペランドは、以降の作動サイクルの間前記第１のタイ
   プの命令を実行するに際して使用され、 Ｅ）前記第１のタイプの命令に対する第４の作動サイク
   ルの間、第３のユニットにより、前記仮想アドレスを物
   理的アドレスに変換し、 Ｆ）第５の作動サイクルの間、前記第４の ユニットにおけるデータ・レジスタに格納するため、前
   記メモリーから、前記物理的アドレスにより指定される
   場所に格納された前記オペランドを読出し、 Ｇ）前記の以降の作動サイクルの間、前記第４のユニッ
   トにより前記第１のタイプの命令を実行するステップか
   らなることを特徴とする方法。 ２０、各ユニットがプロダクションライン装置に与えら
   れる複数の命令の各々について異なる動作を実行する、
   プロダクションラインを構成するように配置された複数
   の直列に接続されたパイプライン・ユニットを備えたデ
   ータ処理システムにおいて、 オペランドと、前記複数の命令とを格納する記憶手段と
   、 前記記憶手段と接続され、該記憶手段から 取り出された前記複数の命令の各々を格納する第１の手
   段を備えた第１のユニットとを設け、該第１のユニット
   は更に、前記格納手段と 接続されて、第１、第２および第３のタイプの命令を指
   定する復号手段を備え、 前記第１のユニットおよび前記記憶手段に 接続され、かつ第１、第２および第３のタイプの命令を
   格納する第２の手段を備えた第２のユニットを設け、 該第２のユニットは、前記第２のタイプの 命令を実行することにより前記プロダクションラインか
   ら前記第２のタイプの命令を除去する第１の手段を備え
   、該第２のユニットは、前記第１のタイプの命令に応答
   して第１のアドレスを生成する第１の手段を有し、前記
   第１のユニットは前記第１のアドレスに応答して前記第
   １のタイプの命令を実行することにより前記プロダクシ
   ョンラインから前記第１のタイプの命令を除去する第２
   の手段を有し、 前記第２のユニットは更に、前記第３の タイプの命令に応答して前記オペランドの前記記憶手段
   における場所の第２のアドレスを生成する第２の手段を
   有し、 前記記憶手段は、前記第２のユニットと接続されて前記
   第２のアドレスに応答して前記オペランドを読出し、 前記第１のユニットおよび前記記憶手段と 接続され、前記第３のタイプの命令および前記オペラン
   ドを格納する第３の手段を有する第３のユニットを設け
   、該第３のユニットは更に、前記第３のタイプの命令を
   実行することにより前記第３のタイプの命令を前記プロ
   ダクションラインから除去する第３の手段を有すること
   を特徴とするデータ処理システム。 ２１、前記記憶手段が、 前記複数の命令を格納する命令キャッシュ と、 前記オペランドを格納するデータ・キャッシュとを含む
   ことを特徴とする請求項２０記載のデータ処理システム
   。 ２２、前記第１の格納手段が、 前記複数の命令の前記各々の前記命令キャッシュにおけ
   る場所のアドレスを格納する第１のカウンタ手段と、 前記命令キャッシュから受け取る前記複数の命令の前記
   各々を格納するストリング・バッファ手段とを含むこと
   を特徴とする請求項２１記載のデータ処理システム。 ２３、前記復号手段が、前記ストリング・バッファ手段
   と接続されて命令バス上に転送される前記複数の命令の
   前記各々に対する第１の信号を生成し、かつ前記命令バ
   ス上に転送される前記第３のタイプの命令の各々に対す
   る第２の信号を生成することを特徴とする請求項２２記
   載のデータ処理システム。 ２４、前記第２の格納手段が、 前記第１の信号に応答して、前記命令バス から受け取る前記複数の命令の前記各々を格納する第１
   のレジスタ手段を含むことを特徴とする請求項２３記載
   のデータ処理システム。 ２５、前記第１の実行手段が、 前記第２のタイプの命令を格納する前記第１のレジスタ
   手段と、 第１の複数のファームウェア信号を生成する第１の制御
   ストア手段と、 複数のソフトウェア・ビジブル・レジスタを備えた第１
   のレジスタ・ファイル手段と、 前記第１のレジスタ手段、前記第１のレジ スタ・ファイル手段および前記第１の制御ストア手段と
   接続され、前記第１の複数のファームウェア信号、前記
   第２のタイプの命令信号および前記ソフトウェア・ビジ
   ブル・レジスタの指定された１つからの信号に応答して
   、前記第２のタイプの命令に従って前記ソフトウェア・ ビジブル・レジスタの前記指定された１つの内容を更新
   することにより、前記第２のタイプの命令を実行する第
   １の演算論理ユニット手段とを含むことを特徴とする請
   求項２４記載のデータ処理システム。 ２６、前記第１の生成手段が、 前記第１のタイプの命令を格納する前記第１のレジスタ
   手段と、 第２の複数のファームウェア信号を生成する前記第１の
   制御ストア手段とを含み、 前記第１の演算論理ユニット手段は、前記 第２の複数のファームウェア信号および前記第１のタイ
   プの命令からの信号に応答して前記第１のアドレスを生
   成し、 前記第１の演算論理ユニット手段と接続され、前記第２
   の複数のファームウェア信号に応答して前記第１のアド
   レスを格納する第２のレジスタ手段と、 前記第１のレジスタ手段および前記第１の 制御ストア手段と接続されて第３の信号を生成するロジ
   ック手段とを含むことを特徴とする請求項２５記載のデ
   ータ処理システム。 ２７、前記第２の実行手段が、 前記第２のレジスタ手段と接続され、前記 第３の信号に応答して前記第１のアドレスを格納する第
   ３のレジスタ手段と、 該第３のレジスタ手段と接続され、前記第１のアドレス
   と、前記第１のタイプの命令に続く命令ストリームにお
   いて後続する命令のアドレスを指定する第３のアドレス
   とを格納する第４のレジスタ手段とを含み、 前記命令キャッシュは、前記ストリング・ バッファ手段に格納するため、前記第１のアドレスによ
   り指定される場所における次の命令を読出し、これによ
   り前記プロダクションラインから前記第１のタイプの命
   令を除去することを特徴とする請求項２５記載のデータ
   処理システム。 ２８、前記第２の生成手段が、 第３の複数のファームウェア信号を生成する前記第１の
   制御ストア手段と、 前記第３の複数のファームウェア信号と、 前記第３のタイプの命令に応答して、前記第２のアドレ
   スを生成する前記第１の演算論理ユニット手段とを含む
   ことを特徴とする請求項２７記載のデータ処理システム
   。 ２９、前記第３の格納手段が、 前記第２の信号に応答して、前記命令バスを介して受け
   取られる前記第３のタイプの命令を格納する命令ＦＩＦ
   Ｏ手段と、 前記データ・キャッシュから受け取られる 前記オペランドを格納するデータＦＩＦＯ手段と、 前記複数のソフトウェア・ビジブル・レジスタを備えた
   第２のレジスタ・ファイル手段とを含むことを特徴とす
   る請求項２８記載のデータ処理システム。 ３０、前記第３の実行手段が、 第４の複数のファームウェア信号を生成する第２の制御
   ストア手段と、 前記命令ＦＩＦＯ手段と、前記データ ＦＩＦＯ手段と、前記第２のレジスタ手段と接続されて
   、前記複数のファームウェア信号、前記第３のタイプの
   命令信号および前記ソフトウェア・ビジブル・レジスタ
   信号に応答して、前記第３のタイプの命令を実行する第
   ２の演算論理ユニット手段とを含むことを特徴とする請
   求項２９記載のデータ処理システム。 ３１、前記第１のタイプの命令は分岐命令であり、前記
   第２のタイプの命令はソフトウェア・ビジブル・レジス
   タ命令であり、前記第３のタイプの命令は記憶命令であ
   ることを特徴とする請求項３０記載のデータ処理システ
   ム。