JPS6395539A - パイプライン処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １′発明の技術分野〕 本発明は、メモリのデータ幅と等しい固定長の命令を使
用し、メモリ上に格納されたプログラムに従いデータを
処理する情報処理装置におけるパイプライン処理方式に
関するものである。

〔技術的背景〕

メモリ上にデータとプログラムを格納し、プログラムに
従ってデータを処理するストアード・プログラム方式の
情報処理装置では、プログラムの構成要素である命令を
実行するために、命令をメモリから読み出し、操作コー
ド部を解読する必要がある。情報処理装置の目的は、プ
ラグラムに従ってデータを処理することである。したが
って、命令の読み出しと操作コード部の解読は、情報処
理装置が本来目的としている処理ではない。情報処理装
置を高速化する手法の１つとして、命令の読み出し、操
作コード部の解読、実行を並列処理し、命令の読み出し
と操作コード部の解読処理による処理時間増加を回避す
るパイプライン処理方式がある。

〔従来技術とその問題点〕

パイプライン処理を簡単に実現する方法として、次に実
行する命令を保持する次命令レジスタを設置し、命令実
行期間中に、メモリ装置が未使用であるステップで、次
に実行する命令を先取りする方式がある。この従来技術
は、次命令レジスタを導入することで、次に実行する命
令の先取りと命令の実行の並列処理と次に実行する命令
の操作コード部の解読と命令の実行の並列処理を実現し
ている。

しかし、このような従来方式では次命令レジスタが保持
する命令の操作コード部の解読の結果が無条件相対アド
レス分岐命令あるときにはメモリからの読み出しアドレ
スシーケスが指定どおりにならないため、パイプライン
に乱が生じるという問題点がある。

〔発明の目的〕

本発明の目的は、分岐命令検出メモリとアドレス増分選
択器を導入することにより、無条件相対アドレス分岐命
令を検出したときには、メモリから命令を先取りするた
めのアドレスを、次命令レジスタが保持する相対アドレ
スだけ増分するようにしてパイプラ・インの乱を解消し
たパイプライン処理方式を提供することにある。

〔問題点を解決するための手段〕

前述の問題点を解決するなめに、本発明の方式は、メモ
リ上に格納したプログラムに従いメモリ上のデータをこ
のデータの幅と等しい固定長の命令を使用して処理する
情報処理装置におけるパイプライン処理方式において、 次に実行する命令を保持する次命令レジスタと、 メモリから命令を先取りする時のアドレスを保持する命
令アドレス・レジスタと、 ′“１″または次命令レジスタ中の相対アドレスを選択
するアドレス増分選択器と、 命令レジスタ・レジスタとアドレス増分選択器の各出力
を加算して前記命令アドレス・レジスタに供給する加算
器と、 次命令レジスタが保持する命令の操作コード部を解読し
無条件相対アドレス分岐命令を検出する分岐命令検出メ
モリ とを設け、分岐命令検出メモリが無条件相対アドレス分
岐命令を検出するとアドレス増分選択器はこの命令の相
対アドレスを選択して加算器に供給するようにしたこと
を特徴とする。

〔作用〕

本発明のパイプライン処理方式方式は、無条件相対アド
レス分岐命令を検出し、分岐先アドレスの演算を指示す
る分岐命令検出メモリを導入することで、無条件相対ア
ドレス分岐命令によるパイブラインの乱を軽減する。

第２図に、本発明の概略図を示す。

３０は、データとプログラムを格納するメモリである。

メモリ３０から読み出したデータ、またはプログラムの
構成要素である命令は、データ・バス３１を通り、演算
処理装置３２、またはパイプライン処理機ｔｌＩ３３へ
送られる。命令の先取りは、演算処理装置３２がメモリ
３０が使用していない時に行う。この結果、従来は必要
だった命令先取り用制御ユニットが不要になっている。

メモリ３０が未使用の時に命令の先取り分行うため、次
に実行する命令を保持する次命令レジスタ３６が空きと
は限らない。この為、次命令レジスタ３６が使用中の場
合、先取りした命令を格納するのが、本発明で導入した
先取り命令レジスタ３４である。

また、次命令レジスタ３６が空きの場合、命令選択器３
５を使用し、メモリ３０から読み出した命令を、直接、
次命令レジスタ３６に格納する。

各レジスタが保持する命令のアドレスは、先取り命令ア
ドレス・レジスタ３９、次命令アドレス・レジスタ４１
、現命令アドレス・レジスタ４２が記憶する。メモリ３
０から命令を先取りする時に使用するアドレスは、命令
アドレス・レジスタ３８が保持する。連続した命令列を
実行する場合は、命令を先取りする度に、加算器４３を
使用して命令アドレス・レジスタ３８の値を１増加させ
る。

しかし、本発明が導入した分岐命令検出メモリ。

４４が、次命令レジスタ３６上に、無条件相対アドレス
分岐命令を検出すると、アドレス増分選択器４５を使用
し、命令アドレス・レジスタ３８の値を次命令レジスタ
３６が保持する命令に含まれる相対アドレスの値だけを
増加させる。この結果、次命令レジスタ３６が保持する
相対アドレス分岐命令の実行を開始する時には、命令ア
ドレス・レジスタ３８上に、分岐先アドレスが用意され
ている。したがって、他の分岐命令では、分岐先アドレ
スの演算、分岐先命令の読み出し、分岐先命令の操作コ
ード部の解読、実行の４つの操作を遂次的に処理する必
要があるのに対して、ｊ！！条件相対アドレス分岐命令
では、分岐アドレスの演算操作を省略できる。

また、次に続く命令を実行した後で分岐する遅延分岐命
令にすると、分岐先命令の読み出し操作と分岐先命令の
操作コード部の解読も省略でき、無条件相対アドレス分
岐命令によるパイプラインの乱れを解消できる。

〔実方組　例　〕

本発明の実施例について、図面を参照して詳細に説明す
る。

第１図は、本発明の一実施例である。

１が、データとプログラムを格納するメモリである。メ
モリ１から読み出されたデータ、又は命令は、データ・
バス２を通り、演算処理装置３、またはパイプライン処
理機構４へ送られる。

パイプライン処理機構４へ送られた命令は、先取り命令
レジスタ９に、または命令選択器１つを通って次命令レ
ジスタ１０に格納される。現在実行中の命令は、命令レ
ジスタ１１が保持する。

さらに、これら各レジスタが保持する命令のアドレスを
記憶するために、先取り命令アドレス・レジスア６、次
命令アドレス・レジスタ７、現命令アドレス・レジスタ
８を用意する。１７は、次命令アドレス・レジスタ７に
格納するアドレスを選択する命令アドレス選択器である
。

次命令レジスタ１０が保持する命令は、命令解読メモリ
１４により、操作コード部が解読される。

オペランド整形制御レジスタ１２は、命令解読メモリ１
４が生成した制御信号を格納し、オペランド整形器１５
によるオペランド整形処理を制御する。

５はメモリ１から命令を先取りする時の命令のアドレス
を保持する命令アドレス・レジスタである。メモリｌか
ら命令と先取りする時のアドレスは、加算器１３を使用
して演算する。この時に、分岐命令検出メモリ２３が無
条件相対アドレス分岐命令を検出すると、アドレス増分
選択器２４ｔ！−切り替えて、分岐先アドレスの７寅ａ
を行う。

１８は、無条件相対アドレス分岐命令以外の分岐命令実
行時に、次命令アドレス・レジスタ７が保持するアドレ
スを使用して分岐先アドレスを演算するため、命令アド
レス・レジスタ５と次命令アドレス・レジスタ７の出力
を選択する選択器である。２０は、無条件相対アドレス
分岐命令以外の分岐命令実行時に、命令レジスタ１１が
保持する命令に含まれる相対アドレスを使用した分岐先
アドレス演算を実現するための選択器である。

１６は、絶対アドレスを使用した分岐命令の為に用意し
た命令アドレス・レジスタ５の選択器である。絶対アド
レスを使用した分岐の時は、命令アドレス・レジスタ５
に、データ・バス２から、絶対アドレスを書込む。

２１は、演算処理装置３が、メモリ１を使用して、デー
タをアクセスする時のアドレスを保持するデータ・アド
レス・レジスタであり、２２はデータ・アクセス時は、
データ・アドレス・レジスタ２１を選択し、命令先取り
時は、命令アドレス・レジスタを選択する選択器である
。

〔発明の効果〕

本発明によれば、以上説明したように、分岐命令検出メ
モリを用意することにより、無条件相対アドレス分岐命
令の実行によるパイプラインの乱れを軽減、または解消
する小型で高性能な情報理装置を実現できるという効果
がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成図である。 １はメモリ、２はデータ・バス、３は演算処理。 装置、４はパイプライン処理ｆｉｌ、５は命令アドレス
・レジスタ、６は先取り命令アドレス・レジスタ、７は
次命令アドレス・レジスタ、８は現命令アドレス・レジ
スタ、９は先取り命令レジスタ、１０は次命令レジスタ
、１１は命令レジスタ、１２はオペランド整形制御レジ
スタ、１３は加算器、１４は命令解読メモリ、１５はオ
ペラン１〜整形器、１６．１８．２０．２２は選択器、
１７は命令アドレス選択器、１９は命令選択器、２１は
データ・アドレス・レジスタ、２３は分岐命令検出メモ
リ、２４はアドレス増分選択器である。 第２図は本発明の概略図である。 ３０はメモリ、３１はデータ・バス、３２は演算処理装
置、３３はパイプライン処理機構、３４は先取り命令レ
ジスタ、３５は命令選択器、３６は次命令レジスタ、３
７は命令レジスタ、３８は命令アドレス・レジスタ、３
９は先取り命令アドレス・レジスタ、４０は命令アドレ
ス選択器、４１は次命令アドレス・レジスタ、４２は現
命令アドレス・レジスタ、４３は加算器、４４は分岐命
令検出メモリである。 〆

Claims (1)

1. 【特許請求の範囲】 メモリ上に格納したプログラムに従いメモリ上のデータ
   を該データの幅と等しい固定長の命令を使用して処理す
   る情報処理装置におけるパイプライン処理方式において
   、 次に実行する命令を保持する次命令レジスタと、 前記メモリから命令を先取りする時のアドレスを保持す
   る命令アドレス・レジスタと、 “１”または前記次命令レジスタ中の相対アドレスを選
   択するアドレス増分選択器と、 前記命令レジスタ・レジスタと前記アドレス増分選択器
   の各出力を加算して前記命令アドレス・レジスタに供給
   する加算器と、 前記次命令レジスタが保持する命令の操作コード部を解
   読し無条件相対アドレス分岐命令を検出する分岐命令検
   出メモリ とを設け、前記分岐命令検出メモリが無条件相対アドレ
   ス分岐命令を検出すると前記アドレス増分選択器は該命
   令の相対アドレスを選択して前記加算器に供給するよう
   にしたことを特徴とするパイプライン処理方式。